JPH10308894A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を小さくすることができる映像信号
処理回路を提供することを目的とするものである。 【解決手段】 この映像信号処理回路は、レジスタブロ
ック１と、バスセレクトブロック４と、演算ブロック８
とを備え、バスセレクトブロック４において複数のコモ
ンバス９、１０を切り換えることにより、映像信号を積
分し被写体の輝度情報またはクロマ情報を得る積分回
路、または被写体の輝度情報またはクロマ情報の被写体
情報から他のブロックを制御するコントローラー回路を
構成し、積分回路またはコントローラー回路を選択的に
切り換えることにより兼用するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばカメラ装置
に適用して好適な映像信号処理回路に関する。

【０００２】

【従来の技術】従来、カメラ装置における信号処理で
は、有効映像期間中の輝度及びクロマ信号を積分して、
その積分結果を用いてマイクロコンピュータ等により自
動露光制御（ＡＥ）やオートホワイトバランス制御（Ａ
ＷＥ）を実現するようにしている。

【０００３】

【発明が解決しようとする課題】しかし、従来のカメラ
装置における信号処理では、映像信号を積分する際に、
積分結果を確保しておくためのレジスタが画面のエリア
分割数に応じて必要となり、またそのビット語長もおお
きいため積分回路の規模が大きくなってしまうという不
都合があった。また、自動露光制御（ＡＥ）やオートホ
ワイトバランス制御（ＡＷＥ）を実現するマイクロコン
ピュータの回路も語長の大きい汎用レジスタを多数使用
するので、積分回路とマイクロコンピュータとを共に備
えたカメラシステムの場合には、両回路を構成するため
の回路規模が大きくなってしまうという不都合があっ
た。

【０００４】本発明はこのような点を考慮し、回路規模
を小さくすることができる映像信号処理回路を提供する
ことを目的とするものである。

【０００５】

【課題を解決するための手段】この発明の映像信号処理
回路は、映像信号に関する情報を格納するレジスタブロ
ックと、上記レジスタブロックに格納された情報を複数
のバスに切り換えて送出するバスセレクトブロックと、
上記バスセレクトブロックで切り換えられた複数のバス
を介して送出される情報を用いて演算を行って上記レジ
スタブロックに演算結果を上記映像信号に関する情報と
して格納する演算ブロックとを備えた映像信号処理回路
において、上記バスセレクトブロックにおいて複数のバ
スを切り換えることにより、上記映像信号を積分し被写
体の輝度情報またはクロマ情報を得る積分回路、または
上記被写体の輝度情報またはクロマ情報の被写体情報か
ら他のブロックを制御するコントローラー回路を構成
し、上記積分回路または上記コントローラー回路を選択
的に切り換えることにより兼用するようにしたものであ
る。

【０００６】このような映像信号処理回路によれば以下
の作用をする。まず、映像信号積分時の積分回路の動作
パスを説明する。有効映像期間中は映像情報を得るため
に、タイミング切り換え信号によってこの映像信号積分
時の動作パスへと切り換えられる。映像信号（輝度信号
またはクロマ信号）はバスセレクトブロックに供給さ
れ、他方のバスを介して演算ブロックに供給される。ま
た、レジスタブロックの複数のレジスタ出力がバスセレ
クトブロックに供給され、一方のバスを介して演算ブロ
ックに供給される。演算ブロックの加算出力はレジスタ
ブロックの入力へ供給される。このような動作パスによ
り輝度信号の積分動作が形成される。

【０００７】このようにすることにより、映像画面内の
複数のエリアの輝度積分値をそれぞれレジスタブロック
のレジスタに格納することができる。また、積分動作停
止後のレジスタに格納された積分値は、バスセレクトブ
ロックに供給され、一方のバスを介して外部ブロックへ
出力される。このような映像信号積分時の動作パスを用
いることにより、外部のマイクロコンピュータを用いて
輝度情報を読み出すことができるので、この輝度情報を
用いて、自動露光制御（ＡＥ）などを実現させることが
できる。

【０００８】次に、ＣＰＵコントロール時のコントロー
ラー回路の動作パスを説明する。有効映像期間外は、映
像信号の積分結果を演算するためのＣＰＵとして機能さ
せるために、タイミング切り換え信号によってこのＣＰ
Ｕ時の動作パスへと切り換えられる。レジスタブロック
において、にエリア１の積分結果と、エリア２の積分結
果が２つのレジスタに振り分けられていて、エリア１＋
エリア２の加算結果を１つのレジスタに戻すように動作
させる場合のＣＰＵコマンドについて説明する。

【０００９】エリア１の積分結果がレジスタからバスセ
レクトブロックに供給され、一方のバスを介して演算ブ
ロックに供給される。また、エリア２の積分結果がレジ
スタからバスセレクトブロックに供給され、他方のバス
を介して演算ブロックに供給される。演算ブロックのエ
リア１＋エリア２の加算出力はレジスタブロックの１つ
のレジスタの入力へ供給される。このような動作パスに
より映像信号の積分結果を演算するＣＰＵ動作が形成さ
れる。

【００１０】このようにすることにより、レジスタブロ
ックの２つのレジスタに格納されたエリア１及びエリア
２の積分結果を、演算ブロックを用いて加算演算するこ
とができる。このようなＣＰＵ時の動作パスを用いるこ
とにより、レジスタブロックの２つのレジスタに格納さ
れたエリア１及びエリア２の積分結果を、演算ブロック
を用いて加算演算してレジスタブロックの１つのレジス
タに格納することができる。このような演算結果を用い
て他のブロックを制御することができる。

【００１１】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。以下に示すこの実施
の形態の映像信号処理回路は、カメラ装置で撮像された
映像信号の処理回路に適用するものである。

【００１２】図１において、本実施の形態の映像信号処
理回路は、映像信号に関する情報を格納するレジスタブ
ロック１と、レジスタブロック１に格納された情報を複
数のバスに切り換えて送出するバスセレクトブロック４
と、バスセレクトブロック４で切り換えられた複数のバ
スを介して送出される情報を用いて演算を行ってレジス
タブロック４に演算結果を映像信号に関する情報として
格納する演算ブロック８と、図示しないＣＣＤなどの撮
像手段から映像信号（輝度信号またはクロマ信号）が供
給される端子１３と、タイミング切り換え信号（Ｖブラ
ンキング信号等）が供給される端子１４と、バスセレク
トブロック４における複数のバスを切り換えるタイミン
グを選択するタイミングセレクトブロック１５と、ＣＰ
Ｕ動作時に必要な制御パルスを発生するＣＰＵタイミン
グ発生回路１９と、映像信号積分時に積分エリアを規定
するタイミングを発生する積分エリアタイミング発生回
路２０とを有する。

【００１３】レジスタブロック１は、レジスタ（１）２
と、レジスタ（２）３との２チャンネルのレジスタを有
する。バスセレクトブロック４は、レジスタ（１）２と
レジスタ（２）３との出力を切り換えるセレクト５と、
レジスタ（１）２とレジスタ（２）３との出力を切り換
えるセレクタ６と、セレクタ６の出力と端子１３からの
映像信号（輝度信号またはクロマ信号）とを切り換える
セレクタ７とを有する。演算ブロック８は、セレクト５
により切り換えられたレジスタ（１）２またはレジスタ
（２）３の出力を演算ブロック８及び外部ブロックへ送
出するコモンバスＡ９と、映像信号（輝度信号またはク
ロマ信号）とセレクタ６により切り換えられたレジスタ
（１）２またはレジスタ（２）３の出力を演算ブロック
８へ送出するコモンバスＢ１０と、コモンバスＡ９とコ
モンバスＢ１０との出力を加算する加算器１１と、加算
器１１の出力をレジスタブロック４のレジスタ（１）２
とレジスタ（２）３にフィードバックするコモンバスＣ
１２とを有する。

【００１４】タイミングセレクトブロック１５は、ＣＰ
Ｕタイミング発生回路１９と積分エリアタイミング発生
回路２０との出力を切り換えてレジスタブロック１のレ
ジスタ（２）３に供給するセレクタ１６と、ＣＰＵタイ
ミング発生回路１９と積分エリアタイミング発生回路２
０との出力を切り換えてレジスタブロック１のレジスタ
（１）２に供給するセレクタ１７と、ＣＰＵタイミング
発生回路１９と積分エリアタイミング発生回路２０との
出力を切り換えてバスセレクトブロック４のセレクタ５
の制御端子に供給するセレクタ１８とを有する。なお、
バスセレクトブロック４のセレクタ６の制御端子にはＣ
ＰＵタイミング発生回路１９の出力が供給されている。
また、バスセレクトブロック４のセレクタ６の制御端子
には端子１４からタイミング切り換え信号（Ｖブランキ
ング信号等）が供給されている。

【００１５】また、レジスタブロック１は、多ビットの
レジスタ群で構成され、各レジスタ（１）２、（２）３
の入力は共通のコモンバスＣに接続され、出力はバスセ
レクトブロック４の各セレクタ５、６の入力端子に接続
される。バスセレクトブロック４は、レジスタブロック
１の各レジスタ（１）２、（２）３の出力をセレクタ５
により選択してコモンバスＡ９に出力する機能と、コモ
ンバスＡ９まで出力されるレジスタブロック１の各レジ
スタ（１）２、（２）３の出力を外部ブロックへ出力す
る機能と、端子１３から供給される映像信号（輝度信号
またはクロマ信号）とレジスタブロック１の各レジスタ
（１）２、（２）３の出力をセレクタ７により選択して
コモンバスＢ１０に出力する機能とを有する。

【００１６】また、演算ブロック８は、コモンバスＡ９
とコモンバスＢ１０の出力との論理演算または算術演算
を行う機能を有する。本実施の形態では、演算ブロック
８は、加算器１１による加算演算のみとした。また、タ
イミングセレクトブロック１５は、ＣＰＵタイミング発
生回路１９と積分エリアタイミング発生回路２０との切
り換え制御を、映像信号に同期した信号（Ｖブランキン
グ信号等）を用いて切り換えを行う。

【００１７】このように構成された本実施の形態の映像
信号処理回路は、以下のような動作をする。まず、図２
を用いて本実施の形態の映像信号積分時の動作パスを説
明する。有効映像期間中は映像情報を得るために、端子
１４から供給されるタイミング切り換え信号によってこ
の映像信号積分時の動作パスへと切り換えられる。図２
において、外部より端子１３に供給される映像信号（輝
度信号またはクロマ信号）はバスセレクトブロック４の
セレクタ７に供給され、コモンバスＢ１０を介して演算
ブロック８の加算器１１の他方の加算入力端子に供給さ
れる。また、レジスタブロック１のレジスタ（１）２か
らレジスタ出力がセレクタ５に供給され、コモンバスＡ
９を介して演算ブロック８の加算器１１の一方の加算入
力端子に供給される。演算ブロック８の加算器１１の加
算出力はコモンバスＣ１２を介してレジスタブロックの
レジスタ（１）２の入力へ供給される。このような動作
パスにより輝度信号の積分動作が形成される。

【００１８】ここで、積分エリアタイミング発生回路２
０から出力される映像信号積分時の積分エリアを規定す
るタイミングに関する信号は、タイミングセレクトブロ
ック１５のセレクタ１７に供給され、セレクタ１７にお
いて端子１４から供給されるタイミング切り換え信号に
より切り換え制御されて、レジスタブロック１のレジス
タ（１）２の制御端子にコントロール信号ＣＴＬ１とし
て供給される。コントロール信号ＣＴＬ１は、レジスタ
（１）２に対して積分エリア内でレジスタ動作を行い、
積分エリア外でレジスタ動作を停止させるためのコント
ロール信号である。

【００１９】また、積分エリアタイミング発生回路２０
から出力される映像信号積分時の積分エリアを規定する
タイミングに関する信号は、タイミングセレクトブロッ
ク１５のセレクタ１７に供給され、セレクタ１７におい
て端子１４から供給されるタイミング切り換え信号によ
り切り換え制御されて、バスセレクトブロック４のセレ
クタ５の制御端子にコントロール信号ＣＴＬ２として供
給される。コントロール信号ＣＴＬ２は、レジスタ
（１）２に対して積分エリアを切り換えるための信号
で、例えばエリア１の積分結果をレジスタ（１）２に、
エリア２の積分結果をレジスタ（２）３に振り分ける際
に使用する制御信号である。

【００２０】このように、コントロール信号ＣＴＬ１及
びコントロール信号ＣＴＬ２を使用することにより、映
像画面内の２つのエリアの輝度積分値をそれぞれレジス
タ（１）２及びレジスタ（２）３とに格納することがで
きる。

【００２１】また、積分動作停止後のレジスタ（１）２
及びレジスタ（２）３とに格納された積分値は、セレク
タ５に供給され、コモンバスＡ９を介して外部ブロック
へ出力される。

【００２２】このような映像信号積分時の動作パスを用
いることにより、外部のマイクロコンピュータを用いて
輝度情報を読み出すことができるので、この輝度情報を
用いて、自動露光制御（ＡＥ）などを実現させることが
できる。

【００２３】次に、図３を用いて本実施の形態のＣＰＵ
コントロール時の動作パスを説明する。有効映像期間外
は、映像信号の積分結果を演算するためのＣＰＵとして
機能させるために、端子１４から供給されるタイミング
切り換え信号によってこのＣＰＵ時の動作パスへと切り
換えられる。図３において、上述したようにエリア１の
積分結果がレジスタ（１）２に、エリア２の積分結果が
レジスタ（２）３に振り分けられていて、エリア１＋エ
リア２の加算結果をレジスタ（１）２に戻すように動作
させる場合のＣＰＵコマンドについて説明する。

【００２４】エリア１の積分結果がレジスタ（１）２か
らセレクタ５に供給され、コモンバスＡ９を介して演算
ブロック８の加算器１１の一方の加算入力端子に供給さ
れる。また、エリア２の積分結果がレジスタ（２）３か
らセレクタ６に供給され、コモンバスＢ１０を介して演
算ブロック８の加算器１１の他方の加算入力端子に供給
される。演算ブロック８の加算器１１のエリア１＋エリ
ア２の加算出力はコモンバスＣ１２を介してレジスタブ
ロックのレジスタ（１）２の入力へ供給される。このよ
うな動作パスにより映像信号の積分結果を演算するＣＰ
Ｕ動作が形成される。

【００２５】ここで、ＣＰＵタイミング発生回路１９か
ら出力されるＣＰＵ動作時に必要な制御パルス信号は、
タイミングセレクトブロック１５のセレクタ１６、１７
に供給され、セレクタ１６、１７において端子１４から
供給されるタイミング切り換え信号により切り換え制御
されて、レジスタブロック１のレジスタ（１）２、レジ
スタ（２）３の制御端子に制御パルスとして供給され
る。制御パルスは、レジスタ（１）２、レジスタ（２）
３に対してＣＰＵ動作を行わせるための制御信号であ
る。

【００２６】また、ＣＰＵタイミング発生回路１９から
出力されるＣＰＵ動作時に必要な制御パルス信号は、タ
イミングセレクトブロック１５のセレクタ１８に供給さ
れ、セレクタ１８において端子１４から供給されるタイ
ミング切り換え信号により切り換え制御されて、バスセ
レクトブロック４のセレクタ５の制御端子に供給され
る。また、ＣＰＵタイミング発生回路１９から出力され
るＣＰＵ動作時に必要な制御パルス信号は、バスセレク
トブロック４のセレクタ６の制御端子に供給される。制
御パルスは、セレクタ５、６の切り換え制御を行う制御
信号である。

【００２７】このように、制御パルス使用することによ
り、レジスタ（１）２及びレジスタ（２）３とに格納さ
れたエリア１及びエリア２の積分結果を、演算ブロック
８の加算器１１を用いて加算演算することができる。

【００２８】このようなＣＰＵ時の動作パスを用いるこ
とにより、レジスタブロック１のレジスタ（１）２及び
レジスタ（２）３とに格納されたエリア１及びエリア２
の積分結果を、演算ブロック８の加算器１１を用いて加
算演算することができる。このような演算結果を用いて
他のブロックを制御することができる。

【００２９】次に、図４において、本実施の形態の映像
信号処理回路の他の構成を示す。図４に示す映像信号処
理回路はレジスタブロック１のレジスタを４チャンネル
に構成し、バスコントロールブロック４のセレクタを４
入力から１出力へ切り換えるように構成し、演算ブロッ
ク８に乗算器を設けた点であり、他は図１に示したもの
と同様であるので、図１に示した映像信号処理回路と異
なる点を説明し、その他の構成の説明を省略する。

【００３０】レジスタブロック１は、レジスタ（１）２
と、レジスタ（２）３と、レジスタ（３）２１と、レジ
スタ（４）２２との４チャンネルのレジスタを有する。
バスセレクトブロック４は、レジスタ（１）２とレジス
タ（２）３とレジスタ（３）２１とレジスタ（４）２２
との４チャンネルのレジスタの出力を切り換えるセレク
タ２３と、レジスタ（１）２とレジスタ（２）３とレジ
スタ（３）２１とレジスタ（４）２２との４チャンネル
のレジスタの出力を切り換えるセレクタ２４とを有す
る。演算ブロック８は、セレクタ２３により切り換えら
れたレジスタ（１）２またはレジスタ（２）３またはレ
ジスタ（３）２１またはレジスタ（４）２２の出力を加
算器１１、セレクタ２５及び外部ブロックへ送出するコ
モンバスＡ９と、映像信号（輝度信号またはクロマ信
号）とセレクタ２４により切り換えられたレジスタ
（１）２またはレジスタ（２）３またはレジスタ（３）
２１またはレジスタ（４）２２の出力を演算ブロック８
のセレクタ２６へ送出するコモンバスＢ１０と、セレク
タ２５の出力とセレクタ２６の出力とを乗算する乗算器
２７と、コモンバスＡ９と乗算器２７との出力を加算す
る加算器１１と、加算器１と乗算器２７との出力を切り
換えるセレクト２８と、セレクタ２８の出力をレジスタ
ブロック４のレジスタ（１）２とレジスタ（２）３とレ
ジスタ（２）３とレジスタ（３）２１とレジスタ（４）
２２との４チャンネルのレジスタにフィードバックする
コモンバスＣ１２とを有する。

【００３１】タイミングセレクトブロック１５は、ＣＰ
Ｕタイミング発生回路１９と積分エリアタイミング発生
回路２０との出力を切り換えてレジスタブロック１のレ
ジスタ（１）２とレジスタ（２）３とレジスタ（２）３
とレジスタ（３）２１とレジスタ（４）２２との４チャ
ンネルのレジスタに供給するセレクタ１６と、ＣＰＵタ
イミング発生回路１９と積分エリアタイミング発生回路
２０との出力を切り換えてバスセレクトブロック４のセ
レクタ２３の制御端子に供給するセレクタ１８とを有す
る。なお、バスセレクトブロック４のセレクタ２４の制
御端子にはＣＰＵタイミング発生回路１９の出力が供給
されている。また、演算ブロック８のセレクタ２６、２
８の制御端子には端子１４からタイミング切り換え信号
（Ｖブランキング信号等）が供給されている。

【００３２】このように構成された図４に示す映像信号
処理回路の動作を説明する。図４に示す映像信号処理回
路はレジスタブロック１のレジスタに４チャンネルの積
分エリアの積分値が格納され、バスコントロールブロッ
ク４のセレクタ２３、２４において４入力から１出力へ
切り換えられ、演算ブロック８において乗算器により乗
算演算が行われるものであり、他は図１に示したものと
同様であるので、図１に示した映像信号処理回路と異な
る点を説明し、その他の動作の説明を省略する。

【００３３】まず、映像信号積分時の動作パスにおい
て、映像信号は、エリア１〜エリア４の４チャンネルの
エリア分積分されて、各エリア１〜エリア４の積分値は
レジスタブロック１のレジスタ（１）２とレジスタ
（２）３とレジスタ（２）３とレジスタ（３）２１とレ
ジスタ（４）２２との４チャンネルのレジスタに格納さ
れる。このとき、セレクタ２５からコモンバスＢ１０の
出力が演算ブロック８の乗算器２７の一方の乗算入力端
子に供給され、セレクタ２６から端子１３に供給される
映像信号（輝度信号またはクロマ信号）が演算ブロック
８の乗算器２７の他方の乗算入力端子に供給される。こ
のようにして、乗算器２７により映像信号に各エリア１
〜エリア４の積分値が重み付けされて、これにより、重
み付けされた値を積分することができる。

【００３４】次に、ＣＰＵ動作において、レジスタブロ
ック１のレジスタ（１）２とレジスタ（２）３とレジス
タ（２）３とレジスタ（３）２１とレジスタ（４）２２
との４チャンネルのレジスタに格納された各エリア１〜
エリア４の積分値は、バスセレクトブロック４のセレク
タ２３、２４に供給され、コモンバスＡ９及びコモンバ
スＢ１０に出力される。セレクタ２５からコモンバスＡ
９の出力が演算ブロック８の乗算器２７の一方の乗算入
力端子に供給され、セレクタ２６からコモンバスＢ１０
の出力が演算ブロック８の乗算器２７の他方の乗算入力
端子に供給される。このようにして、乗算器２７により
レジスタブロック１のレジスタ（１）２とレジスタ
（２）３とレジスタ（２）３とレジスタ（３）２１とレ
ジスタ（４）２２との４チャンネルのレジスタ間の乗算
命令を実行するように動作することができる。このよう
な演算結果を用いて他のブロックを制御することができ
る。

【００３５】この実施の形態の映像信号処理回路は、映
像信号に関する情報を格納するレジスタブロック１と、
レジスタブロック１に格納された情報を複数のコモンバ
ス９、１０に切り換えて送出するバスセレクトブロック
４と、バスセレクトブロック４で切り換えられた複数の
コモンバス９、１０を介して送出される情報を用いて演
算を行ってレジスタブロック１に演算結果を映像信号に
関する情報として格納する演算ブロック８とを備えた映
像信号処理回路において、バスセレクトブロック４にお
いて複数のコモンバス９、１０を切り換えることによ
り、映像信号を積分し被写体の輝度情報またはクロマ情
報を得る積分回路、または被写体の輝度情報またはクロ
マ情報の被写体情報から他のブロックを制御するコント
ローラー回路を構成し、積分回路またはコントローラー
回路を選択的に切り換えることにより兼用するようにし
たので、積分回路及びコントローラー回路をそれぞれ単
独に設ける必要が無く、回路規模を大幅に削減すること
ができる。

【００３６】また、この実施の形態の映像信号処理回路
は、上述において、レジスタブロック１において積分回
路に用いる積分用レジスタと、コントロール回路に用い
るコントロール用レジスタとを兼用するようにしたの
で、レジスタブロック１において映像信号の積分動作と
他のブロックを制御するコントロール動作とを同じ回路
を用いて行うことができる。

【００３７】また、この実施の形態の映像信号処理回路
は、上述において、バスセレクトブロック４においてレ
ジスタブロック１から積分回路に用いる積分用情報の読
み出しと、コントロール回路に用いるコントロール情報
の読み出しとを、複数のコモンバス９、１０を切り換え
ることにより兼用するようにしたので、バスセレクトブ
ロック４において映像信号の積分動作と他のブロックを
制御するコントロール動作とを同じ回路を用いて行うこ
とができる。

【００３８】また、この実施の形態の映像信号処理回路
は、上述において、演算ブロック８において積分回路に
用いる積分用演算回路と、コントロール回路に用いるコ
ントロール用演算回路とを兼用するようにしたので、演
算ブロック８において映像信号の積分動作と他のブロッ
クを制御するコントロール動作とを同じ回路を用いて行
うことができる。

【００３９】また、この実施の形態の映像信号処理回路
は、上述において、バスセレクトブロック４における複
数のコモンバス９、１０を切り換えるタイミングを選択
するタイミングセレクトブロック１５を設け、タイミン
グセレクトブロック１５におけるタイミングによりバス
セレクトブロック４における複数のコモンバス９、１０
を切り換えて、映像信号の有効映像期間中は積分回路
に、映像信号の垂直ブランキング期間中はコントロール
回路に、複数のコモンバス９、１０を切り換えることに
より兼用するようにしたので、バスセレクトブロック４
における複数のコモンバス９、１０をタイミングを切り
換えて選択して、各ブロックにおいて映像信号の積分動
作と他のブロックを制御するコントロール動作とを同じ
回路を用いて行うことができる。

【００４０】

【発明の効果】この発明の映像信号処理回路は、映像信
号に関する情報を格納するレジスタブロックと、上記レ
ジスタブロックに格納された情報を複数のバスに切り換
えて送出するバスセレクトブロックと、上記バスセレク
トブロックで切り換えられた複数のバスを介して送出さ
れる情報を用いて演算を行って上記レジスタブロックに
演算結果を上記映像信号に関する情報として格納する演
算ブロックとを備えた映像信号処理回路において、上記
バスセレクトブロックにおいて複数のバスを切り換える
ことにより、上記映像信号を積分し被写体の輝度情報ま
たはクロマ情報を得る積分回路、または上記被写体の輝
度情報またはクロマ情報の被写体情報から他のブロック
を制御するコントローラー回路を構成し、上記積分回路
または上記コントローラー回路を選択的に切り換えるこ
とにより兼用するようにしたので、積分回路及びコント
ローラー回路をそれぞれ単独に設ける必要が無く、回路
規模を大幅に削減することができるという効果を奏す
る。

【００４１】また、この発明の映像信号処理回路は、上
述において、上記レジスタブロックにおいて上記積分回
路に用いる積分用レジスタと、上記コントロール回路に
用いるコントロール用レジスタとを兼用するようにした
ので、レジスタブロックにおいて映像信号の積分動作と
他のブロックを制御するコントロール動作とを同じ回路
を用いて行うことができるという効果を奏する。

【００４２】また、この発明の映像信号処理回路は、上
述において、上記バスセレクトブロックにおいて上記レ
ジスタブロックから上記積分回路に用いる積分用情報の
読み出しと、上記コントロール回路に用いるコントロー
ル情報の読み出しとを、上記複数のバスを切り換えるこ
とにより兼用するようにしたので、バスセレクトブロッ
クにおいて映像信号の積分動作と他のブロックを制御す
るコントロール動作とを同じ回路を用いて行うことがで
きるという効果を奏する。

【００４３】また、この発明の映像信号処理回路は、上
述において、上記演算ブロックにおいて上記積分回路に
用いる積分用演算回路と、上記コントロール回路に用い
るコントロール用演算回路とを兼用するようにしたの
で、演算ブロックにおいて映像信号の積分動作と他のブ
ロックを制御するコントロール動作とを同じ回路を用い
て行うことができるという効果を奏する。

【００４４】また、この発明の映像信号処理回路は、上
述において、上記バスセレクトブロックにおける上記複
数のバスを切り換えるタイミングを選択するタイミング
セレクトブロックを設け、上記タイミングセレクトブロ
ックにおけるタイミングにより上記バスセレクトブロッ
クにおける上記複数のバスを切り換えて、上記映像信号
の有効映像期間中は上記積分回路に、上記映像信号の垂
直ブランキング期間中は上記コントロール回路に、上記
複数のバスを切り換えることにより兼用するようにした
ので、バスセレクトブロックにおける複数のバスをタイ
ミングを切り換えて選択して、各ブロックにおいて映像
信号の積分動作と他のブロックを制御するコントロール
動作とを同じ回路を用いて行うことができるという効果
を奏する。

【図面の簡単な説明】

【図１】この発明の一実施の形態の映像信号処理回路の
構成を示すブロック図である。

【図２】この発明の一実施の形態の映像信号積分時の動
作パスを示す図である。

【図３】この発明の一実施の形態のＣＰＵ時の動作パス
を示す図であ。

【図４】この発明の一実施の形態の映像信号処理回路の
他の構成を示すブロック図である。

【符号の説明】

１…レジスタブロック、２…レジスタ１、３…レジスタ
２、４…バスセレクトブロック、５…セレクタ、６…セ
レクタ、７…セレクタ、８…演算ブロック、９…コモン
バスＡ、１０…コモンバスＢ、１１…加算器、１２…コ
モンバスＣ、１３…端子、１４…端子、１５…タイミン
グセレクトブロック、１６…セレクタ、…セレクタ、１
７…セレクタ、１８…セレクタ、１９…ＣＰＵタイミン
グ発生回路、２０…積分エリアタイミング発生回路、２
１…レジスタ３、２２…レジスタ４、２３…セレクタ、
２４…セレクタ、２５…セレクタ、２６…セレクタ、２
７…乗算器、２８…セレクタ、ＣＴＬ１…コントロール
信号１、ＣＴＬ２…コントロール信号２

Claims (5)

【特許請求の範囲】
1. 【請求項１】 映像信号に関する情報を格納するレジス
   タブロックと、 上記レジスタブロックに格納された情報を複数のバスに
   切り換えて送出するバスセレクトブロックと、 上記バスセレクトブロックで切り換えられた複数のバス
   を介して送出される情報を用いて演算を行って上記レジ
   スタブロックに演算結果を上記映像信号に関する情報と
   して格納する演算ブロックとを備えた映像信号処理回路
   において、 上記バスセレクトブロックにおいて複数のバスを切り換
   えることにより、上記映像信号を積分し被写体の輝度情
   報またはクロマ情報を得る積分回路、または上記被写体
   の輝度情報またはクロマ情報の被写体情報から他のブロ
   ックを制御するコントローラー回路を構成し、上記積分
   回路または上記コントローラー回路を選択的に切り換え
   ることにより兼用するようにしたことを特徴とする映像
   信号処理回路。
2. 【請求項２】 請求項１記載の映像信号処理回路におい
   て、 上記レジスタブロックにおいて上記積分回路に用いる積
   分用レジスタと、上記コントロール回路に用いるコント
   ロール用レジスタとを兼用するようにした映像信号処理
   回路。
3. 【請求項３】 請求項１記載の映像信号処理回路におい
   て、 上記バスセレクトブロックにおいて上記レジスタブロッ
   クから上記積分回路に用いる積分用情報の読み出しと、
   上記コントロール回路に用いるコントロール情報の読み
   出しとを、上記複数のバスを切り換えることにより兼用
   するようにしたことを特徴とする映像信号処理回路。
4. 【請求項４】 請求項１記載の映像信号処理回路におい
   て、 上記演算ブロックにおいて上記積分回路に用いる積分用
   演算回路と、上記コントロール回路に用いるコントロー
   ル用演算回路とを兼用するようにした映像信号処理回
   路。
5. 【請求項５】 請求項１記載の映像信号処理回路におい
   て、 上記バスセレクトブロックにおける上記複数のバスを切
   り換えるタイミングを選択するタイミングセレクトブロ
   ックを設け、 上記タイミングセレクトブロックにおけるタイミングに
   より上記バスセレクトブロックにおける上記複数のバス
   を切り換えて、上記映像信号の有効映像期間中は上記積
   分回路に、上記映像信号の垂直ブランキング期間中は上
   記コントロール回路に、上記複数のバスを切り換えるこ
   とにより兼用するようにしたことを特徴とする映像信号
   処理回路。