JPH10312183A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH10312183A JPH10312183A JP9120813A JP12081397A JPH10312183A JP H10312183 A JPH10312183 A JP H10312183A JP 9120813 A JP9120813 A JP 9120813A JP 12081397 A JP12081397 A JP 12081397A JP H10312183 A JPH10312183 A JP H10312183A
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Abstract
(57)【要約】
【課題】 表示コードを記憶しておくＲＡＭが少ない容
量でも同じ表示データの連続表示を可能にする表示制御
装置を実現する。 【解決手段】 ＲＯＭ１０５から出力される表示データ
を記憶するバッファ１１１と、ＲＯＭ１０５とバッファ
１１１のいずれかの表示データを選択するセレクタ１１
２とを設け、ＲＡＭ１０３に、表示装置１０７へ同一の
ＲＧＢ表示データを連続して出力するために同一の表示
コードａを連続して記憶する代わりに、連続表示するた
めの連続表示制御ビット，連続回数ビットを含む表示コ
ードｂを記憶している。そして、ＲＯＭアドレス生成部
１０４で表示コードｂをデコードしたときに、連続回数
ビットに示される回数だけセレクタ１１２がバッファ１
１１の表示データを連続して選択出力するようにしてい
る。
量でも同じ表示データの連続表示を可能にする表示制御
装置を実現する。 【解決手段】 ＲＯＭ１０５から出力される表示データ
を記憶するバッファ１１１と、ＲＯＭ１０５とバッファ
１１１のいずれかの表示データを選択するセレクタ１１
２とを設け、ＲＡＭ１０３に、表示装置１０７へ同一の
ＲＧＢ表示データを連続して出力するために同一の表示
コードａを連続して記憶する代わりに、連続表示するた
めの連続表示制御ビット，連続回数ビットを含む表示コ
ードｂを記憶している。そして、ＲＯＭアドレス生成部
１０４で表示コードｂをデコードしたときに、連続回数
ビットに示される回数だけセレクタ１１２がバッファ１
１１の表示データを連続して選択出力するようにしてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＲＴ等の表示装
置に表示するデータの表示制御装置に関するものであ
る。
置に表示するデータの表示制御装置に関するものであ
る。
【０００２】
【従来の技術】近年、ＣＲＴ等の表示装置にチャンネル
や音量等の様々な情報を表示するために、ＲＡＭに記憶
された表示コードの順番にＲＯＭに記憶された表示デー
タを読み出してＲＧＢ表示データに変換する表示制御装
置がＴＶセットなどで用いられている。
や音量等の様々な情報を表示するために、ＲＡＭに記憶
された表示コードの順番にＲＯＭに記憶された表示デー
タを読み出してＲＧＢ表示データに変換する表示制御装
置がＴＶセットなどで用いられている。
【０００３】図２は従来の表示制御装置のブロック図で
ある。図２において、２０１は従来の表示制御装置、１
０２はＣＰＵ、１０３は表示装置１０７に表示するため
の表示コードが記憶されているＲＡＭ、１０４はＲＯＭ
アドレス生成部、１０５は表示データが記憶されている
ＲＯＭ、１０６はＲＯＭ１０５から読み出した表示デー
タをＲＧＢ表示データに変換する色変換部、１０７は表
示装置である。
ある。図２において、２０１は従来の表示制御装置、１
０２はＣＰＵ、１０３は表示装置１０７に表示するため
の表示コードが記憶されているＲＡＭ、１０４はＲＯＭ
アドレス生成部、１０５は表示データが記憶されている
ＲＯＭ、１０６はＲＯＭ１０５から読み出した表示デー
タをＲＧＢ表示データに変換する色変換部、１０７は表
示装置である。
【０００４】以上のように構成された従来の表示制御装
置について、以下その動作を説明する。ＲＡＭ１０３に
は、あらかじめＣＰＵ１０２により表示する順番に表示
コードが記憶されており、その表示コードは、ＣＰＵ１
０２から出力されるＲＡＭアドレスによりＲＡＭ１０３
から読み出され、ＲＯＭアドレス生成部１０４に入力さ
れる。ＲＯＭアドレス生成部１０４は表示コードをデコ
ードして、表示データが記憶されているＲＯＭ１０５を
アクセスするためのＲＯＭアドレスを出力する。このＲ
ＯＭアドレスによりＲＯＭ１０５から表示データが出力
され、色変換部１０６に入力される。色変換部１０６で
は、ＲＯＭ１０５から入力した表示データを、表示装置
１０７で表示できるＲＧＢ表示データに変換して表示装
置１０７へ出力する。表示装置１０７では、ＲＡＭ１０
３に記憶された表示コードの順番に表示される。
置について、以下その動作を説明する。ＲＡＭ１０３に
は、あらかじめＣＰＵ１０２により表示する順番に表示
コードが記憶されており、その表示コードは、ＣＰＵ１
０２から出力されるＲＡＭアドレスによりＲＡＭ１０３
から読み出され、ＲＯＭアドレス生成部１０４に入力さ
れる。ＲＯＭアドレス生成部１０４は表示コードをデコ
ードして、表示データが記憶されているＲＯＭ１０５を
アクセスするためのＲＯＭアドレスを出力する。このＲ
ＯＭアドレスによりＲＯＭ１０５から表示データが出力
され、色変換部１０６に入力される。色変換部１０６で
は、ＲＯＭ１０５から入力した表示データを、表示装置
１０７で表示できるＲＧＢ表示データに変換して表示装
置１０７へ出力する。表示装置１０７では、ＲＡＭ１０
３に記憶された表示コードの順番に表示される。
【０００５】この図２で示した従来例では、“ＡＡＡ
Ｂ”という文字列の表示例が示されている。また、ＲＡ
Ｍ１０３に記憶された表示コードには、表示を終了する
か否かを示す表示終了ビットが設けてあり、表示終了ビ
ットが例えば「１」のときにＲＯＭアドレス生成部１０
４のデコーダーで検出されてＣＰＵ１０２に通知され、
表示が完了する。
Ｂ”という文字列の表示例が示されている。また、ＲＡ
Ｍ１０３に記憶された表示コードには、表示を終了する
か否かを示す表示終了ビットが設けてあり、表示終了ビ
ットが例えば「１」のときにＲＯＭアドレス生成部１０
４のデコーダーで検出されてＣＰＵ１０２に通知され、
表示が完了する。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、同じ表示データを連続して表示したい場合
でも、ＲＡＭ１０３に同じ表示データを示す表示コード
を、連続する表示データ数分だけ記憶しなければならな
いために、ＲＡＭ１０３の容量が増大するという問題点
を有していた。
の構成では、同じ表示データを連続して表示したい場合
でも、ＲＡＭ１０３に同じ表示データを示す表示コード
を、連続する表示データ数分だけ記憶しなければならな
いために、ＲＡＭ１０３の容量が増大するという問題点
を有していた。
【０００７】本発明は、上記従来の問題点を解決するも
ので、表示コードを記憶しておくＲＡＭが少ない容量で
も同じ表示データの連続表示を可能にする表示制御装置
を提供することを目的とする。
ので、表示コードを記憶しておくＲＡＭが少ない容量で
も同じ表示データの連続表示を可能にする表示制御装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の表示制御
装置は、ＣＰＵと、ＣＰＵから出力されるアドレスによ
りあらかじめ記憶された表示コードを出力するＲＡＭ
と、ＲＡＭから出力される表示コードをデコードして表
示データメモリアドレスを生成する表示データメモリア
ドレス生成部と、表示データメモリアドレス生成部から
出力される表示データメモリアドレスによりあらかじめ
記憶されている表示データを出力する表示データメモリ
と、表示データメモリから出力される表示データを記憶
するバッファメモリと、表示データメモリから出力され
る表示データおよびバッファメモリに記憶された表示デ
ータのうちいずれかを選択して出力するセレクタとを備
えてあり、ＲＡＭに、セレクタから同一の表示データを
連続して出力させるために同一の表示コードを連続して
記憶する代わりに、連続表示するための制御ビットを含
む表示コードを記憶しておき、表示データメモリアドレ
ス生成部は連続表示するための制御ビットを含む表示コ
ードをデコードしたときにセレクタに連続表示制御信号
を発し、セレクタは、連続表示制御信号を入力した場合
にはバッファメモリに記憶された表示データを選択して
出力し、連続表示制御信号が入力されない場合には表示
データメモリから出力される表示データを選択して出力
するようにしている。
装置は、ＣＰＵと、ＣＰＵから出力されるアドレスによ
りあらかじめ記憶された表示コードを出力するＲＡＭ
と、ＲＡＭから出力される表示コードをデコードして表
示データメモリアドレスを生成する表示データメモリア
ドレス生成部と、表示データメモリアドレス生成部から
出力される表示データメモリアドレスによりあらかじめ
記憶されている表示データを出力する表示データメモリ
と、表示データメモリから出力される表示データを記憶
するバッファメモリと、表示データメモリから出力され
る表示データおよびバッファメモリに記憶された表示デ
ータのうちいずれかを選択して出力するセレクタとを備
えてあり、ＲＡＭに、セレクタから同一の表示データを
連続して出力させるために同一の表示コードを連続して
記憶する代わりに、連続表示するための制御ビットを含
む表示コードを記憶しておき、表示データメモリアドレ
ス生成部は連続表示するための制御ビットを含む表示コ
ードをデコードしたときにセレクタに連続表示制御信号
を発し、セレクタは、連続表示制御信号を入力した場合
にはバッファメモリに記憶された表示データを選択して
出力し、連続表示制御信号が入力されない場合には表示
データメモリから出力される表示データを選択して出力
するようにしている。
【０００９】この構成によって、連続して同一の表示デ
ータを出力して表示する場合、ＲＡＭに、表示すべき表
示データに対応する表示コードを１つと、連続表示する
ための制御ビットを含む表示コードとを記憶するだけで
よいために、表示コードを記憶するＲＡＭの容量を節約
することができ、少ないＲＡＭ容量で連続表示が可能と
なる。
ータを出力して表示する場合、ＲＡＭに、表示すべき表
示データに対応する表示コードを１つと、連続表示する
ための制御ビットを含む表示コードとを記憶するだけで
よいために、表示コードを記憶するＲＡＭの容量を節約
することができ、少ないＲＡＭ容量で連続表示が可能と
なる。
【００１０】請求項２記載の表示制御装置は、請求項１
記載の表示制御装置において、連続表示するための制御
ビットは、セレクタがバッファメモリを選択する回数を
示すビットを含むことを特徴とする。これによって、Ｒ
ＡＭに、表示すべき表示データに対応する表示コードを
１つ記憶しておけば、何回でも連続して表示することが
できる。
記載の表示制御装置において、連続表示するための制御
ビットは、セレクタがバッファメモリを選択する回数を
示すビットを含むことを特徴とする。これによって、Ｒ
ＡＭに、表示すべき表示データに対応する表示コードを
１つ記憶しておけば、何回でも連続して表示することが
できる。
【００１１】請求項３記載の表示制御装置は、請求項１
または２記載の表示制御装置において、セレクタから出
力される表示データをＲＧＢ表示データに変換する色変
換部を設けたことを特徴とする。これによって、カラー
表示を行うことができる。
または２記載の表示制御装置において、セレクタから出
力される表示データをＲＧＢ表示データに変換する色変
換部を設けたことを特徴とする。これによって、カラー
表示を行うことができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態の表示制御装置のブロック図である。図１におい
て、１０１は本発明の実施の形態の表示制御装置、１０
２はＣＰＵ、１０３は表示コードを記憶するＲＡＭ、１
０４はＲＯＭアドレス生成部（表示データメモリアドレ
ス生成部）、１０５は表示データメモリであるＲＯＭ、
１０６は色変換部、１０７は表示装置、１１１はバッフ
ァメモリ、１１２は表示データをＲＯＭ１０５とバッフ
ァメモリ１１１からセレクトするセレクタである。
て、図面を参照しながら説明する。図１は本発明の実施
の形態の表示制御装置のブロック図である。図１におい
て、１０１は本発明の実施の形態の表示制御装置、１０
２はＣＰＵ、１０３は表示コードを記憶するＲＡＭ、１
０４はＲＯＭアドレス生成部（表示データメモリアドレ
ス生成部）、１０５は表示データメモリであるＲＯＭ、
１０６は色変換部、１０７は表示装置、１１１はバッフ
ァメモリ、１１２は表示データをＲＯＭ１０５とバッフ
ァメモリ１１１からセレクトするセレクタである。
【００１３】図１に示す本実施の形態では、図３の従来
例の構成に加え、ＲＯＭ１０５から出力される表示デー
タを記憶するバッファメモリ１１１と、ＲＯＭ１０５と
バッファメモリ１１１のいずれかの表示データを選択す
るセレクタ１１２とを設け、ＲＡＭ１０３に、表示装置
１０７へ同一のＲＧＢ表示データを連続して出力するた
めに従来のように同一の表示コードを連続して記憶する
代わりに、連続表示するための制御ビット（連続表示制
御ビット，連続回数ビット）を含む表示コードを記憶し
ている。そして、ＲＯＭアドレス生成部１０４で表示コ
ードｂをデコードしたときに、連続回数ビットに示され
る回数だけセレクタ１１２がバッファメモリ１１１の表
示データを連続して選択出力するようにしている。
例の構成に加え、ＲＯＭ１０５から出力される表示デー
タを記憶するバッファメモリ１１１と、ＲＯＭ１０５と
バッファメモリ１１１のいずれかの表示データを選択す
るセレクタ１１２とを設け、ＲＡＭ１０３に、表示装置
１０７へ同一のＲＧＢ表示データを連続して出力するた
めに従来のように同一の表示コードを連続して記憶する
代わりに、連続表示するための制御ビット（連続表示制
御ビット，連続回数ビット）を含む表示コードを記憶し
ている。そして、ＲＯＭアドレス生成部１０４で表示コ
ードｂをデコードしたときに、連続回数ビットに示され
る回数だけセレクタ１１２がバッファメモリ１１１の表
示データを連続して選択出力するようにしている。
【００１４】以上のように構成される本実施の形態の表
示制御装置について、以下その動作を説明する。なお、
ここでは、図１の表示装置１０７に示された“ＡＡＡ
Ｂ”という文字列の表示を例に説明する。ＲＡＭ１０３
には、あらかじめＣＰＵ１０２により表示する順番に一
例として表示コードａ，ｂ，ｃが記憶されている。表示
コードａ，ｃには、表示を終了する否かを「１」と
「０」で示す表示終了ビットと、同一表示データを連続
して表示するか否かを「１」と「０」で示す連続表示制
御ビットと、表示データが記憶されたＲＯＭ１０５にア
クセスするためのＲＯＭアドレス生成用の本来の表示コ
ードとしての表示用基本ビットとを含んでいる。また、
表示コードｂには、表示終了ビットと、連続表示制御ビ
ットと、同一表示データを連続して表示するための連続
回数ビットとを含んでいる。
示制御装置について、以下その動作を説明する。なお、
ここでは、図１の表示装置１０７に示された“ＡＡＡ
Ｂ”という文字列の表示を例に説明する。ＲＡＭ１０３
には、あらかじめＣＰＵ１０２により表示する順番に一
例として表示コードａ，ｂ，ｃが記憶されている。表示
コードａ，ｃには、表示を終了する否かを「１」と
「０」で示す表示終了ビットと、同一表示データを連続
して表示するか否かを「１」と「０」で示す連続表示制
御ビットと、表示データが記憶されたＲＯＭ１０５にア
クセスするためのＲＯＭアドレス生成用の本来の表示コ
ードとしての表示用基本ビットとを含んでいる。また、
表示コードｂには、表示終了ビットと、連続表示制御ビ
ットと、同一表示データを連続して表示するための連続
回数ビットとを含んでいる。
【００１５】まず、ＣＰＵ１０２から出力されるＲＡＭ
アドレスにより、ＲＡＭ１０３から表示コードａが読み
出され、ＲＯＭアドレス生成部１０４に入力される。Ｒ
ＯＭアドレス生成部１０４は表示コードａをデコードし
て、その表示用基本ビット部分からＲＯＭ１０５にアク
セスするためのＲＯＭアドレスを生成し出力する。ま
た、表示コードａの連続表示制御ビットが「０」である
ため、セレクタ１１２はＲＡＭ１０５の表示データを選
択する状態である。ＲＯＭアドレスによりＲＯＭ１０５
から「Ａ」の表示データが出力され、セレクタ１１２を
介して色変換部１０６に入力されるとともに、バッファ
メモリ１１１に入力され記憶される。色変換部１０６で
は、セレクタ１１２から入力された表示データを、表示
装置１０７で表示できるＲＧＢ表示データに変換して表
示装置１０７へ出力する。これにより、表示装置１０７
では、左端のはじめの“Ａ”が表示される。
アドレスにより、ＲＡＭ１０３から表示コードａが読み
出され、ＲＯＭアドレス生成部１０４に入力される。Ｒ
ＯＭアドレス生成部１０４は表示コードａをデコードし
て、その表示用基本ビット部分からＲＯＭ１０５にアク
セスするためのＲＯＭアドレスを生成し出力する。ま
た、表示コードａの連続表示制御ビットが「０」である
ため、セレクタ１１２はＲＡＭ１０５の表示データを選
択する状態である。ＲＯＭアドレスによりＲＯＭ１０５
から「Ａ」の表示データが出力され、セレクタ１１２を
介して色変換部１０６に入力されるとともに、バッファ
メモリ１１１に入力され記憶される。色変換部１０６で
は、セレクタ１１２から入力された表示データを、表示
装置１０７で表示できるＲＧＢ表示データに変換して表
示装置１０７へ出力する。これにより、表示装置１０７
では、左端のはじめの“Ａ”が表示される。
【００１６】つぎに、ＣＰＵ１０２から出力されるＲＡ
Ｍアドレスにより、ＲＡＭ１０３から表示コードｂが読
み出され、ＲＯＭアドレス生成部１０４に入力される。
表示コードｂは、連続表示制御ビットが連続表示を示す
「１」であり、連続回数ビットの内容が「２」であると
する。この表示コードｂがＲＯＭアドレス生成部１０４
のデコーダーでデコードされて、バッファメモリ１１１
のデータを２回連続して選択する旨の制御信号がセレク
タ１１２へ送られる。この制御信号によりセレクタ１１
２は、その出力をバッファメモリ１１１からの入力に切
り換え、バッファメモリ１１１に記憶されている「Ａ」
の表示データが２回連続して色変換部１０６へ出力さ
れ、ＲＧＢ表示データに変換される。これにより、表示
装置１０７では、左端から２番目と３番目の“Ａ”が表
示される。以上のように、“Ａ”を３回連続して表示す
るために、表示コードｂの連続回数ビットの内容は、セ
レクタ１１２がバッファメモリ１１１の表示データを選
択する回数（すなわち“Ａ”の連続表示回数−１）であ
る「２」としている。
Ｍアドレスにより、ＲＡＭ１０３から表示コードｂが読
み出され、ＲＯＭアドレス生成部１０４に入力される。
表示コードｂは、連続表示制御ビットが連続表示を示す
「１」であり、連続回数ビットの内容が「２」であると
する。この表示コードｂがＲＯＭアドレス生成部１０４
のデコーダーでデコードされて、バッファメモリ１１１
のデータを２回連続して選択する旨の制御信号がセレク
タ１１２へ送られる。この制御信号によりセレクタ１１
２は、その出力をバッファメモリ１１１からの入力に切
り換え、バッファメモリ１１１に記憶されている「Ａ」
の表示データが２回連続して色変換部１０６へ出力さ
れ、ＲＧＢ表示データに変換される。これにより、表示
装置１０７では、左端から２番目と３番目の“Ａ”が表
示される。以上のように、“Ａ”を３回連続して表示す
るために、表示コードｂの連続回数ビットの内容は、セ
レクタ１１２がバッファメモリ１１１の表示データを選
択する回数（すなわち“Ａ”の連続表示回数−１）であ
る「２」としている。
【００１７】つぎに、ＣＰＵ１０２から出力されるＲＡ
Ｍアドレスにより、ＲＡＭ１０３から表示コードｃが読
み出され、ＲＯＭアドレス生成部１０４に入力される。
ＲＯＭアドレス生成部１０４は表示コードｃをデコード
して、その表示用基本ビット部分からＲＯＭ１０５にア
クセスするためのＲＯＭアドレスを生成し出力するとと
もに、表示終了ビットが表示の終了を示す「１」である
ため、その旨をＣＰＵ１０２へ通知する。ＲＯＭアドレ
ス生成部１０４から出力されたＲＯＭアドレスによりＲ
ＯＭ１０５から「Ｂ」の表示データが出力され、セレク
タ１１２を介して色変換部１０６に入力されるととも
に、バッファメモリ１１１に入力され記憶される。色変
換部１０６では、セレクタ１１２から入力された表示デ
ータを、表示装置１０７で表示できるＲＧＢ表示データ
に変換して表示装置１０７へ出力する。これにより、表
示装置１０７では、左端から４番目（右端）の“Ｂ”が
表示される。そして、前述のようにＲＯＭアドレス生成
部１０４のデコーダーからＣＰＵ１０２に表示終了通知
がされているため、表示が完了する。
Ｍアドレスにより、ＲＡＭ１０３から表示コードｃが読
み出され、ＲＯＭアドレス生成部１０４に入力される。
ＲＯＭアドレス生成部１０４は表示コードｃをデコード
して、その表示用基本ビット部分からＲＯＭ１０５にア
クセスするためのＲＯＭアドレスを生成し出力するとと
もに、表示終了ビットが表示の終了を示す「１」である
ため、その旨をＣＰＵ１０２へ通知する。ＲＯＭアドレ
ス生成部１０４から出力されたＲＯＭアドレスによりＲ
ＯＭ１０５から「Ｂ」の表示データが出力され、セレク
タ１１２を介して色変換部１０６に入力されるととも
に、バッファメモリ１１１に入力され記憶される。色変
換部１０６では、セレクタ１１２から入力された表示デ
ータを、表示装置１０７で表示できるＲＧＢ表示データ
に変換して表示装置１０７へ出力する。これにより、表
示装置１０７では、左端から４番目（右端）の“Ｂ”が
表示される。そして、前述のようにＲＯＭアドレス生成
部１０４のデコーダーからＣＰＵ１０２に表示終了通知
がされているため、表示が完了する。
【００１８】以上のように本発明の実施の形態によれ
ば、ＲＯＭ１０５から出力される表示データを記憶する
バッファメモリ１１１と、ＲＯＭ１０５とバッファメモ
リ１１１のいずれかの表示データを選択するセレクタ１
１２とを設け、ＲＡＭ１０３に連続表示制御ビットおよ
び連続回数ビットを含む表示コードｂを記憶することに
より、表示コードａを１つＲＡＭ１０３に記憶するだけ
で、連続表示を行うことができ、表示コードを記憶する
ＲＡＭ１０３の容量を節約することができ、少ないＲＡ
Ｍ容量で連続表示が可能となる。
ば、ＲＯＭ１０５から出力される表示データを記憶する
バッファメモリ１１１と、ＲＯＭ１０５とバッファメモ
リ１１１のいずれかの表示データを選択するセレクタ１
１２とを設け、ＲＡＭ１０３に連続表示制御ビットおよ
び連続回数ビットを含む表示コードｂを記憶することに
より、表示コードａを１つＲＡＭ１０３に記憶するだけ
で、連続表示を行うことができ、表示コードを記憶する
ＲＡＭ１０３の容量を節約することができ、少ないＲＡ
Ｍ容量で連続表示が可能となる。
【００１９】なお、本発明の実施の形態においては、Ｒ
ＡＭ１０３に、連続表示したい表示データに対応する表
示コードａに引き続いて連続表示を制御する表示コード
ｂを記憶するようにしたが、連続したい表示コードａの
なかに、表示コードｂの連続表示制御ビットおよび連続
回数ビットを含めるようにしてもよいことは言うまでも
ない。
ＡＭ１０３に、連続表示したい表示データに対応する表
示コードａに引き続いて連続表示を制御する表示コード
ｂを記憶するようにしたが、連続したい表示コードａの
なかに、表示コードｂの連続表示制御ビットおよび連続
回数ビットを含めるようにしてもよいことは言うまでも
ない。
【００２０】また、本実施の形態では、表示データメモ
リとしてＲＯＭ１０５を用いたが、ＲＡＭでもよいこと
は言うまでもない。また、色変換部１０６を設けること
によって、表示装置１０７でカラー表示を行うことがで
きるが、白黒表示の場合には、色変換部１０６は必要な
い。
リとしてＲＯＭ１０５を用いたが、ＲＡＭでもよいこと
は言うまでもない。また、色変換部１０６を設けること
によって、表示装置１０７でカラー表示を行うことがで
きるが、白黒表示の場合には、色変換部１０６は必要な
い。
【００２１】
【発明の効果】以上のように本発明は、ＲＡＭに、セレ
クタから同一の表示データを連続して出力させるために
同一の表示コードを連続して記憶する代わりに、連続表
示するための制御ビットを含む表示コードを記憶してお
き、表示データメモリアドレス生成部は連続表示するた
めの制御ビットを含む表示コードをデコードしたときに
セレクタに連続表示制御信号を発し、この連続表示制御
信号によりセレクタがバッファメモリに記憶された表示
データを選択するようにしたことにより、連続して同一
の表示データを表示する場合、ＲＡＭに、表示すべき表
示データに対応する表示コードを１つと、連続表示する
ための制御ビットを含む表示コードとを記憶するだけで
よいために、表示コードを記憶するＲＡＭの容量を節約
することができ、少ないＲＡＭ容量で連続表示が可能と
なる。
クタから同一の表示データを連続して出力させるために
同一の表示コードを連続して記憶する代わりに、連続表
示するための制御ビットを含む表示コードを記憶してお
き、表示データメモリアドレス生成部は連続表示するた
めの制御ビットを含む表示コードをデコードしたときに
セレクタに連続表示制御信号を発し、この連続表示制御
信号によりセレクタがバッファメモリに記憶された表示
データを選択するようにしたことにより、連続して同一
の表示データを表示する場合、ＲＡＭに、表示すべき表
示データに対応する表示コードを１つと、連続表示する
ための制御ビットを含む表示コードとを記憶するだけで
よいために、表示コードを記憶するＲＡＭの容量を節約
することができ、少ないＲＡＭ容量で連続表示が可能と
なる。
【図１】本発明の実施の形態の表示制御装置のブロック
図。
図。
【図２】従来の表示制御装置のブロック図。
１０１ 表示制御装置 １０２ ＣＰＵ １０３ ＲＡＭ １０４ ＲＯＭアドレス生成部（表示データメモリア
ドレス生成部） １０５ ＲＯＭ（表示データメモリ） １０６ 色変換部 １０７ 表示装置 １１１ バッファメモリ １１２ セレクタ
ドレス生成部） １０５ ＲＯＭ（表示データメモリ） １０６ 色変換部 １０７ 表示装置 １１１ バッファメモリ １１２ セレクタ
Claims (3)
- 【請求項１】 ＣＰＵと、前記ＣＰＵから出力されるア
ドレスによりあらかじめ記憶された表示コードを出力す
るＲＡＭと、前記ＲＡＭから出力される表示コードをデ
コードして表示データメモリアドレスを生成する表示デ
ータメモリアドレス生成部と、前記表示データメモリア
ドレス生成部から出力される表示データメモリアドレス
によりあらかじめ記憶されている表示データを出力する
表示データメモリと、前記表示データメモリから出力さ
れる表示データを記憶するバッファメモリと、前記表示
データメモリから出力される表示データおよび前記バッ
ファメモリに記憶された表示データのうちいずれかを選
択して出力するセレクタとを備え、 前記ＲＡＭに、前記セレクタから同一の表示データを連
続して出力させるために同一の表示コードを連続して記
憶する代わりに、連続表示するための制御ビットを含む
表示コードを記憶しておき、前記表示データメモリアド
レス生成部は前記連続表示するための制御ビットを含む
表示コードをデコードしたときに前記セレクタに連続表
示制御信号を発し、前記セレクタは、前記連続表示制御
信号を入力した場合には前記バッファメモリに記憶され
た表示データを選択して出力し、前記連続表示制御信号
が入力されない場合には前記表示データメモリから出力
される表示データを選択して出力するようにした表示制
御装置。 - 【請求項２】 連続表示するための制御ビットは、セレ
クタがバッファメモリを選択する回数を示すビットを含
むことを特徴とする請求項１記載の表示制御装置。 - 【請求項３】 セレクタから出力される表示データをＲ
ＧＢ表示データに変換する色変換部を設けたことを特徴
とする請求項１または２記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081397A JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081397A JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312183A true JPH10312183A (ja) | 1998-11-24 |
| JP3545165B2 JP3545165B2 (ja) | 2004-07-21 |
Family
ID=14795619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12081397A Expired - Fee Related JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3545165B2 (ja) |
-
1997
- 1997-05-12 JP JP12081397A patent/JP3545165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3545165B2 (ja) | 2004-07-21 |
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