JPH10312305A - 試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 特別な回路装置等を用いることなく、デジタ
ル回路の試験を行う。 【解決手段】 本発明による入力情報は、例えばｍビッ
トの所定のビット幅を単位として形成される。そしてこ
のｍビットの試験用ヘッダ１が定められ、この試験用ヘ
ッダ１には試験制御情報２が設けられる。従って被試験
体であるＬＳＩやデジタル回路ボード等では、このｍビ
ットの試験用ヘッダ１を判別して所定の同期が取られる
と共に、この試験用ヘッダ１の試験制御情報２の内容に
応じた試験のための制御が行われる。なおこの試験用ヘ
ッダ１には、例えば後続する試験情報３の長さや試験制
御情報２自身の長さの情報を含ませることもできる。こ
れによって、例えば試験制御情報２及び試験情報３の長
さを任意に定めることができる。ただしこれらの試験制
御情報２及び試験情報３の長さの合計は、例えばｍビッ
トの整数（ｎ）倍（＝ｍ×ｎビット）になるようにされ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデジタル信
号処理のためのＬＳＩやデジタル回路ボード等の試験に
採用して好適な試験方法に関するものである。

【０００２】

【従来の技術】例えばデジタル信号処理のためのＬＳＩ
やデジタル回路ボード等の試験を行う場合には、例えば
ＬＳＩまたはデジタル回路ボード上の特定の場所の信号
を取り出す手段を設ける。

【０００３】しかしながらこのような手法でＬＳＩやデ
ジタル回路ボード等の試験を行うには、例えば上述の信
号の取り出しのための特別な回路装置が必要である。ま
た、このような回路装置を被試験体であるＬＳＩやデジ
タル回路ボード等に接続して、試験環境を構築すること
も容易ではない。従ってこのような手法では、試験を行
うために要する時間が多く必要とされ、試験に掛かるコ
ストが増大してしまうものであった。

【０００４】

【発明が解決しようとする課題】これに対して、外部か
ら任意の試験のための試験制御情報と試験に使用する試
験情報とを供給し、試験を行うことが考えられる。しか
しながら、ＬＳＩやデジタル回路ボード等の本来の動作
に合わせて試験制御情報や試験情報を作成するために
は、情報作成のために高度に専門的な知識を必要とされ
る。また、このような試験制御情報や試験情報は多数ビ
ットになり、そのような多数ビットの情報を入出力する
ための手段を設けることも困難になるものである。

【０００５】この出願はこのような点に鑑みて成された
ものであって、解決しようとする問題点は、従来の方法
では、試験のために特別な回路装置が必要であり、試験
環境を構築することも容易ではなく、試験に掛かるコス
トが増大していたというものである。

【０００６】

【課題を解決するための手段】このため本発明において
は、所定の試験制御情報と試験情報とからなる入力情報
を用いて試験を行うようにしたものであって、これによ
れば、試験のために特別な回路装置等を用いることな
く、簡単な手段で良好なデジタル回路の試験を行うこと
ができる。

【０００７】

【発明の実施の形態】すなわち本発明においては、所定
の試験制御情報と、試験に使用される試験情報とからな
る入力情報を用いてデジタル回路の試験を行うようにし
てなるものである。

【０００８】

【実施例】以下、図面を参照して本発明を説明するに、
図１は本発明による試験方法を適用した入力情報の一例
の構成を示す線図である。

【０００９】この図１において、本発明による入力情報
は、例えばｍビットの所定のビット幅を単位として形成
される。このｍビットは、例えば被試験体であるＬＳＩ
やデジタル回路ボード等に設けられる入力手段のビット
幅等に応じて決定されるものである。

【００１０】そして本発明においては、このｍビットの
試験用ヘッダ１が定められる。この試験用ヘッダ１に
は、後述する試験制御情報２が設けられる。従って被試
験体であるＬＳＩやデジタル回路ボード等では、このｍ
ビットの試験用ヘッダ１を判別して所定の同期が取られ
ると共に、この試験用ヘッダ１の後述する試験制御情報
２の内容に応じた試験のための制御が行われる。

【００１１】なおこの試験用ヘッダ１には、例えば後続
する試験情報３の長さや試験制御情報２自身の長さの情
報を含ませることもできる。これによって、例えば図示
のように試験制御情報２及び試験情報３の長さを任意に
定めることができる。ただしこれらの試験制御情報２及
び試験情報３の長さの合計は、例えばｍビットの整数
（ｎ−１）倍（＝ｍ×（ｎ−１）ビット）になるように
される。

【００１２】さらにこの入力情報を用いての試験の動作
は、例えば図２に示すような制御によって行われる。す
なわち図２において、ステップ〔１〕として例えばテス
ト端子（図示せず）に所定の電圧を印加することにより
試験モードへの遷移が行われる。次にステップ〔２〕で
入力情報を外部から入力する。さらにステップ〔３〕で
は、入力情報が試験制御情報であるか否かを判断し、試
験制御情報でないと判断した場合（Ｎ）は、ステップ
〔２〕のシーケンスへ遷移する。

【００１３】またステップ〔３〕で試験制御情報である
と判断した場合（Ｙ）は、ステップ〔４〕のシーケンス
へ遷移する。このステップ〔４〕では、判断された試験
制御情報を設定し、これからの試験制御のシーケンスを
決定する。すなわち、例えば試験制御情報の長さ、試験
情報の長さ、試験の結果出力の規定などの試験制御に関
わるパラメータの決定、設定を行う。またステップ
〔５〕で入力情報を外部から入力する。そしてステップ
〔６〕で、ステップ〔４〕での試験制御情報の設定が終
了していないときはさらに詳細な試験制御情報を設定す
る。

【００１４】さらに試験制御情報の設定の終了をステッ
プ〔７〕で判断し、試験制御情報の設定が終了していな
いと判断した場合（Ｎ）はステップ〔５〕へ遷移する。
またステップ〔７〕で試験制御情報の設定が終了してい
ると判断した場合（Ｙ）は、ステップ〔８〕へ遷移し
て、試験情報の入力を待機する。そしてステップ〔８〕
で入力情報（試験情報）を外部から入力する。さらにス
テップ

〔９〕で試験情報を被試験回路へ設定する。

【００１５】そしてステップ〔１０〕で試験情報の設定
が終了したか否か判断し、終了していないと判断した場
合（Ｎ）は、ステップ〔８〕へ遷移して、試験情報の入
力を待機する。さらにステップ〔１０〕で試験情報の設
定が終了していると判断した場合（Ｙ）は、ステップ
〔１１〕へ遷移して、試験開始を待機する。そしてこの
ステップ〔１１〕で、ステップ〔３〕〜〔７〕で設定し
た試験制御情報と、ステップ〔８〕〜〔１０〕で設定し
た試験情報とを基に試験を実行する。

【００１６】このようにして試験が実行される。さらに
上述のように一つの試験が終了した後は、ステップ
〔２〕に遷移して、再び試験制御情報による設定状態か
ら、次の試験を実行する。このようにして順次、被試験
体であるＬＳＩやデジタル回路ボード等の各回路の試験
を行うことができる。

【００１７】そしてこの試験方法において、入力情報を
上述の構造としたことにより、最小限の試験制御情報
で、必要な試験情報を被試験体であるＬＳＩやデジタル
回路ボード等に取り込むことができ、容易にこれらのデ
ジタル回路ボード等の試験を行うことができる。

【００１８】また、入力情報に試験制御情報と試験情報
とが独立に設けられ、これらを切り分けることが可能と
されるので、例えば試験情報を作成した後で試験制御情
報を付加するような場合にも、これらの付加を単純に行
うことができ、試験のための入力情報の作成を容易に行
うことができる。

【００１９】さらに入力情報を上述の構造としたことに
より、例えば被試験体であるＬＳＩやデジタル回路ボー
ド等に設けられる入力手段のビット幅に関わらず試験情
報等の取り込みを行うことができ、試験情報等をデジタ
ル回路ボード等に取り込む際の手続きを簡略化すること
ができる。

【００２０】従ってこの試験方法において、所定の試験
制御情報と試験情報とからなる入力情報を用いて試験を
行うことによって、試験のために特別な回路装置等を用
いることなく、簡単な手段で良好なデジタル回路の試験
を行うことができる。

【００２１】これによって、従来の方法では、試験のた
めに特別な回路装置が必要であり、試験環境を構築する
ことも容易ではなく、試験に掛かるコストが増大するな
どの問題点があったものを、本発明によればこれらの問
題点を容易に解消することができるものである。

【００２２】また、本発明によれば、最小限の試験制御
情報で試験を行うことができると共に、試験のための入
力情報の作成を容易に行うことができ、試験情報等を取
り込む際の手続きも簡略化することができるものであ
る。

【００２３】さらに図３は、例えばいわゆる画像圧縮用
のＭＰＥＧデコーダ等に用いられる命令（インストラク
ション）駆動型のデジタル回路に本発明の試験方法を適
用し、インサーキットエミュレータ（ＩＣＥ）として使
用した場合について示したものである。この図３におい
ては、上述の試験用ヘッダとしての試験制御情報２が設
けられると共に、この試験制御情報２に後続する試験情
報３として、命令駆動されるデジタル回路のアドレス情
報４と、そのデジタル回路で実行される命令等のデータ
５が設けられる。

【００２４】ここで試験制御情報２は、例えば上述のｍ
ビットで構成される。そしてこのｍビットの試験制御情
報２で、例えば不動作、連続動作、１命令ごとの動作、
後続のアドレス情報４で指定されたメモリへの後続のデ
ータ５の書き込み、読み出し、後続のデータ５が命令の
場合には指定された命令レジスタへの書き込み、読み出
し等の設定が行われる。

【００２５】また、アドレス情報４も、例えばｍビット
で構成される。さらにデータ５は、例えば２×ｍビット
で構成される。そして通常の動作では、これらの試験制
御情報２、アドレス情報４、データ５の４×ｍビットの
入力情報が繰り返して形成される。また、上述の試験制
御情報２が不動作を意味している場合には、この試験制
御情報２のみが繰り返し形成されるようになされてい
る。

【００２６】そこでこのような試験方法の適用されるデ
ジタル回路は、例えば図４に示すようなものとされる。

【００２７】図４において、被テスト回路４１に対して
外付け回路４２が設けられ、この外付け回路４２に制御
用のコンピュータ（ＰＣ）４３とメモリ４４が設けられ
る。そして被テスト回路４１の出力がバスライン４５に
接続され、このバスライン４５に比較器４６が接続され
る。また外付け回路４２の出力がバスライン４５に接続
され、このバスライン４５にトレースメモリ４７が接続
される。

【００２８】それと共に、被テスト回路４１からの出力
信号が比較器４６に供給され、この比較出力が外付け回
路４２に供給される。また被テスト回路４１からの出力
信号がアドレス発生器４８に供給され、このアドレス発
生器４８で発生されたアドレスがトレースメモリ４７に
供給される。さらに被テスト回路４１からの出力信号が
トレースメモリ４７に供給される。

【００２９】そしてこの装置において、制御用のコンピ
ュータ（ＰＣ）４３で上述の試験制御情報、試験情報等
の入力情報が作成され、この入力情報が外付け回路４２
を通じて被テスト回路４１に供給されることで、プログ
ラムのロード、実行、各種状態の設定、読み出し等の試
験が行われる。そしてこの試験の結果が、バスライン４
５及び出力信号を通じてトレースメモリ４７に供給され
ることによって、この試験結果が順次トレースメモリ４
７に記憶される。

【００３０】このようにしてトレースメモリ４７に試験
結果が記憶され、この記憶された試験結果を順次読み出
して、実行された回路の動作の解析を行うことができ
る。これによって、従来のインサーキットエミュレータ
（ＩＣＥ）と同様の機能を実現することができるもので
あり、さらにこの場合に、試験のための入力情報の作成
を容易に行うことができ、試験情報等を取り込む際の手
続きも簡略化することができるものである。

【００３１】こうして上述の試験方法によれば、所定の
試験制御情報と、試験に使用される試験情報とからなる
入力情報を用いてデジタル回路の試験を行うことによ
り、試験のために特別な回路装置等を用いることなく、
簡単な手段で良好なデジタル回路の試験を行うことがで
きるものである。

【００３２】

【発明の効果】従って請求項１の発明によれば、所定の
試験制御情報と試験情報とからなる入力情報を用いて試
験を行うことによって、試験のために特別な回路装置等
を用いることなく、簡単な手段で良好なデジタル回路の
試験を行うことができるようになった。

【００３３】これによって、従来の方法では、試験のた
めに特別な回路装置が必要であり、試験環境を構築する
ことも容易ではなく、試験に掛かるコストが増大するな
どの問題点があったものを、本発明によればこれらの問
題点を容易に解消することができるものである。

【００３４】また、本発明によれば、最小限の試験制御
情報で試験を行うことができると共に、試験のための入
力情報の作成を容易に行うことができ、試験情報等を取
り込む際の手続きも簡略化することができるものであ
る。

【図面の簡単な説明】

【図１】本発明の試験方法に適用される入力情報の一例
の構成図である。

【図２】その動作の説明のためのフローチャート図であ
る。

【図３】本発明の試験方法に適用される入力情報の他の
例の構成図である。

【図４】その説明のための試験装置のブロック図であ
る。

【符号の説明】

１…試験用ヘッダ、２…試験制御情報、３…試験情報

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の試験制御情報と、 上記試験に使用される試験情報とからなる入力情報を用
   いてデジタル回路の試験を行うことを特徴とする試験方
   法。
2. 【請求項２】 上記デジタル回路には上記試験制御情報
   を判別する判別手段が設けられ、 この判別された上記試験制御情報に従って上記試験情報
   を使用して上記試験を行うことを特徴とする請求項１記
   載の試験方法。
3. 【請求項３】 上記デジタル回路には少なくともプログ
   ラムメモリとデータメモリとが設けられ、 上記試験制御情報に従って上記試験情報を上記プログラ
   ムメモリまたはデータメモリに書き込むことによって上
   記試験を行うことを特徴とする請求項１記載の試験方
   法。
4. 【請求項４】 上記デジタル回路には少なくとも上記試
   験によって得られた情報を出力する出力手段が設けら
   れ、 この出力手段を通じて上記試験によって得られた情報を
   取り出すことによって上記試験を行うことを特徴とする
   請求項１記載の試験方法。