JPH10312355A - 制御ユニット及び通信システム - Google Patents
制御ユニット及び通信システムInfo
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- JPH10312355A JPH10312355A JP13610397A JP13610397A JPH10312355A JP H10312355 A JPH10312355 A JP H10312355A JP 13610397 A JP13610397 A JP 13610397A JP 13610397 A JP13610397 A JP 13610397A JP H10312355 A JPH10312355 A JP H10312355A
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 任意のＲＡＭ空間内で、ＣＰＵの処理能力を
落とすことなくＤＭＡ方式によるリード・ライトが可能
な制御ユニットを提供する。 【解決手段】 ＲＡＭ１は２つのメモリブロック１Ａ、
１Ｂからなり、各メモリブロック１Ａ、１ＢはＣＰＵ３
からアクセスが可能であるとともに、Ｐ−Ｓ変換部から
のアクセスによりデータのリード又はライトが可能であ
り、ＣＰＵ３は、２つのメモリブロック１Ａ、１Ｂを所
定周期で交互にアクセスし、Ｐ−Ｓ変換部は、２つのメ
モリブロック１Ａ、１Ｂのうち、その時点でＣＰＵ３が
アクセスしていないメモリブロックをＣＰＵ３と重複し
た同じ周期でアクセスする構成とした。
落とすことなくＤＭＡ方式によるリード・ライトが可能
な制御ユニットを提供する。 【解決手段】 ＲＡＭ１は２つのメモリブロック１Ａ、
１Ｂからなり、各メモリブロック１Ａ、１ＢはＣＰＵ３
からアクセスが可能であるとともに、Ｐ−Ｓ変換部から
のアクセスによりデータのリード又はライトが可能であ
り、ＣＰＵ３は、２つのメモリブロック１Ａ、１Ｂを所
定周期で交互にアクセスし、Ｐ−Ｓ変換部は、２つのメ
モリブロック１Ａ、１Ｂのうち、その時点でＣＰＵ３が
アクセスしていないメモリブロックをＣＰＵ３と重複し
た同じ周期でアクセスする構成とした。
Description
【０００１】
【発明の属する技術分野】本発明はファクシミリ、プリ
ンタ、複写機等のシステム全体を制御するＣＰＵを備え
た制御ユニットと周辺素子との間の入出力制御技術に関
するものである。
ンタ、複写機等のシステム全体を制御するＣＰＵを備え
た制御ユニットと周辺素子との間の入出力制御技術に関
するものである。
【０００２】
【従来の技術】従来より、複写機など多数のＩ／Ｏ装置
を有する機器においてはそのＣＰＵとその周辺素子との
データのやり取りにシリアルデータ転送が多用されてき
た。その理由は、パラレルデータ転送を採用すると接続
する配線（ハーネス）の本数が増大し、ＣＰＵバスを直
接接続すると、バスラインが高周波であるので、外部か
らのノイズの影響を受けやすく、又ノイズ放射も大きく
なるからである。ＣＰＵからシリアル出力されたデータ
は、シリアル−パラレル変換素子によってパラレルデー
タに変換されて外部に出力される。また、外部からのパ
ラレル入力データは、パラレル−シリアル変換素子によ
ってラッチされシリアルデータに変換されてＣＰＵ側に
送られてくる。上記のようなデータ入出力の場合、ＣＰ
Ｕのアドレスに割り付けられたＲＡＭ領域からデータが
定期的にＤＭＡ（Direct Memory Access）方式で読み出
され、シリアル変換されて出力されるようにすると、Ｃ
ＰＵ側からみて、周辺素子は、ＣＰＵの内部ＲＡＭのア
ドレスに割付られているのと等価になり便利である。し
かし、ＤＭＡ方式で読み出しを行うとなると、ＤＭＡ要
求が発生する度にＣＰＵがバスを明け渡すため、その間
ＣＰＵの動作は停止することになる。そのため、ＤＭＡ
周期が長いければさほど問題にならないが、複数のＤＭ
Ａ要因が存在する場合や、ＤＭＡ周期が短い場合は、Ｃ
ＰＵがバスを明け渡す時間が長くなり、処理効率が低下
する。
を有する機器においてはそのＣＰＵとその周辺素子との
データのやり取りにシリアルデータ転送が多用されてき
た。その理由は、パラレルデータ転送を採用すると接続
する配線（ハーネス）の本数が増大し、ＣＰＵバスを直
接接続すると、バスラインが高周波であるので、外部か
らのノイズの影響を受けやすく、又ノイズ放射も大きく
なるからである。ＣＰＵからシリアル出力されたデータ
は、シリアル−パラレル変換素子によってパラレルデー
タに変換されて外部に出力される。また、外部からのパ
ラレル入力データは、パラレル−シリアル変換素子によ
ってラッチされシリアルデータに変換されてＣＰＵ側に
送られてくる。上記のようなデータ入出力の場合、ＣＰ
Ｕのアドレスに割り付けられたＲＡＭ領域からデータが
定期的にＤＭＡ（Direct Memory Access）方式で読み出
され、シリアル変換されて出力されるようにすると、Ｃ
ＰＵ側からみて、周辺素子は、ＣＰＵの内部ＲＡＭのア
ドレスに割付られているのと等価になり便利である。し
かし、ＤＭＡ方式で読み出しを行うとなると、ＤＭＡ要
求が発生する度にＣＰＵがバスを明け渡すため、その間
ＣＰＵの動作は停止することになる。そのため、ＤＭＡ
周期が長いければさほど問題にならないが、複数のＤＭ
Ａ要因が存在する場合や、ＤＭＡ周期が短い場合は、Ｃ
ＰＵがバスを明け渡す時間が長くなり、処理効率が低下
する。
【０００３】上記のような場合、図１０に示すように、
制御ユニット内部のＲＡＭ１の記憶領域を二つのブロッ
クに分離して内部メモリＭ１、Ｍ２とし、例えば、内部
メモリＭ２をシリアル通信用のバッファとして使用する
ことにより幾分問題は改善される。この場合、図１１に
示すように、内部メモリＭ２の前段にアドレス切替部４
が設けられる。アドレス切替部４は、通常はＣＰＵ３か
らのアドレスを選択している。そして、ＤＭＡコントロ
ーラの機能するパラレルシリアル（Ｐ−Ｓ）変換部２か
らのアクセス要求があった場合はパラレルシリアル変換
用のアドレス（Ｐ−Ｓアドレス）に切り替え、Ｐ−Ｓ変
換部２から内部メモリＭ２をアクセスさせる。このとき
Ｐ−Ｓ変換部２は、ＣＰＵ３側に対しウエイト要求信号
を出している。しかし、この場合には、ＤＭＡ方式によ
るアクセスが可能な内部メモリＭ２に対しＣＰＵ３がア
クセスするときに処理効率が低下するという不具合や、
内部メモリＭ２を別ブロックとして設けたために、ＲＡ
Ｍ１内のバッファエリアが固定化されバッファ容量の変
更、内部メモリＭ１の拡張等がしづらく、汎用性に欠け
るという不具合があった。また、通常の同期型シリアル
データ通信では、転送データのラッチを別信号で行って
いたため、外部接続する時のハーネスの本数が多くなる
という不具合もあった。また、周辺素子をカスケード接
続したときに、周辺素子毎に単独制御するのが不便であ
った。例えば周辺Ｉ／Ｏ装置の数が３個で各々のビット
数が８ビットあった場合、１ビットのデータ変化があっ
ただけでも２４ビットのデータを転送し、ラッチしなく
てはならなかった。また、複数のＩ／Ｏ装置をカスケー
ド接続したとき、特に入力データ受信時に時間調停のト
ラブルが発生する。これは、各Ｉ／Ｏ装置から個別にデ
ータをＣＰＵ側に転送しようとしたとき、単一の転送ラ
イン上でデータ衝突が発生する可能性があるからであ
る。
制御ユニット内部のＲＡＭ１の記憶領域を二つのブロッ
クに分離して内部メモリＭ１、Ｍ２とし、例えば、内部
メモリＭ２をシリアル通信用のバッファとして使用する
ことにより幾分問題は改善される。この場合、図１１に
示すように、内部メモリＭ２の前段にアドレス切替部４
が設けられる。アドレス切替部４は、通常はＣＰＵ３か
らのアドレスを選択している。そして、ＤＭＡコントロ
ーラの機能するパラレルシリアル（Ｐ−Ｓ）変換部２か
らのアクセス要求があった場合はパラレルシリアル変換
用のアドレス（Ｐ−Ｓアドレス）に切り替え、Ｐ−Ｓ変
換部２から内部メモリＭ２をアクセスさせる。このとき
Ｐ−Ｓ変換部２は、ＣＰＵ３側に対しウエイト要求信号
を出している。しかし、この場合には、ＤＭＡ方式によ
るアクセスが可能な内部メモリＭ２に対しＣＰＵ３がア
クセスするときに処理効率が低下するという不具合や、
内部メモリＭ２を別ブロックとして設けたために、ＲＡ
Ｍ１内のバッファエリアが固定化されバッファ容量の変
更、内部メモリＭ１の拡張等がしづらく、汎用性に欠け
るという不具合があった。また、通常の同期型シリアル
データ通信では、転送データのラッチを別信号で行って
いたため、外部接続する時のハーネスの本数が多くなる
という不具合もあった。また、周辺素子をカスケード接
続したときに、周辺素子毎に単独制御するのが不便であ
った。例えば周辺Ｉ／Ｏ装置の数が３個で各々のビット
数が８ビットあった場合、１ビットのデータ変化があっ
ただけでも２４ビットのデータを転送し、ラッチしなく
てはならなかった。また、複数のＩ／Ｏ装置をカスケー
ド接続したとき、特に入力データ受信時に時間調停のト
ラブルが発生する。これは、各Ｉ／Ｏ装置から個別にデ
ータをＣＰＵ側に転送しようとしたとき、単一の転送ラ
イン上でデータ衝突が発生する可能性があるからであ
る。
【０００４】
【発明が解決しようとする課題】本発明は、上記従来技
術の課題を解決すべく創案されたものであり、請求項１
の発明では、任意のＲＡＭ空間内で、ＣＰＵの処理能力
を落とすことなくＤＭＡ方式によるリード・ライトが可
能な制御ユニットを提供することを目的とする。また、
請求項２の発明では、ＣＰＵを含む制御ユニットと周辺
素子との間で通信ラインを介してクロック同期型シリア
ル通信を行う通信システムにおいて、ハーネスの本数、
ＣＰＵ側の入出力端子、コネクタ等を大幅に削減するこ
とを目的とする。また、請求項３の発明では、請求項２
に加え、複数のＩ／Ｏ装置をカスケード接続したときで
も、入力データ受信時におけるデータ衝突を防止し効率
良くクロック同期型シリアル通信を行えるようにするこ
とを目的とする。
術の課題を解決すべく創案されたものであり、請求項１
の発明では、任意のＲＡＭ空間内で、ＣＰＵの処理能力
を落とすことなくＤＭＡ方式によるリード・ライトが可
能な制御ユニットを提供することを目的とする。また、
請求項２の発明では、ＣＰＵを含む制御ユニットと周辺
素子との間で通信ラインを介してクロック同期型シリア
ル通信を行う通信システムにおいて、ハーネスの本数、
ＣＰＵ側の入出力端子、コネクタ等を大幅に削減するこ
とを目的とする。また、請求項３の発明では、請求項２
に加え、複数のＩ／Ｏ装置をカスケード接続したときで
も、入力データ受信時におけるデータ衝突を防止し効率
良くクロック同期型シリアル通信を行えるようにするこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、ＣＰＵとＲＡＭとＤＭＡ
コントローラとを備えた制御ユニットにおいて、前記Ｒ
ＡＭは、複数のメモリブロックからなり、各メモリブロ
ックは前記ＣＰＵからアクセスが可能であるとともに、
前記ＤＭＡコントローラからのアクセスによりデータの
リード又はライトが可能であり、前記ＣＰＵは、上記複
数のメモリブロックを所定周期で順番にアクセスし、前
記ＤＭＡコントローラは、上記複数のメモリブロックの
うち、その時点で前記ＣＰＵがアクセスしていないメモ
リブロックを前記ＣＰＵと重複した同じ周期でアクセス
する構成とした。また、請求項２に記載の発明は、ＣＰ
Ｕを含む制御ユニットと周辺素子との間で通信ラインを
介してクロック同期型シリアル通信を行う通信システム
において、前記通信ラインは、前記ＣＰＵ側からの転送
クロック信号及び転送データを転送し、前記転送データ
は、パラレル変換用のシリアルデータ及び前記周辺素子
に対して出されるコマンドデータを含み、前記コマンド
データは、各周辺素子を選択するコマンドと各周辺素子
を制御するコマンドとを含む構成とした。また、請求項
３に記載の発明は、請求項２の通信システムの構成を前
提にして、前記ＣＰＵ側からのシリアルデータの出力
は、複数の出力用の周辺素子をパラレル接続又はカスケ
ード接続することにより行い、前記ＣＰＵ側に対するシ
リアル入力は、複数の入力用の周辺素子をカスケード接
続することにより行い、前記各入力用の周辺素子は、前
記ＣＰＵ側から入力データ取り込み要求があった場合又
は入力データが変化したときに入力データをシリアルデ
ータとして下流側に送るとともに、上流側の周辺素子か
らのシリアルデータを一定時間蓄え、その間に上流側の
周辺素子から更にデータが来なければ、自身の生成した
転送データを出力するようにした。
に、請求項１に記載の発明は、ＣＰＵとＲＡＭとＤＭＡ
コントローラとを備えた制御ユニットにおいて、前記Ｒ
ＡＭは、複数のメモリブロックからなり、各メモリブロ
ックは前記ＣＰＵからアクセスが可能であるとともに、
前記ＤＭＡコントローラからのアクセスによりデータの
リード又はライトが可能であり、前記ＣＰＵは、上記複
数のメモリブロックを所定周期で順番にアクセスし、前
記ＤＭＡコントローラは、上記複数のメモリブロックの
うち、その時点で前記ＣＰＵがアクセスしていないメモ
リブロックを前記ＣＰＵと重複した同じ周期でアクセス
する構成とした。また、請求項２に記載の発明は、ＣＰ
Ｕを含む制御ユニットと周辺素子との間で通信ラインを
介してクロック同期型シリアル通信を行う通信システム
において、前記通信ラインは、前記ＣＰＵ側からの転送
クロック信号及び転送データを転送し、前記転送データ
は、パラレル変換用のシリアルデータ及び前記周辺素子
に対して出されるコマンドデータを含み、前記コマンド
データは、各周辺素子を選択するコマンドと各周辺素子
を制御するコマンドとを含む構成とした。また、請求項
３に記載の発明は、請求項２の通信システムの構成を前
提にして、前記ＣＰＵ側からのシリアルデータの出力
は、複数の出力用の周辺素子をパラレル接続又はカスケ
ード接続することにより行い、前記ＣＰＵ側に対するシ
リアル入力は、複数の入力用の周辺素子をカスケード接
続することにより行い、前記各入力用の周辺素子は、前
記ＣＰＵ側から入力データ取り込み要求があった場合又
は入力データが変化したときに入力データをシリアルデ
ータとして下流側に送るとともに、上流側の周辺素子か
らのシリアルデータを一定時間蓄え、その間に上流側の
周辺素子から更にデータが来なければ、自身の生成した
転送データを出力するようにした。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 [ 請求項１に対応する実施の形態]図１は請求項１に記
載の発明の実施の形態の一例を示す制御ユニットの要部
ブロック図である。この実施の形態では、制御ユニット
内部のＲＡＭ１の記憶領域を、上位ワードＲＡＭブロッ
ク１Ａと下位ワードＲＡＭブロック１Ｂの二つに分離す
る。また、ＲＡＭ１の入力側に上位ワードアドレスマル
チプレクサ５Ａ及び上位ワードアドレスマルチプレクサ
５Ｂを設け、下流側にＣＰＵ３（図１０参照）による読
み出しデータ用のデータマルチプレクサ６Ａ及びＰ−Ｓ
変換部２（図１０参照）による読み出しデータ用のデー
タマルチプレクサ６Ｂを設ける。なお、この例において
もＰ−Ｓ変換部２がＤＭＡコントローラとして機能す
る。上記の場合、１ワード＝１６ビットのためアドレス
は２個単位で増加し、下記のように割り付けられる。 アドレス ０ 下位ワードＲＡＭ ２ 上位ワードＲＡＭ ４ 下位ワードＲＡＭ ６ 上位ワードＲＡＭ ８ 下位ワードＲＡＭ ・ ・ ・ ・ ＣＰＵ３はアドレス順に連続してアクセスを行うので、
ワードアクセスを行う場合、上位ワードＲＡＭブロック
１Ａと下位ワードＲＡＭブロック１Ｂとが交互にアクセ
スされることになり、常に片方のブロック１Ａ又は１Ｂ
は使用されていない状態（開いた状態）になる。したが
って、この開いた状態の時にＰ−Ｓ変換部２がＤＭＡを
行えば、ＣＰＵ３側にウエイト要求を出すことなく、Ｄ
ＭＡを行うことができる。
て説明する。 [ 請求項１に対応する実施の形態]図１は請求項１に記
載の発明の実施の形態の一例を示す制御ユニットの要部
ブロック図である。この実施の形態では、制御ユニット
内部のＲＡＭ１の記憶領域を、上位ワードＲＡＭブロッ
ク１Ａと下位ワードＲＡＭブロック１Ｂの二つに分離す
る。また、ＲＡＭ１の入力側に上位ワードアドレスマル
チプレクサ５Ａ及び上位ワードアドレスマルチプレクサ
５Ｂを設け、下流側にＣＰＵ３（図１０参照）による読
み出しデータ用のデータマルチプレクサ６Ａ及びＰ−Ｓ
変換部２（図１０参照）による読み出しデータ用のデー
タマルチプレクサ６Ｂを設ける。なお、この例において
もＰ−Ｓ変換部２がＤＭＡコントローラとして機能す
る。上記の場合、１ワード＝１６ビットのためアドレス
は２個単位で増加し、下記のように割り付けられる。 アドレス ０ 下位ワードＲＡＭ ２ 上位ワードＲＡＭ ４ 下位ワードＲＡＭ ６ 上位ワードＲＡＭ ８ 下位ワードＲＡＭ ・ ・ ・ ・ ＣＰＵ３はアドレス順に連続してアクセスを行うので、
ワードアクセスを行う場合、上位ワードＲＡＭブロック
１Ａと下位ワードＲＡＭブロック１Ｂとが交互にアクセ
スされることになり、常に片方のブロック１Ａ又は１Ｂ
は使用されていない状態（開いた状態）になる。したが
って、この開いた状態の時にＰ−Ｓ変換部２がＤＭＡを
行えば、ＣＰＵ３側にウエイト要求を出すことなく、Ｄ
ＭＡを行うことができる。
【０００７】つまり、図１において、ＣＰＵ３が上位ワ
ードＲＡＭブロック１Ａにアクセスしているときは、下
位ワードＲＡＭブロック１Ｂが開いている。そして、バ
スサイクルの始めのところで、ＣＰＵ３からのアクセス
が無いとＰ−Ｓ変換部２が判断した時は、そのブロック
１Ａ又は１Ｂに対してＤＭＡが行われ、読み出されたデ
ータは、Ｐ−Ｓ変換部２側に通じるラインにマルチプレ
クサ６Ｂで選ばれて読み出される。ＣＰＵ３の連続アク
セスとＰ−Ｓ変換部２側の繰り返しＤＭＡ要求があった
場合のタイミングを図２に示す。このようにすれば、全
ＲＡＭ領域でウエイト状態を発生させることなくＤＭＡ
を行い、Ｐ−Ｓ変換を多チャンネル且つ高速で行うこと
が可能になる。なお、上記の例では、ＲＡＭ１の記憶領
域を、上位ワードＲＡＭブロック１Ａと下位ワードＲＡ
Ｍブロック１Ｂの二つに分離したが、更に多ブロックに
分離してもよい。
ードＲＡＭブロック１Ａにアクセスしているときは、下
位ワードＲＡＭブロック１Ｂが開いている。そして、バ
スサイクルの始めのところで、ＣＰＵ３からのアクセス
が無いとＰ−Ｓ変換部２が判断した時は、そのブロック
１Ａ又は１Ｂに対してＤＭＡが行われ、読み出されたデ
ータは、Ｐ−Ｓ変換部２側に通じるラインにマルチプレ
クサ６Ｂで選ばれて読み出される。ＣＰＵ３の連続アク
セスとＰ−Ｓ変換部２側の繰り返しＤＭＡ要求があった
場合のタイミングを図２に示す。このようにすれば、全
ＲＡＭ領域でウエイト状態を発生させることなくＤＭＡ
を行い、Ｐ−Ｓ変換を多チャンネル且つ高速で行うこと
が可能になる。なお、上記の例では、ＲＡＭ１の記憶領
域を、上位ワードＲＡＭブロック１Ａと下位ワードＲＡ
Ｍブロック１Ｂの二つに分離したが、更に多ブロックに
分離してもよい。
【０００８】[ 請求項２に対応する実施の形態]図３は
クロック同期型シリアル通信におけるシリアルデータ転
送波形の一例を示したものである。この例では、転送デ
ータ部分を９ビット構成とし、９ビット目をコマンドビ
ットとする。この９ビット目のコマンドビットが０の時
は他の８ビットは通常のシリアル転送データである。こ
のデータはアクティブ状態のＩ／Ｏ装置のシフトレジス
タに入力され、ラッチコマンドにより出力ポートにラッ
チされる。図４は転送データに含まれるコマンドデータ
の内容を示したものであり、コマンドデータには、各周
辺素子の選択及び制御を行うコマンドが含まれている。
この例の場合、コマンドビットが１の時は図４の２行目
以降の内容が各コマンドとして解釈される。各コマンド
の内容は以下のとおりである。SELECT ALLコマンドは、
接続されている全ての素子をアクティブ状態にする。SE
LECTコマンドはＡ０〜Ａ５で指定されたアドレスの素子
のみアクティブ状態になり、それ以外の素子は、ノンア
クティブ状態になる。BITCLEARコマンドは、アクティブ
状態の素子のＢ０〜Ｂ２で指定されたビットがクリアさ
れる。BITSETコマンドは、アクティブ状態の素子のＢ０
〜Ｂ２で指定されたビットがセットされる。LATCH コマ
ンドは、アクティブ状態の素子のシフトレジスタの内容
がラッチされる。INPUT REQUEST は、アクティブな素子
に対して、入力データをシリアル変換して、ＣＰＵ側に
送信することを素子側に要求する。上記BITCLEAR、BITS
ET、LATCH の各コマンドでALL ビットがセットされてい
るときは、そのコマンドがアクティブ、ノンアクティブ
に関わりなく全ての素子に適用される。これにより、効
率的にコマンドを送り出すことが可能になる。上記のコ
マンド体系で、図５のようにシリアル入出力ループ構成
すると、ＣＰＵ３側から見たときデータ出力、クロッ
ク、データ入力の３本の信号線のみで、複数のＩ／Ｏ装
置（出力ポート、入力ポート）Ｐ１〜３の入出力制御が
可能になる。
クロック同期型シリアル通信におけるシリアルデータ転
送波形の一例を示したものである。この例では、転送デ
ータ部分を９ビット構成とし、９ビット目をコマンドビ
ットとする。この９ビット目のコマンドビットが０の時
は他の８ビットは通常のシリアル転送データである。こ
のデータはアクティブ状態のＩ／Ｏ装置のシフトレジス
タに入力され、ラッチコマンドにより出力ポートにラッ
チされる。図４は転送データに含まれるコマンドデータ
の内容を示したものであり、コマンドデータには、各周
辺素子の選択及び制御を行うコマンドが含まれている。
この例の場合、コマンドビットが１の時は図４の２行目
以降の内容が各コマンドとして解釈される。各コマンド
の内容は以下のとおりである。SELECT ALLコマンドは、
接続されている全ての素子をアクティブ状態にする。SE
LECTコマンドはＡ０〜Ａ５で指定されたアドレスの素子
のみアクティブ状態になり、それ以外の素子は、ノンア
クティブ状態になる。BITCLEARコマンドは、アクティブ
状態の素子のＢ０〜Ｂ２で指定されたビットがクリアさ
れる。BITSETコマンドは、アクティブ状態の素子のＢ０
〜Ｂ２で指定されたビットがセットされる。LATCH コマ
ンドは、アクティブ状態の素子のシフトレジスタの内容
がラッチされる。INPUT REQUEST は、アクティブな素子
に対して、入力データをシリアル変換して、ＣＰＵ側に
送信することを素子側に要求する。上記BITCLEAR、BITS
ET、LATCH の各コマンドでALL ビットがセットされてい
るときは、そのコマンドがアクティブ、ノンアクティブ
に関わりなく全ての素子に適用される。これにより、効
率的にコマンドを送り出すことが可能になる。上記のコ
マンド体系で、図５のようにシリアル入出力ループ構成
すると、ＣＰＵ３側から見たときデータ出力、クロッ
ク、データ入力の３本の信号線のみで、複数のＩ／Ｏ装
置（出力ポート、入力ポート）Ｐ１〜３の入出力制御が
可能になる。
【０００９】図６はそのうちの一つのＩ／Ｏ装置の内部
構成を示したものであり、各Ｉ／Ｏ装置には、個別の固
定されたアドレスが入力されている。入力データをコマ
ンド解析部７で解析した結果、自分がセレクトされたと
解釈したときは、コマンド解析部７で次に転送されてき
た入出力制御コマンドを実行する。そして、アクティブ
状態であるときは、シフトレジスタ８に転送データを入
力し、ラッチコマンドにより出力ポートにラッチする。
また、INPUT REQUEST 信号が来たときは、入力ポートの
データを、シフトレジスタ８にロードし、シリアルデー
タとして出力する。上記のように、この実施の形態で
は、ラッチ信号を使用せずに、データ部分のコードによ
りラッチを行うため、データ出力、クロック、データ入
力の３本の信号線のみで複数のＩ／Ｏ装置の入出力制御
を可能とし、ハーネスの本数、ＣＰＵ側の入出力端子、
コネクタ等を大幅に削減できる。
構成を示したものであり、各Ｉ／Ｏ装置には、個別の固
定されたアドレスが入力されている。入力データをコマ
ンド解析部７で解析した結果、自分がセレクトされたと
解釈したときは、コマンド解析部７で次に転送されてき
た入出力制御コマンドを実行する。そして、アクティブ
状態であるときは、シフトレジスタ８に転送データを入
力し、ラッチコマンドにより出力ポートにラッチする。
また、INPUT REQUEST 信号が来たときは、入力ポートの
データを、シフトレジスタ８にロードし、シリアルデー
タとして出力する。上記のように、この実施の形態で
は、ラッチ信号を使用せずに、データ部分のコードによ
りラッチを行うため、データ出力、クロック、データ入
力の３本の信号線のみで複数のＩ／Ｏ装置の入出力制御
を可能とし、ハーネスの本数、ＣＰＵ側の入出力端子、
コネクタ等を大幅に削減できる。
【００１０】[ 請求項３に対応する実施の形態]図７は
請求項３に記載の発明の実施の形態の一例を示す通信シ
ステムのブロック図である。この例では、出力用のＩ／
Ｏ装置（出力ポート）Ｐ１１〜１３はパラレル接続し、
入力用のＩ／Ｏ装置（入力ポート）Ｐ１４〜１６はカス
ケード接続されている。出力用のＩ／Ｏ装置Ｐ１１〜１
３をパラレル接続したことにより、制御ユニット１００
からのデータは短期間に全てのＩ／Ｏ装置Ｐ１１〜１３
に転送される。その場合、全ての出力用のＩ／Ｏ装置Ｐ
１１〜１３は、制御ユニット１００からのデータを受け
取るが、アクティブになっているＩ／Ｏ装置のみが、受
け取ったコマンドを実行する。入力用のＩ／Ｏ装置Ｐ１
４〜１６に関しては、複数の入力データがライン上で衝
突しては具合が悪いのでカスケード接続されている。つ
まり、この場合、入力データは先ず最上流のＩ／Ｏ装置
Ｐ１４に入力され、順次下流側のＩ／Ｏ装置Ｐ１５、Ｐ
１５に渡され、全ての入力用のＩ／Ｏ装置Ｐ１４〜１６
を経由して制御ユニット１００側に伝達される。 図８
にそのうちの一つの入力用のＩ／Ｏ装置の内部構成を示
す。入力用のＩ／Ｏ装置は、入力データに変化があった
場合、変化検知部１０で入力データの変化を検知し、転
送フォーマット生成部１１にて素子アドレス、変化ビッ
トの番号等をフォーマット化してシリアルデータとして
転送する。ただし、シリアル通信ラインはカスケード接
続されているので、ライン上に別の入力用のＩ／Ｏ装置
のデータが流れていないかどうか調べ、データ衝突を避
ける必要がある。
請求項３に記載の発明の実施の形態の一例を示す通信シ
ステムのブロック図である。この例では、出力用のＩ／
Ｏ装置（出力ポート）Ｐ１１〜１３はパラレル接続し、
入力用のＩ／Ｏ装置（入力ポート）Ｐ１４〜１６はカス
ケード接続されている。出力用のＩ／Ｏ装置Ｐ１１〜１
３をパラレル接続したことにより、制御ユニット１００
からのデータは短期間に全てのＩ／Ｏ装置Ｐ１１〜１３
に転送される。その場合、全ての出力用のＩ／Ｏ装置Ｐ
１１〜１３は、制御ユニット１００からのデータを受け
取るが、アクティブになっているＩ／Ｏ装置のみが、受
け取ったコマンドを実行する。入力用のＩ／Ｏ装置Ｐ１
４〜１６に関しては、複数の入力データがライン上で衝
突しては具合が悪いのでカスケード接続されている。つ
まり、この場合、入力データは先ず最上流のＩ／Ｏ装置
Ｐ１４に入力され、順次下流側のＩ／Ｏ装置Ｐ１５、Ｐ
１５に渡され、全ての入力用のＩ／Ｏ装置Ｐ１４〜１６
を経由して制御ユニット１００側に伝達される。 図８
にそのうちの一つの入力用のＩ／Ｏ装置の内部構成を示
す。入力用のＩ／Ｏ装置は、入力データに変化があった
場合、変化検知部１０で入力データの変化を検知し、転
送フォーマット生成部１１にて素子アドレス、変化ビッ
トの番号等をフォーマット化してシリアルデータとして
転送する。ただし、シリアル通信ラインはカスケード接
続されているので、ライン上に別の入力用のＩ／Ｏ装置
のデータが流れていないかどうか調べ、データ衝突を避
ける必要がある。
【００１１】そのために、入力用の各Ｉ／Ｏ装置Ｐ１４
〜１６は、図９に示すタイミングでデータ転送を行う。
すなわち、上流側からのデータを一旦、シフトレジスタ
１２に蓄え、入力データ検知装置１３により上流側から
データが来ているか否かを調べる。その結果、上流側か
らのデータがなく、１フレーム分のデータを送る時間が
あると判断したときは、転送フォーマット生成部１１で
生成された転送用データをマルチプレクサ１４を通して
外部に送信する。一方、上流側のＩ／Ｏ装置からのデー
タがある時は、シフトレジスタ１２に蓄えられたデータ
を下流側に転送する。つまり、上流側のＩ／Ｏ装置から
下流側のＩ／Ｏ装置に転送する間に１フレーム分の時間
遅れを設けることにより、空白の時間を見つけ出して自
分自身の転送用データを挿入する。以上の構成により、
入力データ受信時におけるデータ衝突を確実に避け、Ｃ
ＰＵ３側に入力側のＩ／Ｏ装置の変化情報を送ることが
できる。なお、上記の実施の形態では、入力データに変
化があった場合の動作を説明したが、ＣＰＵ３から入力
データの取り込み要求があった場合の動作も同様にして
行われる。また、出力用のＩ／Ｏ装置Ｐ１１〜１３の接
続形態は必ずしもパラレル接続である必要はなく、入力
用のＩ／Ｏ装置Ｐ１４〜１６と同様カスケード接続とし
てもよい。
〜１６は、図９に示すタイミングでデータ転送を行う。
すなわち、上流側からのデータを一旦、シフトレジスタ
１２に蓄え、入力データ検知装置１３により上流側から
データが来ているか否かを調べる。その結果、上流側か
らのデータがなく、１フレーム分のデータを送る時間が
あると判断したときは、転送フォーマット生成部１１で
生成された転送用データをマルチプレクサ１４を通して
外部に送信する。一方、上流側のＩ／Ｏ装置からのデー
タがある時は、シフトレジスタ１２に蓄えられたデータ
を下流側に転送する。つまり、上流側のＩ／Ｏ装置から
下流側のＩ／Ｏ装置に転送する間に１フレーム分の時間
遅れを設けることにより、空白の時間を見つけ出して自
分自身の転送用データを挿入する。以上の構成により、
入力データ受信時におけるデータ衝突を確実に避け、Ｃ
ＰＵ３側に入力側のＩ／Ｏ装置の変化情報を送ることが
できる。なお、上記の実施の形態では、入力データに変
化があった場合の動作を説明したが、ＣＰＵ３から入力
データの取り込み要求があった場合の動作も同様にして
行われる。また、出力用のＩ／Ｏ装置Ｐ１１〜１３の接
続形態は必ずしもパラレル接続である必要はなく、入力
用のＩ／Ｏ装置Ｐ１４〜１６と同様カスケード接続とし
てもよい。
【００１２】
【発明の効果】以上説明したように、本発明によれば以
下のような優れた効果を発揮できる。請求項１の発明に
係る制御ユニットでは、内部ＲＡＭ内の複数のメモリブ
ロックのうち、その時点でＣＰＵがアクセスしていない
メモリブロックをＣＰＵと重複した同じ周期でＤＭＡ方
式でアクセスするように構成したので、任意のＲＡＭ空
間内で、ＣＰＵの処理能力を落とすことなくＤＭＡ方式
によるリード・ライトを行うことができる。また、請求
項２の発明に係る通信システムでは、制御ユニットから
各周辺素子に対して転送されるデータに含まれるコマン
ドにより各周辺素子の選択及び制御を行うことができる
ので、ラインの本数、ＣＰＵ側の入出力端子、コネクタ
等を大幅に削減できる。また、請求項３の発明に係る通
信システムでは、請求項２に加え、複数の入力用周辺装
置をカスケード接続したときでも、入力データ受信時に
おけるデータ衝突を防止し効率良くクロック同期型シリ
アル通信を行うことができる。
下のような優れた効果を発揮できる。請求項１の発明に
係る制御ユニットでは、内部ＲＡＭ内の複数のメモリブ
ロックのうち、その時点でＣＰＵがアクセスしていない
メモリブロックをＣＰＵと重複した同じ周期でＤＭＡ方
式でアクセスするように構成したので、任意のＲＡＭ空
間内で、ＣＰＵの処理能力を落とすことなくＤＭＡ方式
によるリード・ライトを行うことができる。また、請求
項２の発明に係る通信システムでは、制御ユニットから
各周辺素子に対して転送されるデータに含まれるコマン
ドにより各周辺素子の選択及び制御を行うことができる
ので、ラインの本数、ＣＰＵ側の入出力端子、コネクタ
等を大幅に削減できる。また、請求項３の発明に係る通
信システムでは、請求項２に加え、複数の入力用周辺装
置をカスケード接続したときでも、入力データ受信時に
おけるデータ衝突を防止し効率良くクロック同期型シリ
アル通信を行うことができる。
【図１】請求項１に記載の発明の実施の形態の一例を示
す制御ユニットの要部ブロック図である。
す制御ユニットの要部ブロック図である。
【図２】請求項１に記載の発明の実施の形態の一例を示
すタイミング図である。
すタイミング図である。
【図３】請求項２に記載の発明の実施の形態のクロック
同期型シリアル通信におけるシリアルデータ転送波形の
一例を示す図である。
同期型シリアル通信におけるシリアルデータ転送波形の
一例を示す図である。
【図４】転送データに含まれるコマンドデータの内容を
示す図である。
示す図である。
【図５】請求項２に記載の発明の実施の形態の一例を示
す通信システムのブロック図である。
す通信システムのブロック図である。
【図６】図５の通信システムを構成する周辺装置の内部
構成を示すブロック図である。
構成を示すブロック図である。
【図７】請求項３に記載の発明の実施の形態の一例を示
す通信システムのブロック図である。
す通信システムのブロック図である。
【図８】図７の通信システムを構成する周辺装置の内部
構成を示すブロック図である。
構成を示すブロック図である。
【図９】請求項３に記載の発明の実施の形態の一例を示
すタイミング図である。
すタイミング図である。
【図１０】従来の制御ユニットのブロック図である。
【図１１】従来の制御ユニットの要部ブロック図であ
る。
る。
１ ＲＡＭ、１Ａ 上位ワードＲＡＭブロック、１Ｂ
下位ワードＲＡＭブロック、２ Ｐ−Ｓ変換部、３ Ｃ
ＰＵ、５Ａ 上位ワードアドレスマルチプレクサ、５Ｂ
上位ワードアドレスマルチプレクサ、６Ａ データマ
ルチプレクサ、６Ｂ データマルチプレクサ、７ コマ
ンド解析部、８ シフトレジスタ、９入出力ポート、１
０ 変化検知部、１１ 転送フォーマット生成部、１２
シフトレジスタ、１３ 入力データ検知装置、１４
マルチプレクサ、Ｐ１〜Ｐ３Ｉ／Ｏ装置（周辺素子）、
Ｐ１１〜Ｐ１３ Ｉ／Ｏ装置（周辺素子）、Ｐ１４〜Ｐ
１６ Ｉ／Ｏ装置（周辺素子）。
下位ワードＲＡＭブロック、２ Ｐ−Ｓ変換部、３ Ｃ
ＰＵ、５Ａ 上位ワードアドレスマルチプレクサ、５Ｂ
上位ワードアドレスマルチプレクサ、６Ａ データマ
ルチプレクサ、６Ｂ データマルチプレクサ、７ コマ
ンド解析部、８ シフトレジスタ、９入出力ポート、１
０ 変化検知部、１１ 転送フォーマット生成部、１２
シフトレジスタ、１３ 入力データ検知装置、１４
マルチプレクサ、Ｐ１〜Ｐ３Ｉ／Ｏ装置（周辺素子）、
Ｐ１１〜Ｐ１３ Ｉ／Ｏ装置（周辺素子）、Ｐ１４〜Ｐ
１６ Ｉ／Ｏ装置（周辺素子）。
Claims (3)
- 【請求項１】 ＣＰＵとＲＡＭとＤＭＡコントローラと
を備えた制御ユニットにおいて、 前記ＲＡＭは、複数のメモリブロックからなり、 各メモリブロックは前記ＣＰＵからアクセスが可能であ
るとともに、前記ＤＭＡコントローラからのアクセスに
よりデータのリード又はライトが可能であり、前記ＣＰ
Ｕは、上記複数のメモリブロックを所定周期で順番にア
クセスし、 前記ＤＭＡコントローラは、上記複数のメモリブロック
のうち、その時点で前記ＣＰＵがアクセスしていないメ
モリブロックを前記ＣＰＵと重複した同じ周期でアクセ
スすることを特徴とする制御ユニット。 - 【請求項２】 ＣＰＵを含む制御ユニットと周辺素子と
の間で通信ラインを介してクロック同期型シリアル通信
を行う通信システムにおいて、 前記通信ラインは、前記ＣＰＵ側からの転送クロック信
号及び転送データを転送し、 前記転送データは、パラレル変換用のシリアルデータ及
び前記周辺素子に対して出されるコマンドデータを含
み、 前記コマンドデータは、各周辺素子を選択するコマンド
と各周辺素子を制御するコマンドとを含むことを特徴と
する通信システム。 - 【請求項３】 請求項２に記載の通信システムにおい
て、 前記ＣＰＵ側からのシリアルデータの出力は、複数の出
力用の周辺素子をパラレル接続又はカスケード接続する
ことにより行い、 前記ＣＰＵ側に対するシリアル入力は、複数の入力用の
周辺素子をカスケード接続することにより行い、 前記各入力用の周辺素子は、前記ＣＰＵ側から入力デー
タ取り込み要求があった場合又は入力データが変化した
ときに入力データをシリアルデータとして下流側に送る
とともに、上流側の周辺素子からのシリアルデータを一
定時間蓄え、その間に上流側の周辺素子から更にデータ
が来なければ、自身の生成した転送データを出力するこ
とを特徴とする通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13610397A JPH10312355A (ja) | 1997-05-09 | 1997-05-09 | 制御ユニット及び通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13610397A JPH10312355A (ja) | 1997-05-09 | 1997-05-09 | 制御ユニット及び通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312355A true JPH10312355A (ja) | 1998-11-24 |
Family
ID=15167356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13610397A Pending JPH10312355A (ja) | 1997-05-09 | 1997-05-09 | 制御ユニット及び通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6789174B2 (en) | 2001-05-31 | 2004-09-07 | Renesas Technology Corp. | Memory access device allowing simultaneous access |
-
1997
- 1997-05-09 JP JP13610397A patent/JPH10312355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6789174B2 (en) | 2001-05-31 | 2004-09-07 | Renesas Technology Corp. | Memory access device allowing simultaneous access |
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