JPH10312506A - ヘッドの出力波形補正方法及び磁気ディスク装置 - Google Patents
ヘッドの出力波形補正方法及び磁気ディスク装置Info
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- JPH10312506A JPH10312506A JP9122592A JP12259297A JPH10312506A JP H10312506 A JPH10312506 A JP H10312506A JP 9122592 A JP9122592 A JP 9122592A JP 12259297 A JP12259297 A JP 12259297A JP H10312506 A JPH10312506 A JP H10312506A
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- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Magnetic Recording (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、ヘッドの出力波形補正方法及び磁
気ディスク装置に関し、比較的簡単な回路で、ヘッドの
寿命を短くすることなく、確実にヘッドの出力波形の非
対称の度合いを補正し、磁気ディスク装置のエラーレー
トを向上することを目的とする。 【解決手段】 ヘッドが出力するアナログ信号をアナロ
グ／デジタル変換する際のサンプル値の３値の目標値に
対する誤差を夫々加算してサンプル誤差値を求める第１
のステップと、アナログ／デジタル変換時に該アナログ
信号の波形の上下非対称性をサンプル誤差値に基づいて
補正する第２のステップとを含むように構成する。
気ディスク装置に関し、比較的簡単な回路で、ヘッドの
寿命を短くすることなく、確実にヘッドの出力波形の非
対称の度合いを補正し、磁気ディスク装置のエラーレー
トを向上することを目的とする。 【解決手段】 ヘッドが出力するアナログ信号をアナロ
グ／デジタル変換する際のサンプル値の３値の目標値に
対する誤差を夫々加算してサンプル誤差値を求める第１
のステップと、アナログ／デジタル変換時に該アナログ
信号の波形の上下非対称性をサンプル誤差値に基づいて
補正する第２のステップとを含むように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はヘッドの出力波形補
正方法及び磁気ディスク装置に係り、特に磁気抵抗（Ｍ
Ｒ）素子からなるＭＲヘッドの出力する上下非対称波形
を補正するヘッドの出力波形補正方法及び磁気ディスク
装置に関する。近年、磁気ディスク装置では、磁気ディ
スクの記録密度が著しく向上されている。これに伴い、
リードヘッドとして、磁束密度に応じて抵抗値が変化す
るＭＲ素子からなるＭＲヘッドが使用されるようになっ
ている。
正方法及び磁気ディスク装置に係り、特に磁気抵抗（Ｍ
Ｒ）素子からなるＭＲヘッドの出力する上下非対称波形
を補正するヘッドの出力波形補正方法及び磁気ディスク
装置に関する。近年、磁気ディスク装置では、磁気ディ
スクの記録密度が著しく向上されている。これに伴い、
リードヘッドとして、磁束密度に応じて抵抗値が変化す
るＭＲ素子からなるＭＲヘッドが使用されるようになっ
ている。
【０００２】
【従来の技術】ＭＲヘッドにより、磁気ディスクに記録
された情報を再生する際には、ＭＲヘッドに一定のバイ
アス電流を印加する。磁気ディスクに記録された情報に
応じて磁束密度が変化すると、ＭＲヘッドを構成するＭ
Ｒ素子の抵抗は、磁束密度の変化に対応した変化を示
す。これにより、ＭＲヘッドの端子からは、読み取られ
た情報が電圧として出力される。
された情報を再生する際には、ＭＲヘッドに一定のバイ
アス電流を印加する。磁気ディスクに記録された情報に
応じて磁束密度が変化すると、ＭＲヘッドを構成するＭ
Ｒ素子の抵抗は、磁束密度の変化に対応した変化を示
す。これにより、ＭＲヘッドの端子からは、読み取られ
た情報が電圧として出力される。
【０００３】ところで、磁気ディスクに記録された情報
を再生する際に得られるＭＲヘッドの出力は、ＭＲヘッ
ドの特性から、上下非対称な波形を有する。つまり、Ｍ
Ｒヘッドの出力波形は、極性が正の側と負の側とで信号
振幅が異なる。ＭＲヘッドの出力波形の、このような上
下非対称の度合いは、ＭＲヘッド毎にバラツキがあり、
一定ではない。
を再生する際に得られるＭＲヘッドの出力は、ＭＲヘッ
ドの特性から、上下非対称な波形を有する。つまり、Ｍ
Ｒヘッドの出力波形は、極性が正の側と負の側とで信号
振幅が異なる。ＭＲヘッドの出力波形の、このような上
下非対称の度合いは、ＭＲヘッド毎にバラツキがあり、
一定ではない。
【０００４】ＭＲヘッドの出力波形は、アナログ／デジ
タル変換処理や最尤復号処理等を施されて、最終的に磁
気ディスクに記録された情報が再生される。しかし、Ｍ
Ｒヘッドの出力波形の上下非対称の度合いが著しい場合
には、アナログ／デジタル変換処理のサンプル誤差、即
ち、サンプル値と目標値との差が大きくなり、後段で行
う最尤復号処理を行う際にエラーを起こし易くなり、磁
気ディスク装置のエラーレート増加の原因となる。
タル変換処理や最尤復号処理等を施されて、最終的に磁
気ディスクに記録された情報が再生される。しかし、Ｍ
Ｒヘッドの出力波形の上下非対称の度合いが著しい場合
には、アナログ／デジタル変換処理のサンプル誤差、即
ち、サンプル値と目標値との差が大きくなり、後段で行
う最尤復号処理を行う際にエラーを起こし易くなり、磁
気ディスク装置のエラーレート増加の原因となる。
【０００５】ＭＲヘッドの出力波形の上下非対称の度合
いは、ＭＲヘッドに印加するバイアス電流（又は、セン
ス電流）を増大すると小さくなる傾向にある。このた
め、従来はバイアス電流を増大、即ち、磁気ディスク装
置のエラーレートが規格値の範囲内となるように調整す
ることで、ＭＲヘッドの出力波形の上下非対称の度合い
を小さく抑さえていた。
いは、ＭＲヘッドに印加するバイアス電流（又は、セン
ス電流）を増大すると小さくなる傾向にある。このた
め、従来はバイアス電流を増大、即ち、磁気ディスク装
置のエラーレートが規格値の範囲内となるように調整す
ることで、ＭＲヘッドの出力波形の上下非対称の度合い
を小さく抑さえていた。
【０００６】
【発明が解決しようとする課題】しかし、ＭＲヘッドに
印加するバイアス電流を増大すると、バイアス電流がＭ
Ｒヘッドの規格値を上回ってしまうことが多く、ＭＲヘ
ッドの寿命を短くしてしまうという問題があった。又、
ＭＲヘッドによっては、大きなバイアス電流を印加して
も、ＭＲヘッドの出力波形の上下非対称の度合いがあま
り改善されないものもあった。
印加するバイアス電流を増大すると、バイアス電流がＭ
Ｒヘッドの規格値を上回ってしまうことが多く、ＭＲヘ
ッドの寿命を短くしてしまうという問題があった。又、
ＭＲヘッドによっては、大きなバイアス電流を印加して
も、ＭＲヘッドの出力波形の上下非対称の度合いがあま
り改善されないものもあった。
【０００７】他方、バイアス電流がＭＲヘッドの規格値
を上回らない場合には、ＭＲヘッドの出力波形の上下非
対称の度合いがあまり改善されないことが多く、磁気デ
ィスク装置のエラーレートの改善が難しいという問題も
あった。そこで、本発明は、比較的簡単な回路で、ヘッ
ドの寿命を短くすることなく、確実にヘッドの出力波形
の上下非対称の度合いを補正し、磁気ディスク装置のエ
ラーレートを向上することのできるヘッドの出力波形補
正方法及び磁気ディスク装置を提供することを目的とす
る。
を上回らない場合には、ＭＲヘッドの出力波形の上下非
対称の度合いがあまり改善されないことが多く、磁気デ
ィスク装置のエラーレートの改善が難しいという問題も
あった。そこで、本発明は、比較的簡単な回路で、ヘッ
ドの寿命を短くすることなく、確実にヘッドの出力波形
の上下非対称の度合いを補正し、磁気ディスク装置のエ
ラーレートを向上することのできるヘッドの出力波形補
正方法及び磁気ディスク装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記の課題は、請求項１
記載の、ヘッドが出力するアナログ信号をアナログ／デ
ジタル変換する際のサンプル値の３値の目標値に対する
誤差を夫々加算してサンプル誤差値を求める第１のステ
ップと、アナログ／デジタル変換時に該アナログ信号の
波形の上下非対称性をサンプル誤差値に基づいて補正す
る第２のステップとを含むヘッドの出力波形補正方法に
よって達成される。
記載の、ヘッドが出力するアナログ信号をアナログ／デ
ジタル変換する際のサンプル値の３値の目標値に対する
誤差を夫々加算してサンプル誤差値を求める第１のステ
ップと、アナログ／デジタル変換時に該アナログ信号の
波形の上下非対称性をサンプル誤差値に基づいて補正す
る第２のステップとを含むヘッドの出力波形補正方法に
よって達成される。
【０００９】請求項２記載の発明では、請求項１におい
て、前記第２のステップは、前記サンプル誤差値に基づ
いてアナログ／デジタル変換に対する補正値を計算し、
アナログ／デジタル変換の入力レンジを該補正値に応じ
て上下非対称に変更する。請求項３記載の発明では、請
求項２において、前記第１のステップは、前記サンプル
誤差値を求める際に前記補正値を０に設定する。
て、前記第２のステップは、前記サンプル誤差値に基づ
いてアナログ／デジタル変換に対する補正値を計算し、
アナログ／デジタル変換の入力レンジを該補正値に応じ
て上下非対称に変更する。請求項３記載の発明では、請
求項２において、前記第１のステップは、前記サンプル
誤差値を求める際に前記補正値を０に設定する。
【００１０】請求項４記載の発明では、請求項２又は３
において、前記第２のステップは、前記サンプル誤差値
に基づいて前記アナログ信号の波形の正極性部分と負極
性部分との振幅の比率を計算し、該比率から前記補正値
を求める。上記の課題は、請求項５記載の、磁気ディス
クから信号を読み取るヘッドと、該ヘッドが出力するア
ナログ信号をアナログ／デジタル変換するアナログ／デ
ジタル変換器と、該アナログ／デジタル変換器の出力に
基づき、アナログ／デジタル変換時のサンプル値の３値
の目標値に対する誤差を夫々加算してサンプル誤差値を
測定するサンプル誤差測定回路とを備え、該アナログ／
デジタル変換器は、アナログ／デジタル変換時に該アナ
ログ信号の波形の上下非対称性をサンプル誤差値に基づ
いて補正する磁気ディスク装置によっても達成される。
において、前記第２のステップは、前記サンプル誤差値
に基づいて前記アナログ信号の波形の正極性部分と負極
性部分との振幅の比率を計算し、該比率から前記補正値
を求める。上記の課題は、請求項５記載の、磁気ディス
クから信号を読み取るヘッドと、該ヘッドが出力するア
ナログ信号をアナログ／デジタル変換するアナログ／デ
ジタル変換器と、該アナログ／デジタル変換器の出力に
基づき、アナログ／デジタル変換時のサンプル値の３値
の目標値に対する誤差を夫々加算してサンプル誤差値を
測定するサンプル誤差測定回路とを備え、該アナログ／
デジタル変換器は、アナログ／デジタル変換時に該アナ
ログ信号の波形の上下非対称性をサンプル誤差値に基づ
いて補正する磁気ディスク装置によっても達成される。
【００１１】請求項６記載の発明では、請求項５におい
て、前記サンプル誤差値に基づいてアナログ／デジタル
変換に対する補正値を計算するプロセッサを更に備え、
前記アナログ／デジタル変換器は、アナログ／デジタル
変換の入力レンジを該補正値に応じて上下非対称に変更
する。請求項７記載の発明では、請求項６において、前
記サンプル誤差測定回路は、前記サンプル誤差値を求め
る際に前記補正値を０に設定する。
て、前記サンプル誤差値に基づいてアナログ／デジタル
変換に対する補正値を計算するプロセッサを更に備え、
前記アナログ／デジタル変換器は、アナログ／デジタル
変換の入力レンジを該補正値に応じて上下非対称に変更
する。請求項７記載の発明では、請求項６において、前
記サンプル誤差測定回路は、前記サンプル誤差値を求め
る際に前記補正値を０に設定する。
【００１２】請求項８記載の発明では、請求項６又は７
において、前記プロセッサは、前記サンプル誤差値に基
づいて前記アナログ信号の波形の正極性部分と負極性部
分との振幅の比率を計算し、該比率から前記補正値を求
める。請求項９記載の発明では、請求項６〜８のいずれ
かにおいて、前記補正値を格納するレジスタを更に備
え、前記プロセッサは、該補正値を任意のタイミングで
求めて該レジスタに設定することで、任意のタイミング
で該補正値を設定／更新する。
において、前記プロセッサは、前記サンプル誤差値に基
づいて前記アナログ信号の波形の正極性部分と負極性部
分との振幅の比率を計算し、該比率から前記補正値を求
める。請求項９記載の発明では、請求項６〜８のいずれ
かにおいて、前記補正値を格納するレジスタを更に備
え、前記プロセッサは、該補正値を任意のタイミングで
求めて該レジスタに設定することで、任意のタイミング
で該補正値を設定／更新する。
【００１３】請求項１０記載の発明では、請求項５〜９
のいずれかにおいて、前記アナログ／デジタル変換器
は、前記アナログ信号の波形の上下非対称性の補正を各
ヘッド毎に行う。請求項１記載の発明によれば、比較的
簡単な回路で、ヘッドの寿命を短くすることなく、確実
にヘッドの出力波形の上下非対称の度合いを補正し、磁
気ディスク装置のエラーレートを向上可能である。
のいずれかにおいて、前記アナログ／デジタル変換器
は、前記アナログ信号の波形の上下非対称性の補正を各
ヘッド毎に行う。請求項１記載の発明によれば、比較的
簡単な回路で、ヘッドの寿命を短くすることなく、確実
にヘッドの出力波形の上下非対称の度合いを補正し、磁
気ディスク装置のエラーレートを向上可能である。
【００１４】請求項２〜４記載の発明によれば、補正値
を任意のタイミングで求めて設定することにより、任意
のタイミングで補正値を設定／更新することができる。
請求項５記載の発明によれば、比較的簡単な回路で、ヘ
ッドの寿命を短くすることなく、確実にヘッドの出力波
形の上下非対称の度合いを補正し、磁気ディスク装置の
エラーレートを向上可能である。
を任意のタイミングで求めて設定することにより、任意
のタイミングで補正値を設定／更新することができる。
請求項５記載の発明によれば、比較的簡単な回路で、ヘ
ッドの寿命を短くすることなく、確実にヘッドの出力波
形の上下非対称の度合いを補正し、磁気ディスク装置の
エラーレートを向上可能である。
【００１５】請求項６〜９記載の発明によれば、補正値
を任意のタイミングで求めて設定することにより、任意
のタイミングで補正値を設定／更新することができる。
請求項１０記載の発明によれば、各ヘッド毎に出力波形
の上下非対称性を補正することができる。従って、本発
明によれば、比較的簡単な回路で、ヘッドの寿命を短く
することなく、確実にヘッドの出力波形の上下非対称の
度合いを補正し、磁気ディスク装置のエラーレートを向
上することができる。
を任意のタイミングで求めて設定することにより、任意
のタイミングで補正値を設定／更新することができる。
請求項１０記載の発明によれば、各ヘッド毎に出力波形
の上下非対称性を補正することができる。従って、本発
明によれば、比較的簡単な回路で、ヘッドの寿命を短く
することなく、確実にヘッドの出力波形の上下非対称の
度合いを補正し、磁気ディスク装置のエラーレートを向
上することができる。
【００１６】
【発明の実施の形態】以下に、本発明の実施例を図面と
共に説明する。
共に説明する。
【００１７】
【実施例】図１は、本発明になる磁気ディスク装置の一
実施例の概略構成を示すブロック図である。同図中、磁
気ディスク装置は、大略ヘッド集積回路（ＨＤＩＣ）１
１、リードチャネル１２、デジタルシグナルプロセッサ
（ＤＳＰ）１３、マイクロコンピュータユニット（ＭＣ
Ｕ）１４、ハードディスクコントローラ（ＨＤＣ）１５
及びメモリ１６からなる。ＨＤＣ１５は、例えば磁気デ
ィスク装置を記憶装置として用いるパーソナルコンピュ
ータ（パソコン）１７０に接続されている。
実施例の概略構成を示すブロック図である。同図中、磁
気ディスク装置は、大略ヘッド集積回路（ＨＤＩＣ）１
１、リードチャネル１２、デジタルシグナルプロセッサ
（ＤＳＰ）１３、マイクロコンピュータユニット（ＭＣ
Ｕ）１４、ハードディスクコントローラ（ＨＤＣ）１５
及びメモリ１６からなる。ＨＤＣ１５は、例えば磁気デ
ィスク装置を記憶装置として用いるパーソナルコンピュ
ータ（パソコン）１７０に接続されている。
【００１８】パソコン１７０よりリード要求があると、
ＨＤＣ１５はＲＤＣ１２をリードモードに設定する。こ
れにより、ＭＲヘッド１０により磁気ディスク１９から
読み取られた信号は、ＨＤＩＣ１１内で増幅等の処理を
施された後、ＲＤＣ１２に供給される。ＲＤＣ１２は、
後述するように、読み取られた信号に対して、アナログ
／デジタル（Ａ／Ｄ）変換処理や復号処理等を施して、
磁気ディスク１９に記録された信号を再生してデジタル
データを出力する。ＲＤＣ１２からのデジタルデータ
は、ＤＳＰ１３及びＭＣＵ１４を介してＨＤＣ１５に供
給され、更にパソコン１７０へ転送される。
ＨＤＣ１５はＲＤＣ１２をリードモードに設定する。こ
れにより、ＭＲヘッド１０により磁気ディスク１９から
読み取られた信号は、ＨＤＩＣ１１内で増幅等の処理を
施された後、ＲＤＣ１２に供給される。ＲＤＣ１２は、
後述するように、読み取られた信号に対して、アナログ
／デジタル（Ａ／Ｄ）変換処理や復号処理等を施して、
磁気ディスク１９に記録された信号を再生してデジタル
データを出力する。ＲＤＣ１２からのデジタルデータ
は、ＤＳＰ１３及びＭＣＵ１４を介してＨＤＣ１５に供
給され、更にパソコン１７０へ転送される。
【００１９】ＲＤＣ１２は、後述するように、ＲＤＣ１
２内のＡ／Ｄ変換器のサンプル誤差を測定するサンプル
誤差測定回路も含み、測定されたサンプル誤差はＤＳＰ
１３を介してＭＣＵ１４に供給される。メモリ１６は、
ＭＣＵ１４が実行するプログラムやデータを格納してお
り、ＭＣＵ１４は測定されたサンプル値に基づいて、Ｍ
Ｒヘッド１０の出力波形の上下非対称性を補正するため
の補正値ＭＲＡを計算する。この補正値ＭＲＡは、ＤＳ
Ｐ１３を介してＲＤＣ１２に設定される。
２内のＡ／Ｄ変換器のサンプル誤差を測定するサンプル
誤差測定回路も含み、測定されたサンプル誤差はＤＳＰ
１３を介してＭＣＵ１４に供給される。メモリ１６は、
ＭＣＵ１４が実行するプログラムやデータを格納してお
り、ＭＣＵ１４は測定されたサンプル値に基づいて、Ｍ
Ｒヘッド１０の出力波形の上下非対称性を補正するため
の補正値ＭＲＡを計算する。この補正値ＭＲＡは、ＤＳ
Ｐ１３を介してＲＤＣ１２に設定される。
【００２０】図２は、ＲＤＣ１２の概略構成を示すブロ
ック図である。同図中、ＲＤＣ１２は、大略電圧制御増
幅器２１、アナログフィルタ２２、Ａ／Ｄ変換器２３、
デジタルイコライザ２４、タイミング制御回路２５、電
圧制御発振器２６、ＭＲＡレジスタ２７、利得制御回路
２８、最尤復号回路２９、９／８デコーダ３０及びサン
プル誤差測定回路３１からなる。
ック図である。同図中、ＲＤＣ１２は、大略電圧制御増
幅器２１、アナログフィルタ２２、Ａ／Ｄ変換器２３、
デジタルイコライザ２４、タイミング制御回路２５、電
圧制御発振器２６、ＭＲＡレジスタ２７、利得制御回路
２８、最尤復号回路２９、９／８デコーダ３０及びサン
プル誤差測定回路３１からなる。
【００２１】電圧制御増幅器２１、アナログフィルタ２
２、Ａ／Ｄ変換器２３及び利得制御回路２８は、利得制
御ループを構成し、Ａ／Ｄ変換器２３が目標値をサンプ
リングするようにＡ／Ｄ変換器２３の入力信号の振幅を
制御する。Ａ／Ｄ変換器２３、タイミング制御回路２５
及び電圧制御発振器２６は、サンプリングタイミング調
整用フェーズロックドループ（ＰＬＬ）を構成し、Ａ／
Ｄ変換器２３のサンプリングタイミングを制御する。
２、Ａ／Ｄ変換器２３及び利得制御回路２８は、利得制
御ループを構成し、Ａ／Ｄ変換器２３が目標値をサンプ
リングするようにＡ／Ｄ変換器２３の入力信号の振幅を
制御する。Ａ／Ｄ変換器２３、タイミング制御回路２５
及び電圧制御発振器２６は、サンプリングタイミング調
整用フェーズロックドループ（ＰＬＬ）を構成し、Ａ／
Ｄ変換器２３のサンプリングタイミングを制御する。
【００２２】Ａ／Ｄ変換器２３は、ＨＤＩＣ１１からの
信号を電圧制御増幅器２１及びアナログフィルタ２２を
介して入力され、出力デジタル信号をデジタルイコライ
ザ２４へ出力する。デジタルイコライザ２４は、Ａ／Ｄ
変換器２３の出力デジタル信号に波形等化処理を施し、
波形等化されたデジタル信号は、最尤復号回路２９によ
りシリアルデジタルデータに復号される。又、９／８デ
コーダ３０は、最尤復号回路２９からのシリアルデジタ
ルデータをパラレルデジタルデータにデコードし、図１
のＤＳＰ１３へ出力する。
信号を電圧制御増幅器２１及びアナログフィルタ２２を
介して入力され、出力デジタル信号をデジタルイコライ
ザ２４へ出力する。デジタルイコライザ２４は、Ａ／Ｄ
変換器２３の出力デジタル信号に波形等化処理を施し、
波形等化されたデジタル信号は、最尤復号回路２９によ
りシリアルデジタルデータに復号される。又、９／８デ
コーダ３０は、最尤復号回路２９からのシリアルデジタ
ルデータをパラレルデジタルデータにデコードし、図１
のＤＳＰ１３へ出力する。
【００２３】上記の如き利得制御ループ自体及びサンプ
リングタイミング調整用ＰＬＬ自体は、夫々周知である
ため、これらの詳細な説明は省略する。ＭＲＡレジスタ
２７には、後述するように、ＭＲヘッド１０の出力波形
の上下非対称性を補正するための補正値ＭＲＡが、ＤＳ
Ｐ１３から設定される。Ａ／Ｄ変換器２３は、この補正
値ＭＲＡに基づいてＭＲヘッド１０の出力波形の上下非
対称性をキャンセルするように調整を行う。又、サンプ
ル誤差測定回路３１は、上記補正値ＭＲＡを計算するの
に用いるＡ／Ｄ変換器２３のサンプル誤差、即ち、サン
プル値と目標値との差を測定する。
リングタイミング調整用ＰＬＬ自体は、夫々周知である
ため、これらの詳細な説明は省略する。ＭＲＡレジスタ
２７には、後述するように、ＭＲヘッド１０の出力波形
の上下非対称性を補正するための補正値ＭＲＡが、ＤＳ
Ｐ１３から設定される。Ａ／Ｄ変換器２３は、この補正
値ＭＲＡに基づいてＭＲヘッド１０の出力波形の上下非
対称性をキャンセルするように調整を行う。又、サンプ
ル誤差測定回路３１は、上記補正値ＭＲＡを計算するの
に用いるＡ／Ｄ変換器２３のサンプル誤差、即ち、サン
プル値と目標値との差を測定する。
【００２４】図３は、サンプル誤差測定回路の一実施例
を示すブロック図である。同図中、サンプル誤差測定回
路３１は、大略レジスタ４１、目標値レジスタ４２、セ
レクタ４３、３値判定回路４５、セレクタ４６、減算回
路４７、累算回路４８、カウンタ４９及びレジスタ５０
からなる。尚、サンプル誤差測定回路３１によりサンプ
ル誤差を測定する際には、図２に示すＭＲＡレジスタ２
７には０が設定され、非対称波形の補正を行わない状態
でサンプル誤差を測定するようにする。
を示すブロック図である。同図中、サンプル誤差測定回
路３１は、大略レジスタ４１、目標値レジスタ４２、セ
レクタ４３、３値判定回路４５、セレクタ４６、減算回
路４７、累算回路４８、カウンタ４９及びレジスタ５０
からなる。尚、サンプル誤差測定回路３１によりサンプ
ル誤差を測定する際には、図２に示すＭＲＡレジスタ２
７には０が設定され、非対称波形の補正を行わない状態
でサンプル誤差を測定するようにする。
【００２５】レジスタ４１には、Ａ／Ｄ変換器２３が行
うＡ／Ｄ変換の目標値「−１」、「０」及び「＋１」を
選択するための設定値が設定される。この設定値は、図
１に示すＭＣＵ１４からＤＳＰ１３を介してレジスタ４
１に設定可能である。レジスタ４１に設定された設定値
は、セレクタ４３及び４６に供給される。セレクタ４３
には、目標値レジスタ４２からの目標値「−１」、
「０」及び「＋１」が供給されており、設定値に対応す
る目標値がセレクタ４３から出力される。図２に示すＡ
／Ｄ変換器２３からのデジタル信号は、３値判定回路４
５及び減算回路４７に供給される。３値判定回路４５
は、Ａ／Ｄ変換器２３からのデジタル信号の値が「−
１」、「０」及び「＋１」のいずれかであるかを判定
し、判定値をセレクタ４６に供給する。セレクタ４６
は、３値判定回路４５からの判定値がレジスタ４１から
の設定値と一致すると、イネーブル信号を累算回路４８
へ出力する。
うＡ／Ｄ変換の目標値「−１」、「０」及び「＋１」を
選択するための設定値が設定される。この設定値は、図
１に示すＭＣＵ１４からＤＳＰ１３を介してレジスタ４
１に設定可能である。レジスタ４１に設定された設定値
は、セレクタ４３及び４６に供給される。セレクタ４３
には、目標値レジスタ４２からの目標値「−１」、
「０」及び「＋１」が供給されており、設定値に対応す
る目標値がセレクタ４３から出力される。図２に示すＡ
／Ｄ変換器２３からのデジタル信号は、３値判定回路４
５及び減算回路４７に供給される。３値判定回路４５
は、Ａ／Ｄ変換器２３からのデジタル信号の値が「−
１」、「０」及び「＋１」のいずれかであるかを判定
し、判定値をセレクタ４６に供給する。セレクタ４６
は、３値判定回路４５からの判定値がレジスタ４１から
の設定値と一致すると、イネーブル信号を累算回路４８
へ出力する。
【００２６】減算回路４７は、セレクタ４３の出力する
目標値から、Ａ／Ｄ変換器２３の出力するデジタル信号
値を減算し、減算結果は累算回路４８に供給される。累
算回路４８のクリア端子には、シンクバイト検出信号Ｓ
Ｂが供給されている。磁気ディスク１９に記録されてい
るデータパターンには、シンクバイトパターンが設けら
れており、ＲＤＣ１２内には、このシンクバイトパター
ンを検出する周知のＳＢ検出回路（図示せず）が設けら
れている。シンクバイト検出信号ＳＢは、このＳＢ検出
回路から得られる。セレクタ４６からイネーブル信号が
累算回路４８に供給されている状態、即ち、累算回路４
８がイネーブル状態にある場合に、ＳＢ検出回路がシン
クバイトパターンを検出すると、累算回路４８はシンク
バイト検出信号ＳＢに応答してクリア状態が解除され、
累算処理を開始する。この累算処理により、累算回路４
８は、減算回路４７からの減算結果を順次加算する。
目標値から、Ａ／Ｄ変換器２３の出力するデジタル信号
値を減算し、減算結果は累算回路４８に供給される。累
算回路４８のクリア端子には、シンクバイト検出信号Ｓ
Ｂが供給されている。磁気ディスク１９に記録されてい
るデータパターンには、シンクバイトパターンが設けら
れており、ＲＤＣ１２内には、このシンクバイトパター
ンを検出する周知のＳＢ検出回路（図示せず）が設けら
れている。シンクバイト検出信号ＳＢは、このＳＢ検出
回路から得られる。セレクタ４６からイネーブル信号が
累算回路４８に供給されている状態、即ち、累算回路４
８がイネーブル状態にある場合に、ＳＢ検出回路がシン
クバイトパターンを検出すると、累算回路４８はシンク
バイト検出信号ＳＢに応答してクリア状態が解除され、
累算処理を開始する。この累算処理により、累算回路４
８は、減算回路４７からの減算結果を順次加算する。
【００２７】他方、カウンタ４９は、図１に示すＭＣＵ
１４又は図示を省略するクロック発生器からのバイトク
ロックをカウントする。カウンタ４９のカウント値がレ
ジスタ５０に設定された測定バイト数に達すると、カウ
ンタ４９は累算回路４８にディセーブル信号を供給す
る。測定バイト数は、図１に示すＭＣＵ１４からＤＳＰ
１３を介してレジスタ５０に設定可能である。累算回路
４８は、このディセーブル信号に応答して累算処理を停
止し、この時点での累算値をサンプル誤差値として出力
する。この累算回路４８は、レジスタからなり、ＭＣＵ
１４がＤＳＰ１３を介してこのレジスタのアドレスを指
定することにより、サンプル誤差値が読み出されて図２
に示すＤＳＰ１３に供給される。
１４又は図示を省略するクロック発生器からのバイトク
ロックをカウントする。カウンタ４９のカウント値がレ
ジスタ５０に設定された測定バイト数に達すると、カウ
ンタ４９は累算回路４８にディセーブル信号を供給す
る。測定バイト数は、図１に示すＭＣＵ１４からＤＳＰ
１３を介してレジスタ５０に設定可能である。累算回路
４８は、このディセーブル信号に応答して累算処理を停
止し、この時点での累算値をサンプル誤差値として出力
する。この累算回路４８は、レジスタからなり、ＭＣＵ
１４がＤＳＰ１３を介してこのレジスタのアドレスを指
定することにより、サンプル誤差値が読み出されて図２
に示すＤＳＰ１３に供給される。
【００２８】このようにして、サンプル誤差値は、３つ
の目標値「＋１」、「０」及び「−１」の夫々につい
て、同じバイト数で、望ましくはＭＲヘッド１０が磁気
ディスク１９上の同じ領域を走査中に求める。ＭＣＵ１
４は、ＤＳＰ１３を介して得られるサンプル誤差値に基
づいて、補正値ＭＲＡを次のように計算する。図４は、
Ａ／Ｄ変換器２３の入力波形を示す図である。同図中、
Ｓ０〜Ｓ２０は、Ａ／Ｄ変換器２３におけるサンプリン
グ点を示す。以下の説明では、目標値「＋１」に対応す
るサンプリング点の加算平均「＋１」をａ［＋１］で示
し、目標値「０」に対応するサンプリング点の加算平均
「０」をａ［０］で示し、目標値「−１」に対応するサ
ンプリング点の加算平均「−１」をａ［−１］で示す。
従って、Ａ／Ｄ変換器２３の入力波形の正極性部分の振
幅Ｖｏｐ（＋）及び負極性部分の振幅Ｖｏｐ（−）は、
上記サンプル誤差値に基づいて、夫々次式（１），
（２）から計算できる。 Ｖｏｐ（＋）＝（＋１）＋ａ［＋１］−ａ［０］ 式（１） Ｖｏｐ（−）＝ａ［０］−（−１）−ａ［−１］ 式（２） 又、Ａ／Ｄ変換器２３の入力波形の上下非対称性、即
ち、ＭＲヘッド１０の出力波形の上下非対称性Ａｓｙｍ
は、次式（３）で表される。 Ａｓｙｍ＝｛Ｖｏｐ（＋）−Ｖｏｐ（−）｝／｛Ｖｏｐ（＋）＋Ｖｏｐ（−）｝ ＝｛ａ［＋１］＋ａ［−１］−２ａ［０］｝／｛２＋ａ［＋１］−ａ［ −１］｝ 式（３） 補正値ＭＲＡは、例えば電源電圧ＶＤＤを３．３Ｖ、補
正値ＭＲＡの２の補数ｍｒａが８ビットで示される−１
２８〜１２７の値であると、次式（４）で表される。 ＭＲＡ＝｛（ｍｒａ／１２８）＋１｝＊（ＶＤＤ／４） 式（４） 又、波形の上下非対称性を補正するための補正量ＡＳＹ
Ｍは、Ａ／Ｄ変換器２３のハイレベルの入力レンジをＶ
ＲＨ、Ａ／Ｄ変換器２３のローレベルの入力レンジをＶ
ＲＬとすると、次式（５）で表される。例えば、ＶＲＨ
は３．３Ｖであり、ＶＲＬは０．０Ｖである。 ＡＳＹＭ＝｛（ＶＲＨ＋ＶＲＬ）／２−ＭＲＡ｝／｛（ＶＲＨ−ＶＲＬ）／２｝ 式（５） 従って、ＭＲヘッド１０の出力波形が上下非対称性Ａｓ
ｙｍを有する場合には、ＡＳＹＭ＝Ａｓｙｍとなるよう
に補正値ＭＲＡを設定すれば良い。これにより、補正値
ＭＲＡは上記式（１）〜式（５）に基づき、次式（６）
から計算できる。 ＭＲＡ＝［｛（ＶＲＨ＋ＶＲＬ）−Ａｓｙｍ・（ＶＲＨ−ＶＲＬ）｝＊２＊ ＶＤＤ−１］＊１２８ 式（６） そして、このようにして計算された補正値ＭＲＡが、Ｒ
ＤＣ１２内のＭＲＡレジスタ２７に設定される。
の目標値「＋１」、「０」及び「−１」の夫々につい
て、同じバイト数で、望ましくはＭＲヘッド１０が磁気
ディスク１９上の同じ領域を走査中に求める。ＭＣＵ１
４は、ＤＳＰ１３を介して得られるサンプル誤差値に基
づいて、補正値ＭＲＡを次のように計算する。図４は、
Ａ／Ｄ変換器２３の入力波形を示す図である。同図中、
Ｓ０〜Ｓ２０は、Ａ／Ｄ変換器２３におけるサンプリン
グ点を示す。以下の説明では、目標値「＋１」に対応す
るサンプリング点の加算平均「＋１」をａ［＋１］で示
し、目標値「０」に対応するサンプリング点の加算平均
「０」をａ［０］で示し、目標値「−１」に対応するサ
ンプリング点の加算平均「−１」をａ［−１］で示す。
従って、Ａ／Ｄ変換器２３の入力波形の正極性部分の振
幅Ｖｏｐ（＋）及び負極性部分の振幅Ｖｏｐ（−）は、
上記サンプル誤差値に基づいて、夫々次式（１），
（２）から計算できる。 Ｖｏｐ（＋）＝（＋１）＋ａ［＋１］−ａ［０］ 式（１） Ｖｏｐ（−）＝ａ［０］−（−１）−ａ［−１］ 式（２） 又、Ａ／Ｄ変換器２３の入力波形の上下非対称性、即
ち、ＭＲヘッド１０の出力波形の上下非対称性Ａｓｙｍ
は、次式（３）で表される。 Ａｓｙｍ＝｛Ｖｏｐ（＋）−Ｖｏｐ（−）｝／｛Ｖｏｐ（＋）＋Ｖｏｐ（−）｝ ＝｛ａ［＋１］＋ａ［−１］−２ａ［０］｝／｛２＋ａ［＋１］−ａ［ −１］｝ 式（３） 補正値ＭＲＡは、例えば電源電圧ＶＤＤを３．３Ｖ、補
正値ＭＲＡの２の補数ｍｒａが８ビットで示される−１
２８〜１２７の値であると、次式（４）で表される。 ＭＲＡ＝｛（ｍｒａ／１２８）＋１｝＊（ＶＤＤ／４） 式（４） 又、波形の上下非対称性を補正するための補正量ＡＳＹ
Ｍは、Ａ／Ｄ変換器２３のハイレベルの入力レンジをＶ
ＲＨ、Ａ／Ｄ変換器２３のローレベルの入力レンジをＶ
ＲＬとすると、次式（５）で表される。例えば、ＶＲＨ
は３．３Ｖであり、ＶＲＬは０．０Ｖである。 ＡＳＹＭ＝｛（ＶＲＨ＋ＶＲＬ）／２−ＭＲＡ｝／｛（ＶＲＨ−ＶＲＬ）／２｝ 式（５） 従って、ＭＲヘッド１０の出力波形が上下非対称性Ａｓ
ｙｍを有する場合には、ＡＳＹＭ＝Ａｓｙｍとなるよう
に補正値ＭＲＡを設定すれば良い。これにより、補正値
ＭＲＡは上記式（１）〜式（５）に基づき、次式（６）
から計算できる。 ＭＲＡ＝［｛（ＶＲＨ＋ＶＲＬ）−Ａｓｙｍ・（ＶＲＨ−ＶＲＬ）｝＊２＊ ＶＤＤ−１］＊１２８ 式（６） そして、このようにして計算された補正値ＭＲＡが、Ｒ
ＤＣ１２内のＭＲＡレジスタ２７に設定される。
【００２９】図５は、Ａ／Ｄ変換器２３の一実施例を示
すブロック図である。同図中、Ａ／Ｄ変換器２３は、大
略図示の如く接続された電圧供給回路６１、抵抗Ｒ１〜
ＲＮ、コンパレータ６２−１〜６２−Ｎ−１、デコーダ
６３及びフリップフロップ６４からなる。ＭＲＡレジス
タ２７からの補正値ＭＲＡは、電圧供給回路６１に供給
される。この電圧供給回路６１は、基準電圧の１／２の
電圧を、ノードＮＤ１〜ＮＤＮ−１のうち、補正値ＭＲ
Ａに対応する１つのノードＮＤｉに供給する。抵抗Ｒ１
〜ＲＮは、基準電圧源と接地との間に直列に接続されて
いる。本実施例では、基準電圧は電源電圧ＶＤＤ（３．
３Ｖ）に設定されているので、電圧供給回路６１はＶＤ
Ｄ／２なる電圧を供給する。
すブロック図である。同図中、Ａ／Ｄ変換器２３は、大
略図示の如く接続された電圧供給回路６１、抵抗Ｒ１〜
ＲＮ、コンパレータ６２−１〜６２−Ｎ−１、デコーダ
６３及びフリップフロップ６４からなる。ＭＲＡレジス
タ２７からの補正値ＭＲＡは、電圧供給回路６１に供給
される。この電圧供給回路６１は、基準電圧の１／２の
電圧を、ノードＮＤ１〜ＮＤＮ−１のうち、補正値ＭＲ
Ａに対応する１つのノードＮＤｉに供給する。抵抗Ｒ１
〜ＲＮは、基準電圧源と接地との間に直列に接続されて
いる。本実施例では、基準電圧は電源電圧ＶＤＤ（３．
３Ｖ）に設定されているので、電圧供給回路６１はＶＤ
Ｄ／２なる電圧を供給する。
【００３０】アナログフィルタ２２からの信号は、各コ
ンパレータ６２−１〜６２−Ｎ−１に供給される。又、
各コンパレータ６２−１〜６２−Ｎ−１には、対応する
ノードＮＤ１〜ＮＤＮ−１からの信号も供給される。コ
ンパレータ６２−１〜６２−Ｎ−１は、夫々入力される
２つの信号の大小関係を示す信号をデコーダ６３へ出力
する。デコーダ６３は、コンパレータ６２−１〜６２−
Ｎ−１の出力信号に基づいて、Ａ／Ｄ変換器２３の入力
信号のデジタル値を求めて出力し、フリップフロップ６
４は、サンプリングタイミングを示すクロックに応じた
タイミングでデコーダ６３のからのデジタル値を出力す
る。このクロックは、図１に示すＭＣＵ１４又は図示を
省略するクロック発生器から得られる。
ンパレータ６２−１〜６２−Ｎ−１に供給される。又、
各コンパレータ６２−１〜６２−Ｎ−１には、対応する
ノードＮＤ１〜ＮＤＮ−１からの信号も供給される。コ
ンパレータ６２−１〜６２−Ｎ−１は、夫々入力される
２つの信号の大小関係を示す信号をデコーダ６３へ出力
する。デコーダ６３は、コンパレータ６２−１〜６２−
Ｎ−１の出力信号に基づいて、Ａ／Ｄ変換器２３の入力
信号のデジタル値を求めて出力し、フリップフロップ６
４は、サンプリングタイミングを示すクロックに応じた
タイミングでデコーダ６３のからのデジタル値を出力す
る。このクロックは、図１に示すＭＣＵ１４又は図示を
省略するクロック発生器から得られる。
【００３１】電圧供給回路６１は、基準電圧の１／２の
電圧を、ノードＮＤ１〜ＮＤＮ−１のうち、補正値ＭＲ
Ａに対応する１つのノードＮＤｉに供給するので、デコ
ーダ６３においてコンパレータ６２−１〜６２−Ｎ−１
の出力信号をデコードする際には、Ａ／Ｄ変換器２３の
入力信号波形の上下非対称性を補正値ＭＲＡに応じて補
正することができる。つまり、Ａ／Ｄ変換器２３の入力
レンジを、ＭＲＡ補正値に基づいて上下非対称に変更す
ることができる。これにより、Ａ／Ｄ変換器２３の入力
信号波形が図６（ａ）に示す如き場合、入力信号波形の
上下非対称性を補正しないとＡ／Ｄ変換器２３の出力信
号波形は図６（ｂ）に示すようになるが、本実施例で
は、入力信号波形の上下非対称性を補正することで、図
６（ｃ）に示すような出力信号波形を得ることができ
る。図６（ｂ）及び図６（ｃ）を比較すればわかるよう
に、本実施例によれば、Ａ／Ｄ変換器２３の出力信号波
形では、Ａ／Ｄ変換器２３の入力信号波形の上下非対称
性が補正されている。
電圧を、ノードＮＤ１〜ＮＤＮ−１のうち、補正値ＭＲ
Ａに対応する１つのノードＮＤｉに供給するので、デコ
ーダ６３においてコンパレータ６２−１〜６２−Ｎ−１
の出力信号をデコードする際には、Ａ／Ｄ変換器２３の
入力信号波形の上下非対称性を補正値ＭＲＡに応じて補
正することができる。つまり、Ａ／Ｄ変換器２３の入力
レンジを、ＭＲＡ補正値に基づいて上下非対称に変更す
ることができる。これにより、Ａ／Ｄ変換器２３の入力
信号波形が図６（ａ）に示す如き場合、入力信号波形の
上下非対称性を補正しないとＡ／Ｄ変換器２３の出力信
号波形は図６（ｂ）に示すようになるが、本実施例で
は、入力信号波形の上下非対称性を補正することで、図
６（ｃ）に示すような出力信号波形を得ることができ
る。図６（ｂ）及び図６（ｃ）を比較すればわかるよう
に、本実施例によれば、Ａ／Ｄ変換器２３の出力信号波
形では、Ａ／Ｄ変換器２３の入力信号波形の上下非対称
性が補正されている。
【００３２】尚、上記実施例では、説明の便宜上、ＭＲ
ヘッド１０が１つである場合について説明したが、ＭＲ
ヘッド（リードヘッド）が複数の磁気ディスクに対して
複数設けられている場合は、上記の同様のＭＲヘッドの
出力波形の上下非対称性補正を、各ＭＲヘッド毎に行え
ば良い。次に、ＤＳＰ１３のＲＤＣ１２内のレジスタ２
７，４１，４８、５０へのアクセスを、図７〜図１０と
共に説明する。図７は、ＤＳＰ１３の、レジスタ４８か
らの読み出し動作を説明するフローチャートであり、図
８は、ＤＳＰ１３の、レジスタ２７，４１，５０への書
き込み動作を説明するフローチャートである。又、図９
は、ＲＤＣ１２とＤＳＰ１３との間のパラレルインタフ
ェースを示す図であり、図１０は、このパラレルインタ
フェースの動作を説明するタイムチャートである。
ヘッド１０が１つである場合について説明したが、ＭＲ
ヘッド（リードヘッド）が複数の磁気ディスクに対して
複数設けられている場合は、上記の同様のＭＲヘッドの
出力波形の上下非対称性補正を、各ＭＲヘッド毎に行え
ば良い。次に、ＤＳＰ１３のＲＤＣ１２内のレジスタ２
７，４１，４８、５０へのアクセスを、図７〜図１０と
共に説明する。図７は、ＤＳＰ１３の、レジスタ４８か
らの読み出し動作を説明するフローチャートであり、図
８は、ＤＳＰ１３の、レジスタ２７，４１，５０への書
き込み動作を説明するフローチャートである。又、図９
は、ＲＤＣ１２とＤＳＰ１３との間のパラレルインタフ
ェースを示す図であり、図１０は、このパラレルインタ
フェースの動作を説明するタイムチャートである。
【００３３】図７において、ステップＳＴ１は、ＭＣＵ
１４からＲＤＣ１２内のレジスタ４８のアドレスを受け
取る。ステップＳＴ２は、レジスタ４８のアドレスを、
ＲＤＣ１２へ渡す。ＲＤＣ１２とＤＳＰ１３との間のパ
ラレルインタフェースは、図９に示す如く構成であり、
ＷＲＸはＲＤＣ１２のレジスタ４１，５０への書き込み
時にハイレベルとなる書き込み信号、ＲＤＸはＲＤＣ１
２のレジスタ４１，４８，５０からの読み出し時にハイ
レベルとなる読み出し信号、ＡＤ７〜０はアドレス／デ
ータ、ＡＬＥはＲＤＣ１２がアドレスＡＤ７〜０を認識
する時にローレベルとなる信号、ＣＳＸはレジスタ４
１，４８，５０へのアクセスが可能である時にローレベ
ルとなるチップセレクト信号である。従って、ステップ
ＳＴ２では、図１０に示すように、書き込み信号ＷＲＸ
はハイレベル、読み出し信号ＲＤＸはハイレベル、チッ
プセレクト信号ＣＳＸはローレベル、Ａ７〜０はアドレ
ス、信号ＡＬＥはハイレベルからローレベルへ変化す
る。
１４からＲＤＣ１２内のレジスタ４８のアドレスを受け
取る。ステップＳＴ２は、レジスタ４８のアドレスを、
ＲＤＣ１２へ渡す。ＲＤＣ１２とＤＳＰ１３との間のパ
ラレルインタフェースは、図９に示す如く構成であり、
ＷＲＸはＲＤＣ１２のレジスタ４１，５０への書き込み
時にハイレベルとなる書き込み信号、ＲＤＸはＲＤＣ１
２のレジスタ４１，４８，５０からの読み出し時にハイ
レベルとなる読み出し信号、ＡＤ７〜０はアドレス／デ
ータ、ＡＬＥはＲＤＣ１２がアドレスＡＤ７〜０を認識
する時にローレベルとなる信号、ＣＳＸはレジスタ４
１，４８，５０へのアクセスが可能である時にローレベ
ルとなるチップセレクト信号である。従って、ステップ
ＳＴ２では、図１０に示すように、書き込み信号ＷＲＸ
はハイレベル、読み出し信号ＲＤＸはハイレベル、チッ
プセレクト信号ＣＳＸはローレベル、Ａ７〜０はアドレ
ス、信号ＡＬＥはハイレベルからローレベルへ変化す
る。
【００３４】ステップＳＴ３は、ＲＤＣ１２のレジスタ
４８のサンプル誤差値を読み取る。この状態では、図１
０に示すように、書き込み信号ＷＲＸはハイレベル、信
号ＡＬＥはローレベル、チップセレクト信号ＣＳＸはロ
ーレベル、Ｄ７〜０はデータ、読み出し信号ＲＤＸはロ
ーレベルからハイレベルへ変化する。ステップＳＴ４
は、パラレルインタフェースを切り離す。従って、チッ
プセレクト信号ＣＳＸはローレベルからハイレベルへ変
化する。又、ステップＳＴ５は、ＭＲＡレジスタ２７か
ら読み取ったサンプル誤差値を、ＭＣＵ１４へ渡し、処
理は終了する。
４８のサンプル誤差値を読み取る。この状態では、図１
０に示すように、書き込み信号ＷＲＸはハイレベル、信
号ＡＬＥはローレベル、チップセレクト信号ＣＳＸはロ
ーレベル、Ｄ７〜０はデータ、読み出し信号ＲＤＸはロ
ーレベルからハイレベルへ変化する。ステップＳＴ４
は、パラレルインタフェースを切り離す。従って、チッ
プセレクト信号ＣＳＸはローレベルからハイレベルへ変
化する。又、ステップＳＴ５は、ＭＲＡレジスタ２７か
ら読み取ったサンプル誤差値を、ＭＣＵ１４へ渡し、処
理は終了する。
【００３５】図８において、ステップＳＴ１１は、ＭＣ
Ｕ１４からＲＤＣ１２内のレジスタ２７，４１，５０の
アドレス及びこれらのレジスタ２７，４１，５０に書き
込むべきデータを受け取る。ステップＳＴ１２は、レジ
スタ２７，４１，５０のアドレスを、ＲＤＣ１２へ渡
す。この場合、ステップＳＴ１２では、図１０に示すよ
うに、書き込み信号ＷＲＸはハイレベル、読み出し信号
ＲＤＸはハイレベル、チップセレクト信号ＣＳＸはロー
レベル、Ａ７〜０はアドレス、信号ＡＬＥはハイレベル
からローレベルへ変化する。
Ｕ１４からＲＤＣ１２内のレジスタ２７，４１，５０の
アドレス及びこれらのレジスタ２７，４１，５０に書き
込むべきデータを受け取る。ステップＳＴ１２は、レジ
スタ２７，４１，５０のアドレスを、ＲＤＣ１２へ渡
す。この場合、ステップＳＴ１２では、図１０に示すよ
うに、書き込み信号ＷＲＸはハイレベル、読み出し信号
ＲＤＸはハイレベル、チップセレクト信号ＣＳＸはロー
レベル、Ａ７〜０はアドレス、信号ＡＬＥはハイレベル
からローレベルへ変化する。
【００３６】ステップＳＴ１３は、ＲＤＣ１２のレジス
タ２７，４１，５０へ上記データを書き込む。この状態
では、図１０に示すように、読み出し信号ＲＤＸはハイ
レベル、信号ＡＬＥはローレベル、チップセレクト信号
ＣＳＸはローレベル、Ｄ７〜０はデータ、書き込み信号
ＷＲＸはローレベルからハイレベルへ変化する。ステッ
プＳＴ１４は、パラレルインタフェースを切り離し、処
理は終了する。従って、チップセレクト信号ＣＳＸはロ
ーレベルからハイレベルへ変化する。
タ２７，４１，５０へ上記データを書き込む。この状態
では、図１０に示すように、読み出し信号ＲＤＸはハイ
レベル、信号ＡＬＥはローレベル、チップセレクト信号
ＣＳＸはローレベル、Ｄ７〜０はデータ、書き込み信号
ＷＲＸはローレベルからハイレベルへ変化する。ステッ
プＳＴ１４は、パラレルインタフェースを切り離し、処
理は終了する。従って、チップセレクト信号ＣＳＸはロ
ーレベルからハイレベルへ変化する。
【００３７】次に、ＭＣＵ１４及びパソコン１７０の動
作を、図１１に示すフローチャートと共に説明する。図
１１において、パソコン１７０側の動作が開始される
と、ステップＳＰ１は、ＭＲヘッド１０の出力波形の上
下非対称性の調整を指示する非対称調整コマンドをＭＣ
Ｕ１４に対して発行し、この非対称調整コマンドはＨＤ
Ｃ１５を介してＭＣＵ１４に供給される。この非対称調
整コマンドに応答して、ＭＣＵ１４側では、ステップＳ
１１は、ＲＤＣ１２のサンプル誤差測定回路３１内のレ
ジスタ５０に、測定バイト数を設定する。この測定バイ
ト数のレジスタ５０への設定は、図８に従った処理によ
り行われる。又、ＭＣＵ１４側のステップＳ１２は、Ｒ
ＤＣ１２のサンプル誤差測定回路３１内のレジスタ４１
に、設定値「＋１」を設定する。この設定値のレジスタ
４１への設定も、図８に従った処理により行われる。
作を、図１１に示すフローチャートと共に説明する。図
１１において、パソコン１７０側の動作が開始される
と、ステップＳＰ１は、ＭＲヘッド１０の出力波形の上
下非対称性の調整を指示する非対称調整コマンドをＭＣ
Ｕ１４に対して発行し、この非対称調整コマンドはＨＤ
Ｃ１５を介してＭＣＵ１４に供給される。この非対称調
整コマンドに応答して、ＭＣＵ１４側では、ステップＳ
１１は、ＲＤＣ１２のサンプル誤差測定回路３１内のレ
ジスタ５０に、測定バイト数を設定する。この測定バイ
ト数のレジスタ５０への設定は、図８に従った処理によ
り行われる。又、ＭＣＵ１４側のステップＳ１２は、Ｒ
ＤＣ１２のサンプル誤差測定回路３１内のレジスタ４１
に、設定値「＋１」を設定する。この設定値のレジスタ
４１への設定も、図８に従った処理により行われる。
【００３８】ステップＳ１１及びＳ１２によるレジスタ
５０，４１の設定が終了すると、パソコン１７０側のス
テップＳＰ２は、リードゲートをオン、即ち、図３に示
すサンプル誤差測定回路３１全体の動作をイネーブル状
態とする。尚、本実施例では、ＭＣＵ１４単独ではＲＤ
Ｃ１２内のサンプル誤差測定回路３１をイネーブル状態
とできないためにステップＳＰ２が設けられているが、
ＭＣＵ１４単独でサンプル誤差測定回路３１をイネーブ
ル状態することが可能な場合は、ステップＳＰ２及び後
述するステップＳＰ３，ＳＰ４は不要である。
５０，４１の設定が終了すると、パソコン１７０側のス
テップＳＰ２は、リードゲートをオン、即ち、図３に示
すサンプル誤差測定回路３１全体の動作をイネーブル状
態とする。尚、本実施例では、ＭＣＵ１４単独ではＲＤ
Ｃ１２内のサンプル誤差測定回路３１をイネーブル状態
とできないためにステップＳＰ２が設けられているが、
ＭＣＵ１４単独でサンプル誤差測定回路３１をイネーブ
ル状態することが可能な場合は、ステップＳＰ２及び後
述するステップＳＰ３，ＳＰ４は不要である。
【００３９】ＭＣＵ１４側のステップＳ１３は、ＲＤＣ
１２のサンプル誤差測定回路３１内のレジスタ（累算回
路）４８から、測定されたサンプル誤差値を読み出す。
このレジスタ４８からのサンプル誤差値の読み出しは、
図７に従った処理により行われる。この場合、加算平均
ａ［＋１］に対するサンプル誤差値がＭＣＵ１４により
読み取られる。
１２のサンプル誤差測定回路３１内のレジスタ（累算回
路）４８から、測定されたサンプル誤差値を読み出す。
このレジスタ４８からのサンプル誤差値の読み出しは、
図７に従った処理により行われる。この場合、加算平均
ａ［＋１］に対するサンプル誤差値がＭＣＵ１４により
読み取られる。
【００４０】次に、ＭＣＵ１４側のステップＳ１４は、
ＲＤＣ１２のサンプル誤差測定回路３１内のレジスタ４
１に、設定値「０」を設定する。この設定値のレジスタ
４１への設定は、図８に従った処理により行われる。ス
テップＳ１４によるレジスタ４１の設定が終了すると、
パソコン１７０側のステップＳＰ３は、リードゲートを
オン、即ち、図３に示すサンプル誤差測定回路３１全体
の動作をイネーブル状態とする。ＭＣＵ１４側のステッ
プＳ１５は、ＲＤＣ１２のサンプル誤差測定回路３１内
のレジスタ４８から、測定されたサンプル誤差値を読み
出す。このレジスタ４８からのサンプル誤差値の読み出
しは、図７に従った処理により行われる。この場合、加
算平均ａ［０］に対するサンプル誤差値がＭＣＵ１４に
より読み取られる。
ＲＤＣ１２のサンプル誤差測定回路３１内のレジスタ４
１に、設定値「０」を設定する。この設定値のレジスタ
４１への設定は、図８に従った処理により行われる。ス
テップＳ１４によるレジスタ４１の設定が終了すると、
パソコン１７０側のステップＳＰ３は、リードゲートを
オン、即ち、図３に示すサンプル誤差測定回路３１全体
の動作をイネーブル状態とする。ＭＣＵ１４側のステッ
プＳ１５は、ＲＤＣ１２のサンプル誤差測定回路３１内
のレジスタ４８から、測定されたサンプル誤差値を読み
出す。このレジスタ４８からのサンプル誤差値の読み出
しは、図７に従った処理により行われる。この場合、加
算平均ａ［０］に対するサンプル誤差値がＭＣＵ１４に
より読み取られる。
【００４１】ＭＣＵ１４側のステップＳ１６は、ＲＤＣ
１２のサンプル誤差測定回路３１内のレジスタ４１に、
設定値「−１」を設定する。この設定値のレジスタ４１
への設定は、図８に従った処理により行われる。ステッ
プＳ１６によるレジスタ４１の設定が終了すると、パソ
コン１７０側のステップＳＰ４は、リードゲートをオ
ン、即ち、図３に示すサンプル誤差測定回路３１全体の
動作をイネーブル状態とする。ＭＣＵ１４側のステップ
Ｓ１７は、ＲＤＣ１２のサンプル誤差測定回路３１内の
レジスタ４８から、測定されたサンプル誤差値を読み出
す。このレジスタ４８からのサンプル誤差値の読み出し
は、図７に従った処理により行われる。この場合、加算
平均ａ［−１］に対するサンプル誤差値がＭＣＵ１４に
より読み取られる。
１２のサンプル誤差測定回路３１内のレジスタ４１に、
設定値「−１」を設定する。この設定値のレジスタ４１
への設定は、図８に従った処理により行われる。ステッ
プＳ１６によるレジスタ４１の設定が終了すると、パソ
コン１７０側のステップＳＰ４は、リードゲートをオ
ン、即ち、図３に示すサンプル誤差測定回路３１全体の
動作をイネーブル状態とする。ＭＣＵ１４側のステップ
Ｓ１７は、ＲＤＣ１２のサンプル誤差測定回路３１内の
レジスタ４８から、測定されたサンプル誤差値を読み出
す。このレジスタ４８からのサンプル誤差値の読み出し
は、図７に従った処理により行われる。この場合、加算
平均ａ［−１］に対するサンプル誤差値がＭＣＵ１４に
より読み取られる。
【００４２】ＭＣＵ１４側のステップＳ１８は、ステッ
プＳ１３，Ｓ１５，Ｓ１７により読み取られたサンプル
誤差値を用いて、上記式（３）及び式（６）を計算して
補正値ＭＲＡを求める。ＭＣＵ１４側のステップＳ１９
は、ステップＳ１８で求められた補正値ＭＲＡを図１に
示すメモリ１６及び図２に示すＲＤＣ１２内のＭＲＡレ
ジスタ２７へ書き込む。補正値ＭＲＡのＭＲＡレジスタ
２７への書き込みは、図７に従った処理により行われ
る。
プＳ１３，Ｓ１５，Ｓ１７により読み取られたサンプル
誤差値を用いて、上記式（３）及び式（６）を計算して
補正値ＭＲＡを求める。ＭＣＵ１４側のステップＳ１９
は、ステップＳ１８で求められた補正値ＭＲＡを図１に
示すメモリ１６及び図２に示すＲＤＣ１２内のＭＲＡレ
ジスタ２７へ書き込む。補正値ＭＲＡのＭＲＡレジスタ
２７への書き込みは、図７に従った処理により行われ
る。
【００４３】尚、磁気ディスク装置に複数のＭＲヘッド
１０が設けられている場合、各ＭＲヘッド１０に対する
補正値ＭＲＡを、図１３に示す如きＭＲＡテーブルとし
てメモリ１６に格納しても良い。図１３に示すＭＲＡテ
ーブルには、ＭＲヘッド「００」〜「２０」に対する８
ビットの補正値ＭＲＡが格納されている。同様にして、
このようなＭＲＡテーブルをＭＲＡレジスタ２７に格納
しておき、各ＭＲヘッド１０に対応する補正値ＭＲＡを
Ａ／Ｄ変換器２３に供給するようにしても良い。
１０が設けられている場合、各ＭＲヘッド１０に対する
補正値ＭＲＡを、図１３に示す如きＭＲＡテーブルとし
てメモリ１６に格納しても良い。図１３に示すＭＲＡテ
ーブルには、ＭＲヘッド「００」〜「２０」に対する８
ビットの補正値ＭＲＡが格納されている。同様にして、
このようなＭＲＡテーブルをＭＲＡレジスタ２７に格納
しておき、各ＭＲヘッド１０に対応する補正値ＭＲＡを
Ａ／Ｄ変換器２３に供給するようにしても良い。
【００４４】又、補正値ＭＲＡのＭＲＡレジスタ２７へ
の設定は、例えば磁気ディスク装置の出荷時、磁気ディ
スク装置の電源がオンされる度、所定周期毎、エラーが
発生した時、エラーの発生回数が所定値を越えた時等に
行えば良く、任意のタイミングで設定／更新可能であ
る。以上、本発明を実施例により説明したが、本発明は
上記実施例に限定されるものではなく、本発明の範囲内
で種々の変形及び改良が可能であることは、言うまでも
ない。
の設定は、例えば磁気ディスク装置の出荷時、磁気ディ
スク装置の電源がオンされる度、所定周期毎、エラーが
発生した時、エラーの発生回数が所定値を越えた時等に
行えば良く、任意のタイミングで設定／更新可能であ
る。以上、本発明を実施例により説明したが、本発明は
上記実施例に限定されるものではなく、本発明の範囲内
で種々の変形及び改良が可能であることは、言うまでも
ない。
【００４５】
【発明の効果】請求項１記載の発明によれば、比較的簡
単な回路で、ヘッドの寿命を短くすることなく、確実に
ヘッドの出力波形の上下非対称の度合いを補正し、磁気
ディスク装置のエラーレートを向上可能である。請求項
２〜４記載の発明によれば、補正値を任意のタイミング
で求めて設定することにより、任意のタイミングで補正
値を設定／更新することができる。
単な回路で、ヘッドの寿命を短くすることなく、確実に
ヘッドの出力波形の上下非対称の度合いを補正し、磁気
ディスク装置のエラーレートを向上可能である。請求項
２〜４記載の発明によれば、補正値を任意のタイミング
で求めて設定することにより、任意のタイミングで補正
値を設定／更新することができる。
【００４６】請求項５記載の発明によれば、比較的簡単
な回路で、ヘッドの寿命を短くすることなく、確実にヘ
ッドの出力波形の上下非対称の度合いを補正し、磁気デ
ィスク装置のエラーレートを向上可能である。請求項６
〜９記載の発明によれば、補正値を任意のタイミングで
求めて設定することにより、任意のタイミングで補正値
を設定／更新することができる。
な回路で、ヘッドの寿命を短くすることなく、確実にヘ
ッドの出力波形の上下非対称の度合いを補正し、磁気デ
ィスク装置のエラーレートを向上可能である。請求項６
〜９記載の発明によれば、補正値を任意のタイミングで
求めて設定することにより、任意のタイミングで補正値
を設定／更新することができる。
【００４７】請求項１０記載の発明によれば、各ヘッド
毎に出力波形の上下非対称性を補正することができる。
従って、本発明によれば、比較的簡単な回路で、ヘッド
の寿命を短くすることなく、確実にヘッドの出力波形の
上下非対称の度合いを補正し、磁気ディスク装置のエラ
ーレートを向上することができる。
毎に出力波形の上下非対称性を補正することができる。
従って、本発明によれば、比較的簡単な回路で、ヘッド
の寿命を短くすることなく、確実にヘッドの出力波形の
上下非対称の度合いを補正し、磁気ディスク装置のエラ
ーレートを向上することができる。
【図１】本発明になる磁気ディスク装置の一実施例の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】リードチャネルの概略構成を示すブロック図で
ある。
ある。
【図３】サンプル誤差測定回路の一実施例を示すブロッ
ク図である。
ク図である。
【図４】Ａ／Ｄ変換器の入力波形を示す図である。
【図５】Ａ／Ｄ変換器の一実施例を示すブロック図であ
る。
る。
【図６】Ａ／Ｄ変換器の動作を説明する図である。
【図７】ＤＳＰのレジスタからの読み出し動作を説明す
るフローチャートである。
るフローチャートである。
【図８】ＤＳＰのレジスタへの書き込み動作を説明する
フローチャートである。
フローチャートである。
【図９】ＲＤＣとＤＳＰとの間のパラレルインタフェー
スを示す図である。
スを示す図である。
【図１０】パラレルインタフェースの動作を説明するタ
イムチャートである。
イムチャートである。
【図１１】ＭＣＵとパソコンの動作を説明するフローチ
ャートである。
ャートである。
【図１２】調整値テーブルを示す図である。
１０ ＭＲヘッド １１ ＨＤＩＣ １２ ＲＤＣ １３ ＤＳＰ １４ ＭＣＵ １５ ＨＤＣ １６ メモリ １９ 磁気ディスク ２３ Ａ／Ｄ変換器 ２７ ＭＲＡレジスタ ４１，５０ レジスタ ４８ 累算回路（レジスタ） １７０ パソコン
Claims (10)
- 【請求項１】 ヘッドが出力するアナログ信号をアナロ
グ／デジタル変換する際のサンプル値の３値の目標値に
対する誤差を夫々加算してサンプル誤差値を求める第１
のステップと、 アナログ／デジタル変換時に該アナログ信号の波形の上
下非対称性をサンプル誤差値に基づいて補正する第２の
ステップとを含む、ヘッドの出力波形補正方法。 - 【請求項２】 前記第２のステップは、前記サンプル誤
差値に基づいてアナログ／デジタル変換に対する補正値
を計算し、アナログ／デジタル変換の入力レンジを該補
正値に応じて上下非対称に変更する、請求項１記載のヘ
ッドの出力波形補正方法。 - 【請求項３】 前記第１のステップは、前記サンプル誤
差値を求める際に前記補正値を０に設定する、請求項２
記載のヘッドの出力波形補正方法。 - 【請求項４】 前記第２のステップは、前記サンプル誤
差値に基づいて前記アナログ信号の波形の正極性部分と
負極性部分との振幅の比率を計算し、該比率から前記補
正値を求める、請求項２又は３記載のヘッドの出力波形
補正方法。 - 【請求項５】 磁気ディスクから信号を読み取るヘッド
と、 該ヘッドが出力するアナログ信号をアナログ／デジタル
変換するアナログ／デジタル変換器と、 該アナログ／デジタル変換器の出力に基づき、アナログ
／デジタル変換時のサンプル値の３値の目標値に対する
誤差を夫々加算してサンプル誤差値を測定するサンプル
誤差測定回路とを備え、 該アナログ／デジタル変換器は、アナログ／デジタル変
換時に該アナログ信号の波形の上下非対称性をサンプル
誤差値に基づいて補正する、磁気ディスク装置。 - 【請求項６】 前記サンプル誤差値に基づいてアナログ
／デジタル変換に対する補正値を計算するプロセッサを
更に備え、前記アナログ／デジタル変換器は、アナログ
／デジタル変換の入力レンジを該補正値に応じて上下非
対称に変更する、請求項５記載の磁気ディスク装置。 - 【請求項７】 前記サンプル誤差測定回路は、前記サン
プル誤差値を求める際に前記補正値を０に設定する、請
求項６記載の磁気ディスク装置。 - 【請求項８】 前記プロセッサは、前記サンプル誤差値
に基づいて前記アナログ信号の波形の正極性部分と負極
性部分との振幅の比率を計算し、該比率から前記補正値
を求める、請求項６又は７記載の磁気ディスク装置。 - 【請求項９】 前記補正値を格納するレジスタを更に備
え、前記プロセッサは、該補正値を任意のタイミングで
求めて該レジスタに設定することで、任意のタイミング
で該補正値を設定／更新する、請求項６〜８のいずれか
１項記載の磁気ディスク装置。 - 【請求項１０】 前記アナログ／デジタル変換器は、前
記アナログ信号の波形の上下非対称性の補正を各ヘッド
毎に行う、請求項５〜９のいずれか１項記載の磁気ディ
スク装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122592A JPH10312506A (ja) | 1997-05-13 | 1997-05-13 | ヘッドの出力波形補正方法及び磁気ディスク装置 |
| US08/965,258 US6122119A (en) | 1997-05-13 | 1997-11-06 | Method of correcting output waveform of head and magnetic disk unit |
| DE19749103A DE19749103B4 (de) | 1997-05-13 | 1997-11-07 | Verfahren zum Korrigieren einer Wellenform eines Analogsignals eines Kopfes und Magnetplatteneinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122592A JPH10312506A (ja) | 1997-05-13 | 1997-05-13 | ヘッドの出力波形補正方法及び磁気ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312506A true JPH10312506A (ja) | 1998-11-24 |
Family
ID=14839753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122592A Pending JPH10312506A (ja) | 1997-05-13 | 1997-05-13 | ヘッドの出力波形補正方法及び磁気ディスク装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6122119A (ja) |
| JP (1) | JPH10312506A (ja) |
| DE (1) | DE19749103B4 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587292B1 (en) | 1999-04-16 | 2003-07-01 | Infineon Technologies North America Corp. | Magneto-resistive asymmetry compensation loop |
| US7155275B2 (en) * | 2004-10-18 | 2006-12-26 | Cardiac Pacemakers, Inc. | Method and apparatus for adjusting cardiac event detection threshold based on dynamic noise estimation |
| US9508020B2 (en) * | 2014-07-16 | 2016-11-29 | Sony Corporation | Image processing system with artifact suppression mechanism and method of operation thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334802A (ja) * | 1992-06-02 | 1993-12-17 | Pioneer Electron Corp | ディジタル信号再生装置 |
| JP2707191B2 (ja) * | 1992-10-19 | 1998-01-28 | シャープ株式会社 | マルチトラック磁気信号再生装置 |
| US6002538A (en) * | 1994-03-18 | 1999-12-14 | Fujitsu, Ltd. | PRML regenerating apparatus having adjusted slice levels |
| JPH0831101A (ja) * | 1994-07-16 | 1996-02-02 | Victor Co Of Japan Ltd | 復号装置 |
| US6151177A (en) * | 1994-12-09 | 2000-11-21 | Seagate Technology, Inc. | Apparatus for compensating for non-linear characteristics of magnetoresistive heads |
| JPH08279247A (ja) * | 1995-04-05 | 1996-10-22 | Fujitsu Ltd | 再生信号処理方法及び装置並びにディスク装置 |
-
1997
- 1997-05-13 JP JP9122592A patent/JPH10312506A/ja active Pending
- 1997-11-06 US US08/965,258 patent/US6122119A/en not_active Expired - Fee Related
- 1997-11-07 DE DE19749103A patent/DE19749103B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6122119A (en) | 2000-09-19 |
| DE19749103B4 (de) | 2005-02-03 |
| DE19749103A1 (de) | 1998-11-19 |
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|
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