JPH10312694A

JPH10312694A - 半導体不揮発性メモリおよびそのための電源回路

Info

Publication number: JPH10312694A
Application number: JP13438597A
Authority: JP
Inventors: Takashi Ono; 隆小野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-05-08
Filing date: 1997-05-08
Publication date: 1998-11-24
Also published as: US5898616A

Abstract

(57)【要約】【課題】書き込み時の電流増大および新たなディスタ
ーブ問題を招くことなく、副ビット線ディスターブを防
止し得る半導体不揮発性メモリを提供する。【解決手段】複数のワード線ごとにメモリセルをグル
ープ化すべく複数のワード線に接続された前記メモリセ
ルの前記ドレインが相互に並列的に接続される副ビット
線と、該副ビット線を前記ビット線に断続可能に接続す
る副ビット線選択トランジスタと、前記副ビット線によ
りグループ化されたブロックの前記メモリセルの前記ソ
ースに接続された副ソース線と、該副ソース線を前記ソ
ース線に断続可能に接続するブロック選択トランジスタ
とを含み、少なくとも各メモリセルへのデータの書き込
みのために、この書き込みに先立ち、同一グループに関
わる前記副ビット線選択トランジスタおよび前記ブロッ
ク選択トランジスタが選択されたグループに関わる前記
副ビット線および副ソース線のみをそれぞれ前記ビット
線および前記ソース線に接続すべく連動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き換え可能な不
揮発性メモリおよびメモリの書換用に用いるのに好適な
双極電源回路に関する。

【０００２】

【従来の技術】フラッシュメモリは、電気的に一括消去
が可能であるが、その反面、部分的なデータの書換で
も、書き込みに先立ち、一括消去する必要があり、あら
ためて全てのデータの書き込み作業が必要となる。その
ため、このメモリセルのブロック化を図り、ブロックご
との消去を可能とする技術が、「IEEE JOURNAL OF SOLI
D-STETE CIRCUITS」、第２９巻、第４号、1994年４月
号、第４５４〜４５９頁（文献１）および信学技報（TE
CHNICAL REPORT OF IBICE. ICD95-38(1995-05)）、社団
法人電子情報通信学会（THE INSTITUTE OF ELECTRONIC
S, INFORMATION AND COMMUNICATION ENGINEERS ）、第
５５〜６２（文献２）に開示されている。

【０００３】文献１および文献２に開示されるようにフ
ローティングゲートを有しＦＮトンネル電流でデータの
書き込み消去を行う不揮発性メモリは、ＦＮトンネルに
必要な電圧は高いものの、必要な電流が少ないためにオ
ンチップ昇圧回路で内部電圧を作ることができ、外部単
一電源電圧動作が可能なフラッシュメモリを容易に製造
できる利点がある。しかし、ＦＮトンネル現象が本質的
に２つの電極間での現象であるため、メモリアレイを構
成した場合に、選択ビット線や選択ワード線あるいは選
択Ｐ−Ｗｅｌｌにつながる非選択セルの閾値（Ｖth）の
変動すなわちディスターブが問題となる。

【０００４】文献１および２では、文献１の図２（ａ）
に示されるように選択Ｐ−Ｗｅｌｌを−８Ｖとし、ブロ
ック内の全選択ワード線を１０Ｖとすることにより選択
セル、この場合、選択ブロック内の全ワード線につなが
る全セルのチャネルからフローティングゲートへ電子が
注入されブロック単位のデータ消去動作を行う。非選択
ブロックで同一Ｐ−Ｗｅｌｌ内セルが当該Ｐ−Ｗｅｌｌ
の−８Ｖの電圧によるディスターブを受けないように、
共通ソースから−４Ｖという電圧を印加してチャネル電
位を−４Ｖに上げることにより、Ｐ−Ｗｅｌｌディスタ
ーブを回避している（図２（ｂ））。

【０００５】他方、データの書き込みは、文献１の図３
（ａ）に示されるように、選択ワード線に−８Ｖを印加
し、ブロック選択Ｔｒ（文献ではＳＧ）を８Ｖでオンさ
せ、主ビット線（ＭＢＬ）から５Ｖを選択セルのドレイ
ンに印加して、フローティングゲートより電子を引き抜
く。電子を引き抜きたくないセルの主ビット線は０Ｖに
しておくことでデータの“１”と“０”を選択的に書き
込むことが可能である。これに対し、非選択ブロックに
は、前記ブロック選択Ｔｒ（ＳＧ）を０ＶでＯＦＦさ
せ、前記主ビット線（ＭＢＬ）の５Ｖ電圧が副ビット線
（ＳＢＬ）にでない、すなわち、フローティングとなる
ことでディスターブから保護される。

【０００６】図１に従来のメモリセルアレイの等価回路
を示す。フローティングゲートと容量結合したコントロ
ールゲートを接続したワード線ＷＬｎと主ビット線ＭＢ
Ｌｎおよび共通ソース線ＳＬにより構成される。主ビッ
ト線は、更にブロック選択トランジスタＢＳＴ（文献で
はＳＧとして表示、ワード線に平行接続されブロック選
択線ＢＳＬとなる）を介して副ビット線ＳＢＬｎへ接続
されている。

【０００７】

【発明が解決しようとする課題】しかし、この方式で
は、消去単位が複数のブロック単位（文献では＞６４KB
yte ）と大きくなり、ハードディスクのような５１２By
teの小セクタ単位の消去を行うことは困難でシステム上
のオーバーヘッドが必要となる欠点があった。具体的に
は、消去動作時に選択ブロック内全ワード線に１０Ｖを
印加するのではなく例えば１本のワード線のみに１０Ｖ
を印加して消去単位をブロックでなくワード線セクタ消
去とすることが可能ではあるが、ディスターブが、厳し
くなるため十分な書き換え回数を保証することが困難で
あった。

【０００８】例えば書き込み時のビット線に対するディ
スターブで、６４本のワード線が１ブロックに含まれる
場合を考える。ブロック消去では、書き換え保証回数が
１万回であっても消去後ブロック内各ワード線１回ずつ
書き込みする間のみのビット線ディスターブとなるので
６３回耐えればよい。しかし、前記ワード線セクタ消去
で同じ書き換え保証回数を保証するためには６３ｘ１万
回という１万倍もビット線ディスターブに厳しくなって
しまうため実現に十分な書き換え回数を保証することが
困難であった。

【０００９】次に、消去時Ｐ−Ｗｅｌｌディスターブに
ついて考える。ＦＮトンネル型フラッシュにおいて消去
電圧は、例えば正の１０Ｖを選択ワード線に印加し、主
ビット線から例えば−１０Ｖを印加することにより選択
されたブロック選択線ＢＳＬが０Ｖの場合当該副ビット
線選択トランジスタＢＳＴがＯＮし、副ビット線も−１
０Ｖとなりこの時メモリセルはＯＮ状態となるのでチャ
ネルが形成されセルドレインのみならずセルソースも−
１０Ｖになる。そのためソース線が主副に分割されてい
ない場合にはメモリアレイの全ソースおよびＰ−Ｗｅｌ
ｌが−１０Ｖになってしまう。書き換え保証回数が１万
回の場合、消去単位がブロックからワード線セクタ単位
となることでＰ−Ｗｅｌｌディスターブは、（同一Ｐ−
Ｗｅｌｌ内ブロック数ｘ１万回）から（同一Ｐ−Ｗｅｌ
ｌ内ｘ６３ｘ１万回）の消去回数に耐えねばならず、寿
命が１／６３へと厳しくなることを意味する。これを改
善するには、Ｐ−Ｗｅｌｌに印加する負電圧を浅くして
代わりに選択ワード線の正電圧を高くして消去すること
も可能であるが、この場合ワード線駆動回路を構成する
トランジスタがより高い電圧に耐える必要が生じ、X-De
coder が大きくなったりゲート酸化膜厚が厚くなり駆動
能力が少なくなるなどの問題を生じてしまう。

【００１０】特に、データの書き込み時では、選択され
たグループの副ビット線には、５Ｖが印加され、選択さ
れたグループ内の選択されないワード線が接地されるこ
とから、この接地されたワード線と、５Ｖの副ビット線
との間の電位による、選択されたグループ内での副ビッ
ト線ディスターブが問題となる。この副ビット線ディス
ターブを防止するには、データ書き込み時に、選択され
たグループ内の選択されないワード線に副ビット線との
電位差を少なくするための正電位を与えることが考えら
れる。しかし、この正電位を与えられたワード線に対応
するメモリセルはオン状態になることから、そのソース
線に電流が流れてしまい、書き込みのために大きな電流
を必要としてしまう。また、このソース線電流を防止す
るために、ソース線を浮遊させれば、ソース線電位が上
昇することから、新たなディスターブ問題を引き起こし
てしまう。

【００１１】そこで、本発明の目的は、書き込み時の電
流増大および新たなディスターブ問題を招くことなく、
副ビット線ディスターブを防止し得る半導体不揮発性メ
モリを提供することにある。また、本発明の他の目的
は、半導体不揮発性メモリのデータの消去および書き込
みに好適な電源回路を提供することにある。

【００１２】本発明は、ソース線を主副に分割しバイア
ス条件を工夫することによりこれらの問題点を解決し小
セクタ消去ができ、かつ書き換え保証回数を保ったＦＮ
トンネル型フラッシュメモリを提供する。

【００１３】

【課題を解決するための手段】本発明は、ワード線に接
続されるコントロールゲート、フローティングゲート、
ソース線に接続されるソースおよびビット線に接続され
るドレインをそれぞれが有する複数のメモリセルを備
え、ＦＮトンネル電流を用いてデータの書換えが可能な
半導体不揮発性メモリであって、複数のワード線ごとに
前記メモリセルをグループ化すべく複数のワード線に接
続された前記メモリセルの前記ドレインが相互に並列的
に接続される副ビット線と、該副ビット線を前記ビット
線に断続可能に接続する副ビット線選択トランジスタ
と、前記副ビット線によりグループ化されたブロックの
前記メモリセルの前記ソースに接続された副ソース線
と、該副ソース線を前記ソース線に断続可能に接続する
ブロック選択トランジスタとを含み、少なくとも各メモ
リセルへのデータの書き込みのために、この書き込みに
先立ち、同一グループに関わる前記副ビット線選択トラ
ンジスタおよび前記ブロック選択トランジスタが選択さ
れたグループに関わる副ビット線および副ソース線のみ
をそれぞれ前記ビット線および前記ソース線に接続すべ
く連動することを特徴とする。

【００１４】本発明に係る前記半導体不揮発性メモリで
は、データ書き込み時には、前記副ビット線選択トラン
ジスタおよびビット選択トランジスタに連動する前記ブ
ロック選択トランジスタの動作により、選択されたグル
ープのメモリセルについての副ビット線および副ソース
線のみがそれぞれ前記ビット線および前記ソース線に接
続されることから、該ビット線およびソース線から選択
されない他のグループの副ビット線および副ソース線へ
の電気的影響を遮断することができる。しかも、前記ビ
ット線選択トランジスタおよび前記ブロック選択トラン
ジスタの両選択トランジスタを連動させることにより、
前記ブロック選択トランジスタの動作を制御するための
独立した制御回路が不要となる。

【００１５】また、前記ブロック選択トランジスタの動
作により、データ書き込み時に、選択されたグループの
副ソース線のみを前記ソース線に接続し、選択されなか
ったグループの副ソース線を前記ソース線から遮断する
ことにより、前記データ書き込み時に、選択されたグル
ープ内の選択されないワード線に副ビット線との電位差
を少なくするための正電位を与えても、これによりソー
ス線に流れる電流あるいはソース線の電位の上昇による
他のグループへの影響を抑制することができる。従っ
て、新たなディスターブ問題を引き起こすことなく前記
した副ビット線ディスターブを防止することができる。

【００１６】前記メモリセルへのデータの書き込み時に
は、選択されたブロックに対応する前記副ビット選択ト
ランジスタおよび前記ブロック選択トランジスタが導通
状態におかれる。この状態で、選択された当該ブロック
内の前記副ビット線にデータに応じた電圧が印加され、
また当該ブロック内の選択された前記ワード線には負電
圧が印加され当該ブロック内の選択されない前記ワード
線には正電圧が印加され、選択されない他のブロックに
対応する前記副ビット線選択トランジスタおよび前記ブ
ロック選択トランジスタが遮断状態におかれる。

【００１７】前記メモリセルのデータの消去時には、選
択されたブロックに対応する前記副ビット選択トランジ
スタおよび前記ブロック選択トランジスタが導通状態に
おかれる。この状態で、選択された当該ブロック内の前
記副ビット線に負電圧が印加され、また当該ブロック内
の選択された前記ワード線には正電圧が印加され当該ブ
ロック内の選択されない前記ワード線には負電圧が印加
される。

【００１８】本発明に係る電源回路は、多数のメモリセ
ルを有するメモリが組み込まれた半導体基板に組み込ま
れ、前記メモリのデータ書き込みおよび消去のために双
極の電圧を起生する、半導体メモリのための電源回路で
あって、第１の基板部分に形成され、ゲートを有するＮ
ＭＯＳのソースまたはドレインおよび第１の基板部分と
導電型を異にする第２の基板部分に形成され、ゲートを
有するＰＭＯＳのソースまたはドレインとを相互に直列
接続して形成され、前記ＰＭＯＳ側および前記ＮＭＯＳ
側の両端に正電位および負電位が印加されかつ前記両Ｍ
ＯＳの接続部分間から出力電位が取り出されるＣＭＯＳ
と、前記ＰＭＯＳ側に印加される前記電位および該電位
よりも低くかつ前記ＮＭＯＳ側に印加される前記電位よ
りも高い値を有する第１の中間電位を選択的に前記ＰＭ
ＯＳの前記ゲートに印加する第１の電圧印加手段と、前
記ＮＭＯＳ側に印加される前記電位および該電位よりも
高くかつ前記ＰＭＯＳ側に印加される前記電位よりも低
い値を有する第２の中間電位を選択的に前記ＮＭＯＳの
前記ゲートに印加する第２の電圧印加手段とを含むこと
を特徴とする。

【００１９】本発明に係る電源回路では、前記ＣＭＯＳ
の前記ＰＭＯＳ側に例えば正電位が印加され、前記ＮＭ
ＯＳの負電位が印加されていると、前記ＰＭＯＳのゲー
トに前記正電位を印加することにより、該ＰＭＯＳを遮
断状態におき、前記ＮＭＯＳのゲートに前記正電位より
も小さな値の前記２の中間電位を印加することにより、
前記ＮＭＯＳを導通状態におくことができ、前記出力電
圧に前記ＮＭＯＳ側の前記負電位を出力させることがで
きる。他方、前記ＮＭＯＳのゲートに前記負電位を印加
することにより、該ＮＭＯＳを遮断状態におき、前記Ｐ
ＭＯＳのゲートに前記負電位よりも大きな値の前記１の
中間電位を印加することにより、前記ＰＭＯＳを導通状
態におくことができ、前記出力電圧に前記ＰＭＯＳ側の
前記正電位を出力させることができる。

【００２０】従って、前記ＰＭＯＳのゲートに該ＰＭＯ
Ｓのソース電位と大きな電位差を示す前記ＮＭＯＳ側の
負電位を印加することなく前記ＰＭＯＳを導通状態にお
くことができ、また前記ＮＭＯＳのゲートに該ＮＭＯＳ
のソース電位と大きな電位差を示す前記ＰＭＯＳ側の正
電位を印加することなく前記ＮＭＯＳを導通状態におく
ことができる。従来では、ＰＭＯＳの導通のために前記
負電位がゲート電圧として印加され、ＮＭＯＳの導通の
ために前記正電位が印加されていたが、このような従来
技術に比較して、本発明に係る前記電源回路では、各ゲ
ート電圧を低く設定されることから、このゲート電圧の
低減に応じて、ゲート酸化膜の厚さ寸法の低減を図るこ
とが可能となる。

【００２１】本発明に係る前記電源回路を本発明に係る
前記半導体不揮発性メモリに組み込むことができ、これ
により前記電源回路の前記ＣＭＯＳのＮＭＯＳおよびＰ
ＭＯＳの各ゲート酸化膜の厚さ寸法が前記メモリセルの
トンネル酸化膜のそれを越えることを防止することがで
き、電源回路を組み込んだ半導体不揮発性メモリを製造
する上で、極めて有利となる。

【００２２】前記電源回路の前記第１および第２の電圧
印加手段は、それぞれがゲートを有し相互に異なる基板
部分に形成されかつ相互に直列接続されたＰＭＯＳおよ
びＮＭＯＳからなるＣＭＯＳで構成することができる。
前記第１の電圧印加手段から電圧を印加される前記ＰＭ
ＯＳの前記ゲートに当該第１の電圧印加手段の前記ＰＭ
ＯＳおよびＮＭＯＳの接続部分の電位が印加され、第２
の電圧印加手段から電圧を印加される前記ＮＭＯＳの前
記ゲートに当該第２の電圧印加手段の前記ＰＭＯＳおよ
びＮＭＯＳの接続部分の電位が印加される。この前記第
１の電圧印加手段の前記ＰＭＯＳの前記基板部分は前記
第１の基板部分に接続されかつ前記第１の電圧印加手段
の前記ＮＭＯＳの前記基板部分は前記第１の中間電位を
有し、前記第２の電圧印加手段の前記ＰＭＯＳの前記基
板部分は前記第２の中間電位しかつ前記第２の電圧印加
手段の前記基板部分は前記第２の基板部分に接続され
る。

【００２３】前記電源回路の前記各基板部分を前記半導
体基板に形成されたウエルとすることができる。また、
前記電源回路の前記第１および第２の電圧印加手段から
ゲート電圧を印加される前記ＰＭＯＳおよび前記ＮＭＯ
Ｓの前記各ドレインの高濃度不純物領域を当該ドレイン
の中心線よりもそれぞれの前記ＭＯＳの前記ゲートから
離れる方向へオフセットさせることができ、これによ
り、当該ＰＭＯＳおよびＮＭＯＳの各ゲートおよびドレ
イン間の耐圧性の向上を図ることができる。

【００２４】

【発明の実施の形態】図２は本発明に係るＮＯＲ型半導
体不揮発性メモリの第１の具体例を示すメモリアレイの
等価回数である。従来方式と違い共通ソース線ではな
く、主ソース線ＭＳＬと、該ソース線に、ソース選択ト
ランジスタすなわちブロック選択トランジスタＳＳＴを
介して断続可能に接続された副ソース線ＳＳＬとに分割
した構成を採っている。

【００２５】前記ソース選択トランジスタすなわちブロ
ック選択トランジスタＳＳＴは、副ビット線選択トラン
ジスタＳＢＴとともに、共通のゲート線で接続されてお
り、ブロック選択線ＢＳＬを形成している。前記ブロッ
ク選択トランジスタＳＳＴおよびビット線選択トランジ
スタＳＢＴは、対応する各ブロックの前記副ビット線Ｓ
ＢＬおよび副ソース線ＳＳＬをそれぞれ主ビット線ＭＢ
Ｌおよび主ソース線ＭＳＬに断続可能に連動し、各ブロ
ックごとに前記副ビット線ＳＢＬおよび副ソース線ＳＳ
Ｌをそれぞれ主ビット線ＭＢＬおよび主ソース線ＭＳＬ
から分離する役割を担っている。

【００２６】このような構成を実現するには、前記副ビ
ット線と前記副ソース線を同じ材料で形成し、前記主ビ
ット線と前記主ソース線も副ビット線とは異なるが互い
に同じ材料で形成することが製造コストを下げる上で望
ましい。

【００２７】次に本構成でのバイアス印加方式について
説明する。ブロック内のあるワード線、例えば図２のワ
ード線ＷＬ１上の副ビット線ＳＢＬ１との交点のメモリ
セルにデータ“０”を書き込む場合、選択されたワード
線ＷＬ１に負電圧−８Ｖを印加し、選択された主ビット
線ＭＢＬ１に５Ｖ印加し、前記共通ゲート線であるブロ
ック選択線ＢＳＬを８Ｖとして、主ビット線ＭＢＬ１と
副ビット線ＳＢＬ１とを導通させ、前記交点のメモリセ
ルのドレインへフローティングゲートから電子を引き抜
く。

【００２８】この時、ビット線ディスターブを回避する
ため、同一ブロック内の他の選択されなかったワード線
ＷＬ０、ＷＬ２、ＷＬ３等に正電圧、例えば２Ｖ〜４Ｖ
を印加する。この正電圧により、前記副ビット線ＳＢＬ
１上のメモリセルがオンすなわち導通して、ソース、選
択ブロックおよび前記主ソース線すなわちソース線ＭＳ
Ｌが、例えば０．５Ｖ〜２Ｖ程度のメモリセルＶthに応
じた正の電圧にバイアスされる。しかしながら、書き込
み時には、前記主ソース線ＭＳＬをフローティング状態
としておけば、貫通電流は流れず、また前記ブロック選
択トランジスタＳＳＴにより他の選択されないブロック
すなわち非選択ブロックのソースは前記主ソース線ＭＳ
Ｌから分離されているので、該主ソース線に関わる容量
充電分の電流も限定された値に抑えることが可能であ
る。

【００２９】このように、正電圧をブロック内の選択さ
れなかった非選択ワード線に印加することにより前記副
ビット線ＳＢＬ１と非選択ワード線ＷＬ０、ＷＬ２、Ｗ
Ｌ３等の電位差を従来の５Ｖから１Ｖ〜２Ｖへと半分以
下にできるので、前記ビット線ディスターブ寿命を数桁
以上改善することが可能となる（図３）。

【００３０】また、選択ブロック内のメモリセルのソー
スが正電圧にバイアスされることの影響として、選択さ
れたワード線ＷＬ１の“１”データのソース側へのディ
スターブとソースカップリングによる選択ＷＬ１の
“０”データ書き込み効率劣化が考えられる。しかしな
がら、ソース電圧が１Ｖ程度以下となるように、“０”
状態のメモリセルの閾値Ｖthあるいは非選択ワード線へ
の印加電圧を調整することにより、それらの影響を無視
できる程度に抑えることが可能である。このような構成
にすることで、書き込みブロック単位でなく小セクタ単
位で行っても、ビット線ディスターブに耐えることがで
きる。図４に、前記した書き込み時の各線への印過電圧
値の一例を示す。

【００３１】本発明の第２の具体例をして以下に述べ
る。第１の具体例で示したビット線ディスターブに強い
メモリセル構成とバイアス条件だけでなく、小セクタ消
去でかつ十分な書換回数を保証するためには、消去時の
前記Ｐ−Ｗｅｌｌディスターブに対する改良が望まし
い。

【００３２】前記副ビット線選択トランジスタＳＢＴを
含むＰ−Ｗｅｌｌ（Ａ）と前記各メモリセルブロックを
含むＰ−Ｗｅｌｌ（Ｂ）とを相互に分離する（図４）。
消去時、非選択ワード線ＷＬに−１０Ｖ印加し、副ビッ
ト線選択トランジスタＳＢＴがＯＦＦすることおよび該
副ビット線選択トランジスタＳＢＴを含むＰ−Ｗｅｌｌ
（Ａ）と選択されたブロック内のＰ−Ｗｅｌｌ（Ｂ）と
が分離されていることから、非選択副ビット線選択トラ
ンジスタＳＢＴと非選択ブロック内のＰ−Ｗｅｌｌ
（Ｂ）は、浮遊状態すなわちフローティングのままとな
る。

【００３３】この時、ソース線が主ソース線ＭＳＬおよ
び副ソース線ＳＳＬに分離されていることが、非選択Ｐ
−Ｗｅｌｌ（Ｂ）の電位を浮遊状態に保つために重要で
ある。なぜならば、前記ソース線が主ソース線のみで形
成されていると、全てのソースが負電圧となり、そのた
め、メモリセルＴｒが導通することから、選択されてい
ないブロックを含むすべてのブロックの副ビット線ＳＢ
ＬおよびすべてのＰ−Ｗｅｌｌ（Ｂ）が−１０Ｖにバイ
アスされてしまうからである。以上のような構成とする
ことで、前記Ｐ−Ｗｅｌｌディスターブを選択ブロック
内のみに限定できるので、従来に比べメモリアレイを構
成するブロックの数分、前記Ｐ−Ｗｅｌｌディスターブ
を低減できる。

【００３４】書き込みに本発明具体例１を用い、消去に
本具体例を用いることで小セクタ書き換えを実現するこ
とが可能となる。図６に前記した消去時の各線への印過
電圧値の一例を示す。

【００３５】本発明の第３の具体例を以下に述べる。第
２の具体例では、メモリアレイのＰ−Ｗｅｌｌ（Ｂ）と
副ビット線選択トランジスタＳＢＴを含むＰ−Ｗｅｌｌ
（Ａ）とを相互に分離した。両Ｗｅｌｌ（Ａ）および
（Ｂ）を分離するとき、例えばＰ−Ｗｅｌｌの深さが２
μｍの場合、ボロンのイオン注入（１００ＫｅＶ、２×
１０¹³／ｃｍ² ）と、このイオン注入に続くドライブイ
ン（１１５０℃ ２００分）とでＰ−Ｗｅｌｌを形成し
た場合、横方向にもボロンが拡散するので、Ｐ−Ｗｅｌ
ｌ（Ａ）とＰ−Ｗｅｌｌ（Ｂ）の間隔を例えば４μｍと
いった大きな間隔とする必要があり、セル面積が大きく
なるという欠点があった。

【００３６】数ＭｅＶの加速エネルギーをイオンに与え
ることができるイオン注入装置を用いて、例えばボロン
を、１００ＫｅＶ、２５０ＫｅＶ、５００ＫｅＶ、７５
０ＫｅＶ、１ＭｅＶの加速エネルギーでそれぞれ５×１
０¹²／ｃｍ² のドーズ量でイオン注入し、その後、約１
０００℃ １００分間の軽いアニーリングで不純物を活
性化することにより、前記ボロンの横方向拡散を抑える
ことができ、前記Ｐ−Ｗｅｌｌ（Ａ）とＰ−Ｗｅｌｌ
（Ｂ）との間隔を２μｍ程度の小さな値にすることが可
能となる。

【００３７】書き込みに本発明具体例１を用い、消去に
本具体例を用いることで小セクタ書き換えを実現するこ
とが可能となる。

【００３８】本発明の第４の具体例を述べる。データ消
去時の前記Ｐ−Ｗｅｌｌディスターブについては、選択
されたブロックには電圧が印加されるので、消去単位
（セクタ）をワード線毎にしようとすると、選択ブロッ
ク内のワード線数に応じた前記Ｐ−Ｗｅｌｌディスター
ブに耐える必要があり、そのために消去時のＰ−Ｗｅｌ
ｌ電位を深くできないという欠点があった。

【００３９】この点に関しては、選択ブロック内の非選
択ワード線に負電圧を印加することにより、前記Ｐ−Ｗ
ｅｌｌディスターブを緩和することができる。実際、非
選択ワード線を−５Ｖとすることにより０Ｖの場合に比
べ数桁以上の補償回数の改善を図ることが可能となる。
この時、非選択ブロック選択線ＢＳＬには−１０Ｖを印
加して前記副ビット線選択トランジスタＳＢＴをＯＦＦ
し、非選択副ビット線および非選択副ソース線を浮遊状
態にしておくことで、非選択ブロックでの前記Ｐ−Ｗｅ
ｌｌディスターブを抑えることができる。

【００４０】則ち、メモリアレイのＰ−Ｗｅｌｌ（Ｂ）
がＰ−Ｗｅｌｌ（Ａ）から分離されていない場合、Ｐ−
Ｗｅｌｌ電位は−１０Ｖとなるが、非選択ブロックメモ
リセルのソースとドレインが浮遊状態であるため、この
ソースおよびドレインがある負の電圧まで充電されるこ
とから、前記Ｐ−Ｗｅｌｌディスターブを防ぐことがで
きる。この非選択ブロックのソースを浮遊状態におくこ
とがでるのは、ソース線が主ソース線および副ソース線
に断続可能に分割されていることから可能となる。

【００４１】書き込みに本発明具体例１を用い、消去に
本具体例を用いることで、小セクタ書き換えを実現する
ことが可能となる。図７に前記した消去時の各線への印
過電圧値の一例を示す。

【００４２】本発明の第５の具体例を述べる。前記第４
の具体例では、非選択ワード線ＷＬに負電圧を印加する
ことにより、前記Ｐ−Ｗｅｌｌディスターブを緩和した
が、前記Ｐ−Ｗｅｌｌは第２および第３具体例における
ようには、分離されていないので、非選択ブロックで前
記Ｐ−Ｗｅｌｌディスターブが発生する可能性があっ
た。

【００４３】そこで、本発明の第２の具体例および第３
の具体例におけると同様に、Ｐ−ＷｅｌｌをＰ−Ｗｅｌ
ｌ（Ａ）およびＰ−Ｗｅｌｌ（Ｂ）に分割した上に、さ
らに本発明の第４の具体例のように選択ブロック内の非
選択ワード線に負電圧を印加することで、選択ブロッ
ク、非選択ブロックともに、前記Ｐ−Ｗｅｌｌディスタ
ーブを抑えることができる。書き込みに本発明具体例１
を用い、消去に本具体例を用いることで小セクタ書き換
えを実現することが可能となる。このときの各線への印
過電圧値は、図７に示した例と同様な値を採用すること
ができる。

【００４４】本発明の第６の具体例について述べる。本
発明の第１から第５の具体例では、選択および非選択ワ
ード線に正と負すなわち双極の電圧を印加しなければな
らず、具体的な電源を得るについて、回路的な難しさが
存在する。特に、本発明の第４と第５具体例は、選択ワ
ード線と非選択ワード線とをそれぞれ逆符号の電圧にバ
イアスすることが必要となる。本具体例はそのようなワ
ード線駆動回路を提供しようとするものである図８は、
周辺回路の１つとしてメモりチップにワード線駆動回路
として組み込まれる電源回路を示す回路図であり、図９
はそのワード線駆動回路を概略的に示す断面図である。

【００４５】本発明に係るワード線駆動回路すなわち電
源回路では、ワード線ＷＬｎがＰＭＯＳ３１のドレイン
とＮＭＯＳ３２のドレインに接続されている。両ＭＯＳ
３１および３２は、それぞれのドレインが相互に直列接
続して形成されたＣＭＯＳモスであり、両ＭＯＳの接続
部分が出力電位として前記したワード線ＷＬｎに接続さ
れている。

【００４６】図８を参照するに、ＰＭＯＳ３１のソース
と該ＰＭＯＳの基板部分であるＮ−ｗｅｌｌは、電源Ｖ
３１に接続され、これによりＰＭＯＳ３１の基板電位す
なわちそのＮ−Ｗｅｌｌ電位は、前記ＣＭＯＳのＰＭＯ
Ｓ側に印加される例えば１０Ｖの正電圧Ｖ３１に等し
い。また、ＮＭＯＳ３２のソースと該ＮＭＯＳの基板部
分であるＰ−ｗｅｌｌ電位は、前記ＣＭＯＳのＮＭＯＳ
側に印加される例えば−１０Ｖの負電圧Ｖ３２に接続さ
れ、これによりＮＭＯＳ３２の基板電位すなわちそのＰ
−ｗｅｌｌは、前記メモリが組み込まれたシリコン基板
に形成されたディープＮ−ｗｅｌｌ中のＰ−ｗｅｌｌ中
に形成されており、前記基板からは電気的に分離されて
いる。

【００４７】前記ＰＭＯＳ３１のゲートには、ＰＭＯＳ
２１およびＮＭＯＳ２２からなるＣＭＯＳによって形成
される第１の電圧印加手段４１が接続されており、ＰＭ
ＯＳ３１は第１の電圧印加手段４１により駆動される。

【００４８】図９を参照するに、第１の電圧印加手段４
１を構成する前記ＰＭＯＳ２１のソースと該ＰＭＯＳの
Ｎ−ｗｅｌｌは電源Ｖ２１へ接続され、ＮＭＯＳ２２の
ソースと該ＮＭＯＳのＰ−ｗｅｌｌとは電源Ｖ２２へ接
続されている。

【００４９】この第１の電圧印加手段４１を構成するＣ
ＭＯＳ２１および２２のＰＭＯＳ２１側すなわちＶ２１
には、電源Ｖ３１に等しい電圧が印加される。従って、
ＰＭＯＳ２１の前記Ｎ−Ｗｅｌｌと、ＰＭＯＳ３１の前
記Ｎ−Ｗｅｌｌとを共通とすることができる。他方、第
１の電圧印加手段４１のＣＭＯＳ２１および２２の前記
ＮＭＯＳ２２側すなわちＶ２２には、電源Ｖ３１の電圧
よりも低くかつ電源Ｖ３２の電圧よりも高い両電圧値Ｖ
３１およびＶ３２間の中間値、例えば９Ｖが印加され
る。従って、ＮＭＯＳ２２の前記Ｐ−ｗｅｌｌは、前記
ＮＭＯＳ３２のＰ−ｗｅｌｌとは電気的に遮断されたＰ
−ｗｅｌｌで構成される。ＰＭＯＳ３１のゲートには、
両ＭＯＳ２１および２２の接続部分の電位が駆動出力と
して供給される。

【００５０】前記ＮＭＯＳ３２のゲートには、ＰＭＯＳ
１１およびＮＭＯＳ１２からなるＣＭＯＳによって形成
される第２の電圧印加手段４２が接続されており、ＮＭ
ＯＳ３２は第２の電圧印加手段４２により駆動される。

【００５１】第２の電圧印加手段４２を構成する前記Ｐ
ＭＯＳ１１のソースと該ＰＭＯＳのＮ−ｗｅｌｌは電源
Ｖ１１へ接続され、ＮＭＯＳ１２のソースと該ＮＭＯＳ
のＰ−ｗｅｌｌとは電源Ｖ１２へ接続されている。

【００５２】この第２の電圧印加手段４２を構成するＣ
ＭＯＳ１１および１２のＮＭＯＳ１２側すなわちＶ１２
には、電源Ｖ３２に等しい電圧が印加される。従って、
ＮＭＯＳ１２の前記Ｐ−Ｗｅｌｌと、ＮＭＯＳ３２の前
記Ｐ−Ｗｅｌｌとを共通とすることができる。他方、第
２の電圧印加手段４２のＣＭＯＳ１１および１２の前記
ＰＭＯＳ１１側すなわちＶ１１には、電源Ｖ３２の電圧
よりも高くかつ電源Ｖ３１の電圧よりも低い、両電圧値
Ｖ３１およびＶ３２間の中間値、例えば−９Ｖが印加さ
れる。従って、ＰＭＯＳ１１の前記Ｎ−ｗｅｌｌは、前
記ＰＭＯＳ３１およびＰＭＯＳ２１のＮ−ｗｅｌｌとは
電気的に遮断されたＮ−ｗｅｌｌで構成される。ＮＭＯ
Ｓ３２のゲートには、両ＭＯＳ１１および１２の接続部
分の電位が駆動出力として供給される。

【００５３】前記ＰＭＯＳ２１およびＮＭＯＳ２１のゲ
ートは、信号Ｃによって駆動される。前記ＰＭＯＳ１１
およびＮＭＯＳ１１のゲートも信号Ｃによって駆動され
る。図９は、信号Ｃの論理の説明図であり、信号Ｃは図
６に示されるような論理をとることができる。

【００５４】信号Ｃの生成方法は後述するとして、本具
体例では、図８および図９に示した電源回路すなわちワ
ード線駆動回路の動作について述べる。信号Ｃは、図１
０に示すとおり、書き込み時には選択されたワード線Ｗ
ＬでＬ、消去／読み出し時にはＨとなる。従って、書き
込み時には電源Ｖ２１とＶ２２をそれぞれ３Ｖと０Ｖと
することにより、第１の電圧印加手段（ＰＭＯＳ２１／
ＮＭＯＳ２２）４１の出力は、選択ワード線ＷＬで３
Ｖ、非選択ワード線ＷＬで０Ｖとなる。

【００５５】また、電源Ｖ１１およびＶ１２をそれぞれ
０Ｖと−８Ｖとすることにより、第２の電圧印加手段
（ＰＭＯＳ１１／ＮＭＯＳ１２）の出力は、選択ワード
線ＷＬで０Ｖ、非選択ワード線ＷＬで−８Ｖとなる。こ
の時、ワード線ドライバであるＣＭＯＳ（ＰＭＯＳ３１
／ＮＭＯＳ３２）の電源Ｖ３１には３Ｖ、電源Ｖ３２に
は−８Ｖがそれぞれ印加される。これにより、選択ワー
ド線ＷＬには−８Ｖを供給し非選択ＷＬには３Ｖを供給
することができる。このようなワード線ＷＬへの電圧の
印加により、書き込み時のディスターブを緩和すること
が可能となる。

【００５６】データの消去時では、信号Ｃは、図１０に
示すとおり、選択ワード線ＷＬでＨ、非選択ワード線Ｗ
ＬでＬとなる。従って、電源Ｖ２１を１０Ｖ、電源Ｖ２
２を０Ｖとすることにより、選択ワード線ＷＬでは、第
１の電圧印加手段（ＰＭＯＳ２１／ＮＭＯＳ２２）４１
の出力が０Ｖとなり、電源Ｖ３１も１０Ｖであることか
ら、この選択ＷＬには、１０Ｖの電圧が印加される。こ
の時、メモリセルを含むＰーＷｅｌｌ（Ｂ）が−１０Ｖ
に印加されていることから、選択ワード線のみ即ち小セ
クタを消去することができる。この時、電源Ｖ１１とＶ
１２とをそれぞれ０Ｖと−３Ｖとすることにより、選択
ワード線への出力時には、第２の電圧印加手段（ＰＭＯ
Ｓ１１／ＮＭＯＳ１２）４２の出力は、−３Ｖとなり、
ＮＭＯＳ３２がＯＦＦした状態となる。従って、電源Ｖ
３２を同じく−３Ｖとしておけば、非選択ワード線ＷＬ
への出力時には、第２の電圧印加手段（ＰＭＯＳ１１／
ＮＭＯＳ１２）４２の出力が０Ｖとなることから、非選
択ワード線は、−３Ｖにバイアスされ、Ｐ−Ｗｅｌｌデ
ィスターブを緩和することが可能となる。

【００５７】読み出し時は、Ｈｉｇｈ側の電源Ｖ１１、
Ｖ２１、Ｖ３１を３Ｖ（Ｖｃｃ）とし、Ｌｏｗ側電源Ｖ
１２、Ｖ２２、Ｖ３２を０Ｖ（Ｖｓｓ）とすることで選
択／非選択ワード線をコントロールできる。

【００５８】以上の動作を、図１１の動作電圧説明図に
まとめた。図１１に示された各バイアスを見ると、選択
ワード線と非選択ワード線との電位差は、書き込み時１
１Ｖ、消去時１５Ｖと大きいが、本発明のように基板部
分であるウェル（Ｗｅｌｌ（Ｂ））に電圧を分配するこ
とにより、ＮＭＯＳ、ＰＭＯＳのドレイン接合耐圧とし
ては当該電位差を耐える必要があるが、ゲート酸化膜厚
を薄くすることができ、これにより、トランジスタの駆
動能力を上げることが可能となる。

【００５９】本発明の第７の具体例について述べる。第
６の具体例で信号Ｃの論理について実現方法を述べなか
ったが、本具体例でその実現例を明らかにする。図１２
に本具体例のワード線選択回路４３を示す。ワード線選
択回路４３は、デコーダ選択信号を受けるＮＡＮＤ４４
と、書き込み時にＨｉｇｈとなる PROGRAM信号を受ける
インバータ４５と、該インバータの反転（PROGRAM-B ）
出力およびＮＡＮＤ４４の出力を受けるレベルシフター
４６とを備える。レベルシフター４６の出力は、ＸＮＯ
Ｒ（排他的論理和）４７に入力される。レベルシフター
４６の入力と、出力ノードＡおよびＢとの関係が、図１
３の論理値説明図に示されている。実際には、ノードＡ
は、PROGRAM-B でコントロールされ、ノードＢは、デコ
ーダ信号でコントロールされるように構成すると簡便で
ある。

【００６０】レベルシフター４６は、例えば具体例６と
して図８に示したワード線駆動回路の第１の電圧供給手
段（ＰＭＯＳ２１／ＮＭＯＳ２２）４１を駆動するため
に使用することができる。レベルシフター４６の電源Ｖ
ＨおよびＶＬは、電源Ｖ２１とＶ２２にそれぞれ相当
し、書き込み時は、３Ｖと０Ｖ、消去時は、１０Ｖと０
Ｖとなる。また、レベルシフター４６で第２の電圧供給
手段（ＰＭＯＳ１１／ＮＭＯＳ１２）４２を駆動するこ
とができ、その電源ＶＨおよびＶＬは、電源Ｖ１１とＶ
１２にそれぞれ相当し、書き込み時は０Ｖと−８Ｖで、
消去時は０Ｖと−５Ｖとなる。

【００６１】前記ノードＡ、ＢをＸＮＯＲ（排他的論理
和）４７で受けると、図１３に示す信号Ｃが得られる。
この出力信号Ｃにより、消去／読み出し時と書き込み時
とで、論理を変え、選択／非選択を入れ替えることが可
能となり、消去時および読み出し時に選択正電圧をワー
ド線に印加し、書き込み時には、選択ワード線に負電圧
を印加することが容易となり、接合耐圧に比べゲート酸
化膜が耐えるべき電圧を少なくすることができ、ゲート
酸化膜の薄膜化と駆動能力向上を図ることが可能とな
る。

【００６２】本発明の第８の具体例について述べる。第
６および第７の具体例では、ゲート酸化膜への印加電圧
を緩和する中間電源である前記電源Ｖ２２と電源Ｖ１１
とを、書き込み／消去時のいずれにも、０Ｖとして設定
していた。しかし、このため前記ＰＭＯＳ３１およびＮ
ＭＯＳ３２のゲート酸化膜は依然として１０Ｖ近い電圧
が印加される為、ゲート酸化膜を例えば１２０Ａ°と薄
くすると信頼性上の問題がでるおそれがある。

【００６３】第８具体例では、図１４および図１５に示
すように、前記電源Ｖ１１と電源Ｖ２２とに、それぞれ
異なる電圧を用いることで、更にゲート電極と前記ＰＭ
ＯＳ３１のソース側電源Ｖ３１との間の電位差を下げる
ことが可能となる。例えば、書き込み時Ｖ１１を０Ｖで
なく−３Ｖとすれば前記ＮＭＰＯＳ３２のゲート・ソー
ス間電位差は、−８Ｖから−５Ｖへ低減される。同様に
消去時Ｖ２２を０Ｖでなく５Ｖとすれば前記ＰＭＯＳ３
１のゲート−ソース間電位差は、１０Ｖから５Ｖへ低減
される。従って、ゲート酸化膜に加わる消去／書き込み
時電圧を５Ｖ以下とすることが可能となりゲート酸化膜
厚として１５０Ａ°以下としても信頼性上の問題を回避
することが可能となる。

【００６４】本発明の第９の具体例について述べる。フ
ラッシュメモリのフローティングゲート下のトンネル酸
化膜は、１０年以上のデータ保持と書き換え耐性を確保
するために例えば９０Ａ°以下とすることは困難で、書
き換えに必要な電圧も１０Ｖ以下にすることが困難であ
る。

【００６５】しかし、第８具体例で、ウェルの異なるＴ
ｒでゲートを駆動することにより前記ゲート酸化膜に加
わる電圧を所望の電圧以下に制限することが可能である
ことを述べたが、この考え方を拡張すれば、前記電源Ｖ
２１、Ｖ３１と前記電源Ｖ２２との電位差および前記電
源Ｖ１２、Ｖ３２と前記電源Ｖ２２との電位差および前
記電源Ｖ１２、Ｖ３２と前記電源Ｖ１１との電位差を更
に下げて、例えば周辺回路のゲート酸化膜に印加される
最大電圧を例えば２Ｖや１Ｖ以下に制限することも可能
となる。

【００６６】即ち、ゲート酸化膜厚として９０Ａ°以下
の例えば５０Ａ°といった膜厚を使用することも可能と
なる。また、本発明により、周辺Ｔｒのゲート酸化膜厚
に対する制限がなくなり、例えば、デコーダー駆動回路
などの周辺回路のゲート酸化膜厚が、フラッシュメモリ
セルのトンネル酸化膜厚よりも薄いフラッシュメモリを
実現できる。また、フラッシュメモリとゲート酸化膜厚
の５０Ａ°といった先端ロッジクデバイスの混載製品を
実現するという市場要求に対し、従来は、フラッシュ用
とロジック用の２種類のゲート酸化膜厚を用意する必要
があったが、本発明を用いればロジックデバイスのゲー
ト酸化膜厚をそのまま用いることができ、高性能混載デ
バイスを実現することが可能となる。

【００６７】本発明の第１０の具体例を図１６に沿って
説明する。本発明の第８および第９の具体例によるワー
ド線駆動回路では確かに前記ゲート電極と前記ソース側
電源との電位差は所望の電位差にまで下げることができ
る。しかしながら、ドレイン側（前記ＰＭＯＳ３１と前
記ＮＭＯＳ３２の接続点）では、ゲート電極との電位差
が高まることとなる。

【００６８】例えば、図１５に示した第８具体例の場
合、書き込み時の選択ワード線ＷＬへの電圧の印加で
は、ＰＭＯＳ３１は、ゲートへの３Ｖとドレインへの−
８Ｖとの計１１Ｖの電位差に耐える必要がある。また、
消去時の選択ワード線ＷＬへの電圧の印加では、ＮＭＯ
Ｓ３２はゲートへの−５Ｖと、ドレインへの１０Ｖとの
計１５Ｖの電位差に耐える必要がある。また、この電位
差がゲート酸化膜に印加されるような場合には、信頼性
上の問題からゲート酸化膜の薄膜化ができないこととな
ってしまう。

【００６９】そこで、その対策として、図１６に示すよ
うに、前記ＣＭＯＳ（３１および３２）におけるＮＭＯ
Ｓ３２およびＰＭＯＳ３１のドレイン側の高濃度不純物
領域４８および４９が、各ＭＯＳ３２および３１のゲー
ト電極５０および５１から離れるように、高濃度不純物
領域４８および４９の中心線Ｌ１を各ドレインの中心線
Ｌ２よりゲートから離れる方向へオフセットさせること
ができる。この高濃度不純物領域４８および４９のオフ
セットにより、それぞれのドレインのＮ−層およびＰ−
層で電界を吸収するような構造とすることができ、これ
により、ゲート酸化膜にかかる電界を緩和することが可
能となる。

【００７０】このようなオフセットの幅を調整すること
により、たとえ２０Ｖ近い電位差がゲートドレイン間に
印加される場合でも、ゲート酸化膜にかかる電位差を所
望の小さな値に調整することが可能となることから、ゲ
ート酸化膜を薄くすることができる。

【００７１】本発明の電源回路を、ワード線駆動回路に
ついて述べてきたが、本発明に係る前記電源回路は、ワ
ード線駆動回路に限定する必要はなく、例えばビット線
駆動回路やブロック選択線駆動回路等、半導体メモリの
種々の電源回路に適用することができ、必要な電圧とゲ
ート酸化膜にかかる電圧を分離することができ、より薄
いゲート酸化膜厚を周辺Ｔｒに使用できる不揮発性半導
体メモリを提供できる。

【００７２】

【発明の効果】本発明に係る前記半導体不揮発性メモリ
では、前記したように、データ書き込み時には、前記副
ビット線選択トランジスタおよびビット選択トランジス
タに連動する前記ブロック選択トランジスタの動作によ
り、選択されたグループのメモリセルについての副ビッ
ト線および副ソース線のみがそれぞれ前記ビット線およ
び前記ソース線に接続されることから、該ビット線およ
びソース線から選択されない他のグループの副ビット線
および副ソース線への電気的影響を遮断することができ
る。しかも、前記ビット線選択トランジスタおよび前記
ブロック選択トランジスタの両選択トランジスタを連動
させることにより、前記ブロック選択トランジスタの動
作を制御するための独立した制御回路が不要となる。

【００７３】また、前記ブロック選択トランジスタの動
作により、データ書き込み時に、選択されたグループの
副ソース線のみを前記ソース線に接続し、選択されなか
ったグループの副ソース線を前記ソース線から遮断する
ことにより、前記データ書き込み時に、選択されたグル
ープ内の選択されないワード線に副ビット線との電位差
を少なくするための正電位を与えても、これによりソー
ス線に流れる電流あるいはソース線の電位の上昇による
他のグループへの影響を抑制することができる。従っ
て、本発明によれば、新たなディスターブ問題を引き起
こすことなく前記した副ビット線ディスターブを防止す
ることができる。

【００７４】また、本発明の電源装置によれば、前記し
たように、前記ＰＭＯＳのゲートに該ＰＭＯＳのソース
電位と大きな電位差を示す前記ＮＭＯＳ側の負電位を印
加することなく前記ＰＭＯＳを導通状態におくことがで
き、また前記ＮＭＯＳのゲートに該ＮＭＯＳのソース電
位と大きな電位差を示す前記ＰＭＯＳ側の正電位を印加
することなく前記ＮＭＯＳを導通状態におくことができ
る。従って、本発明によれば、従来技術に比較して、各
ゲート電圧を低く設定することができることから、この
ゲート電圧の低減に応じて、ゲート酸化膜の厚さ寸法の
低減を図ることが可能となる。

【図面の簡単な説明】

【図１】従来のメモリアレイ等価回路図である。

【図２】本発明に係るメモリアレイ等価回路図である。

【図３】ビット線電圧とディスターブ寿命との関係を示
すグラフである。

【図４】本発明に係る具体例１の書き込み時電圧を示す
説明図である。

【図５】本発明に係るメモリアレイの断面図である。

【図６】本発明に係る具体例２の消去時電圧を示す説明
図である。

【図７】本発明に係る具体例４の消去時電圧を示す説明
図である。

【図８】本発明に係るワード線駆動回路図

【図９】本発明に係るワード線駆動回路の断面図であ
る。

【図１０】本発明に係る電源回路の説明図である。

【図１１】本発明に係る電源回路の動作電圧説明図であ
る。

【図１２】本発明に係るワード線選択回路図である。

【図１３】本発明に係るワード線選択回路図の論理値の
説明図である。

【図１４】本発明の他の具体例に係るワード線駆動回路
図である。

【図１５】本発明に係る電源回路の電圧説明図である。

【図１６】本発明に係る電源回路のＣＭＯＳの断面図で
ある。

【符号の説明】

ＷＬｎワード線ＣｇコントロールゲートＦｇフローティングゲートＳソースＤドレインＭＢＬｎ主ビット線ＭＳＬ主ソース線ＳＢＴ副ビット選択トランジスタＳＳＴブロック選択トランジスタＳＢＬｎ副ビット線Ｗｅｌｌ基板部分（ウエル）１１、２１、３１ＰＭＯＳ１２、２２、３２ＣＭＯＳ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】ワード線に接続されるコントロールゲー
ト、フローティングゲート、ソース線に接続されるソー
スおよびビット線に接続されるドレインをそれぞれが有
する複数のメモリセルを備え、ＦＮトンネル電流を用い
てデータの書換えが可能な半導体不揮発性メモリであっ
て、複数のワード線ごとに前記メモリセルをグループ化すべ
く複数のワード線に接続された前記メモリセルの前記ド
レインが相互に並列的に接続される副ビット線と、該副
ビット線を前記ビット線に断続可能に接続する副ビット
線選択トランジスタと、前記副ビット線によりグループ
化されたブロックの前記メモリセルの前記ソースに接続
された副ソース線と、該副ソース線を前記ソース線に断
続可能に接続するブロック選択トランジスタとを含み、
少なくとも各メモリセルへのデータの書き込みのため
に、この書き込みに先立ち、同一グループに関わる前記
副ビット線選択トランジスタおよび前記ブロック選択ト
ランジスタが選択されたグループに関わる前記副ビット
線および副ソース線のみをそれぞれ前記ビット線および
前記ソース線に接続すべく連動することを特徴とするＮ
ＯＲ型半導体不揮発性メモリ。
【請求項２】前記メモリセルへのデータの書き込み時
には、選択されたブロックに対応する前記副ビット選択
トランジスタおよび前記ブロック選択トランジスタが導
通状態におかれ、選択された当該ブロック内の前記副ビ
ット線にデータに応じた電圧が印加され、また当該ブロ
ック内の選択された前記ワード線には負電圧が印加され
当該ブロック内の選択されない前記ワード線には正電圧
が印加され、選択されない他のブロックに対応する前記
副ビット線選択トランジスタおよび前記ブロック選択ト
ランジスタが遮断状態におかれることを特徴とする請求
項１記載のＮＯＲ型半導体不揮発性メモリ。
【請求項３】前記メモリセルのデータの消去時には、
選択されたブロックに対応する前記副ビット選択トラン
ジスタおよび前記ブロック選択トランジスタが導通状態
におかれ、選択された当該ブロック内の前記副ビット線
に負電圧が印加され、また当該ブロック内の選択された
前記ワード線には正電圧が印加され当該ブロック内の選
択されない前記ワード線には負電圧が印加されることを
特徴とする請求項１記載のＮＯＲ型半導体不揮発性メモ
リ。
【請求項４】多数のメモリセルを有するメモリが組み
込まれた半導体基板に組み込まれ、前記メモリのデータ
書き込みおよび消去のために双極の電圧を起生する、半
導体メモリのための電源回路であって、第１の基板部分
に形成され、ゲートを有するＮＭＯＳのソースまたはド
レインおよび第１の基板部分と導電型を異にする第２の
基板部分に形成され、ゲートを有するＰＭＯＳのソース
またはドレインとを相互に直列接続して形成され、前記
ＰＭＯＳ側および前記ＮＭＯＳ側の両端に正電位および
負電位が印加されかつ前記両ＭＯＳの接続部分間から出
力電位が取り出されるＣＭＯＳと、前記ＰＭＯＳ側に印
加される前記電位および該電位よりも低くかつ前記ＮＭ
ＯＳ側に印加される前記電位よりも高い値を有する第１
の中間電位を選択的に前記ＰＭＯＳの前記ゲートに印加
する第１の電圧印加手段と、前記ＮＭＯＳ側に印加され
る前記電位および該電位よりも高くかつ前記ＰＭＯＳ側
に印加される前記電位よりも低い値を有する第２の中間
電位を選択的に前記ＮＭＯＳの前記ゲートに印加する第
２の電圧印加手段とを含む、半導体メモリのための双極
電圧回路。
【請求項５】前記ＰＭＯＳ側に印加される電位は正電
位であり、前記ＮＭＯＳ側に印加される電位は負電位で
ある請求項４記載の双極電圧回路。
【請求項６】前記第１および第２の電圧印加手段は、
それぞれがゲートを有し相互に異なる基板部分に形成さ
れかつ相互に直列接続されたＰＭＯＳおよびＮＭＯＳか
らなるＣＭＯＳを備え、第１の電圧印加手段から電圧を
印加される前記ＰＭＯＳの前記ゲートに当該第１の電圧
印加手段の前記ＰＭＯＳおよびＮＭＯＳの接続部分の電
位が印加され、第２の電圧印加手段から電圧を印加され
る前記ＮＭＯＳの前記ゲートに当該第２の電圧印加手段
の前記ＰＭＯＳおよびＮＭＯＳの接続部分の電位が印加
され、前記第１の電圧印加手段の前記ＰＭＯＳの前記基
板部分は前記第１の基板部分に接続されかつ前記第１の
電圧印加手段の前記ＮＭＯＳの前記基板部分は前記第１
の中間電位を有し、前記第２の電圧印加手段の前記ＰＭ
ＯＳの前記基板部分は前記第２の中間電位しかつ前記第
２の電圧印加手段の前記基板部分は前記第２の基板部分
に接続されていることを特徴とする請求項４記載の双極
電圧回路。
【請求項７】前記各基板部分は、前記半導体基板に形
成されたウエルである請求項４記載の双極電圧回路。
【請求項８】前記ＰＭＯＳおよび前記ＮＭＯＳの前記
各ドレインの高濃度不純物領域は当該ドレインの中心線
よりもそれぞれの前記ＭＯＳの前記ゲートから離れる方
向へオフセットしている請求項４記載の双極電圧回路。
【請求項９】前記メモリは、前記メモリセルがフロー
ティングゲートおよび該フローティングゲート下にトン
ネル酸化膜を有する半導体不揮発性メモリであり、前記
ＣＭＯＳのゲート酸化膜の厚さ寸法が前記メモリセルの
前記トンネル酸化膜のそれよりも小さいことを特徴とす
る請求項４記載の双極電圧回路。
【請求項１０】ワード線に接続されるコントロールゲ
ート、フローティングゲート、ソース線に接続されるソ
ースおよびビット線に接続されるドレインをそれぞれが
有し、半導体基板に組み込まれた複数のメモリセルと、
ＦＮトンネル電流を用いてデータを書換えるための前記
半導体基板に組み込まれた双極電圧回路とを備える書換
可能な半導体不揮発性メモリであって、複数のワード線ごとに前記メモリセルをグループ化すべ
く複数のワード線に接続された前記メモリセルの前記ド
レインが相互に並列的に接続される副ビット線と、該副
ビット線を前記ビット線に断続可能に接続する副ビット
線選択トランジスタと、前記副ビット線によりグループ
化されたブロックの前記メモリセルの前記ソースに接続
された副ソース線と、該副ソース線を前記ソース線に断
続可能に接続するブロック選択トランジスタとを含み、
少なくとも各メモリセルへのデータの書き込みのため
に、この書き込みに先立ち、同一グループに関わる前記
副ビット線選択トランジスタおよび前記ブロック選択ト
ランジスタが連動し、前記双極電圧回路は前記半導体基板の第１のウエルに形
成され、ゲートを有するＮＭＯＳのソースまたはドレイ
ンおよび第１のウエルと導電型を異にする第２のウエル
に形成され、ゲートを有するＰＭＯＳのソースまたはド
レインとを相互に直列接続して形成され、前記ＰＭＯＳ
側および前記ＮＭＯＳ側の両端に正電位および負電位が
印加されかつ前記両ＭＯＳの接続部分間から前記メモリ
セルの前記ワード線に印加される出力電位が取り出され
るＣＭＯＳと、前記ＰＭＯＳ側に印加される前記電位お
よび該電位よりも低くかつ前記ＮＭＯＳ側に印加される
前記電位よりも高い値を有する第１の中間電位を選択的
に前記ＰＭＯＳの前記ゲートに印加する第１の電圧印加
手段と、前記ＮＭＯＳ側に印加される前記電位および該
電位よりも高くかつ前記ＰＭＯＳ側に印加される前記電
位よりも低い値を有する第２の中間電位を選択的に前記
ＮＭＯＳの前記ゲートに印加する第２の電圧印加手段と
を備える、ＮＯＲ型半導体不揮発性メモリ。