JPH10313103A - キャパシタを有する半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流が小さく、かつ比誘電率の高いキ
ャパシタ誘電体層を含むキャパシタを有する半導体装置
を提供する。 【解決手段】 プラグ層９を通じてＭＯＳトランジスタ
２０のソース／ドレイン領域１５と接するように層間絶
縁層２７上にストレージノード１が形成されている。こ
のストレージノード１と対向するようにキャパシタ誘電
体層を介してセルプレート５が形成されている。ストレ
ージノード１は、Ｒｕよりなり、Ｒｕの（００２）配向
度が９５％以上である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置に関し、より特定的には、高誘電率材料を
含むキャパシタ誘電体層を１対の電極で挟んでなるキャ
パシタを有する半導体装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

【０００３】半導体装置のなかで、記憶情報のランダム
な入出力が可能なものとして、ＤＲＡＭ（Dynamic Rand
om Access Memory）が一般的に知られている。このＤＲ
ＡＭは、多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイと、外部との入出力に必要な周辺回路とか
ら構成されている。

【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳ（Metal oxide Semiconductor ）トランジ
スタと、これに接続された１個のキャパシタとから構成
されており、１トランジスタ１キャパシタ型のメモリセ
ルとして広く知られている。このような構成を有するメ
モリセルは、その構造が簡単なためメモリセルアレイの
集積度を向上させることが容易であり、大容量のＤＲＡ
Ｍに広く用いられている。

【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。

【０００６】係るＤＲＡＭの動作の不安定化を防止する
ため、限られた平面占有面積内においてキャパシタの容
量を増加させる必要がある。その手段の１つとして、キ
ャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる
材料を採用する方法が検討されている。ここで高誘電率
材料とは、一般にシリコン酸化膜の数倍から数百倍の誘
電率を有する材料であり、この高誘電率材料をキャパシ
タ誘電体層に用いることにより、キャパシタの形状を比
較的単純な形状に維持したまま、容易に容量の増加を図
ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ ：ＢＳＴ）、 酸化タンタル（Ｔａ
₂ Ｏ ₅ ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃ ：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ ：ＰＬＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ₃ ：ＳＴＯ）、チタン酸バ
リウム（ＢａＴｉＯ₃：ＢＴＯ）などが挙げられる。

【０００８】以下、キャパシタ誘電体層に高誘電率材料
を用いた従来のメモリセル構造について説明する。

【０００９】図７は、従来の半導体装置の構成を概略的
に示す断面図である。図７を参照して、素子分離絶縁層
１３によって分離されたシリコン基板１１の表面には、
ＭＯＳトランジスタ２０が形成されている。

【００１０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物濃度領域１５ｂとから
なるＬＤＤ（Lightly Doped Drain ）構造を有してい
る。ゲート電極層１９は、１対のソース／ドレイン領域
１５に挟まれる領域上にゲート絶縁層１７を介在して形
成されている。

【００１１】ゲート電極層１９の周囲は絶縁層２１で覆
われており、またソース／ドレイン領域１５の一方に
は、ビット線２３が電気的に接続されている。このビッ
ト線２３を覆うように絶縁層２５が形成されている。そ
してＭＯＳトランジスタ２０、ビット線２３などを覆う
ように層間絶縁層２７が形成されている。この層間絶縁
層２７には、ソース／ドレイン領域１５の他方に達する
コンタクトホール２７ａが形成されている。このコンタ
クトホール２７ａを埋込むようにプラグ層９が形成され
ており、このプラグ層９を通じてソース／ドレイン領域
１５と電気的に接続するようにキャパシタ１１０が形成
されている。

【００１２】キャパシタ１１０は、ストレージノード１
０１と、キャパシタ誘電体層１０３と、セルプレート１
０５とを有している。ストレージノード１０１は、層間
絶縁層２７上に形成され、プラグ層９と電気的に接続さ
れている。キャパシタ誘電体層１０３は、上述したいわ
ゆる高誘電率材料よりなっており、ストレージノード１
０１を覆うように形成されている。セルプレート１０５
は、このキャパシタ誘電体層１０３を介在してストレー
ジノード１０１と対向するように形成されている。

【００１３】このキャパシタ１１０を覆うように層間絶
縁層３１が形成されており、その層間絶縁層３１上に、
所望の形状にパターニングされた導電層３３が形成され
ている。またこの導電層３３を覆うように層間絶縁層３
５が形成されており、この層間絶縁層３５上に所定の形
状にパターニングされた導電層３７が形成されている。

【００１４】キャパシタ誘電体層１０３に高誘電率材料
を用いた場合には、ストレージノード１０１の材料に
は、酸化物を作りにくく、酸化物となっても導電性を維
持でき、かつキャパシタ誘電体層１０３のペロブスカイ
ト構造を得やすい材料が求められる。これらの特性を満
たす材料として、Ｒｕ（ルテニウム）、Ｉｒ（イリジウ
ム）、Ｒｅ（レニウム）、Ｐｔ（白金）、Ｐｄ（パラジ
ウム）、Ｒｈ（ロジウム）などが選ばれる。

【００１５】そしてこの場合、ストレージノード１０１
とセルプレート１０５との電気的特性の非対称性をなく
すために、セルプレート１０５にはストレージノード１
０１と同じ材質が用いられることが好ましい。

【００１６】従来の半導体装置の製造方法では、ストレ
ージノード１０１とセルプレート１０５とは、上述の材
質で形成される場合、基板温度：室温〜２００℃、スパ
ッタ圧力：５〜１０ｍＴｏｒｒ、スパッタガス：アルゴ
ン１００％の条件でスパッタリングにより成膜される。

【００１７】

【発明が解決しようとする課題】従来のキャパシタで
は、キャパシタ誘電体層のリーク電流が大きく、かつキ
ャパシタ誘電体層の比誘電率も小さく、Ｇｂｉｔ級のＤ
ＲＡＭなどへ適用するには必ずしも十分とは言えず、改
善の余地があった。

【００１８】それゆえ、本発明の目的は、リーク電流が
小さく、かつ比誘電率の高いキャパシタ誘電体層を含む
キャパシタを有する半導体装置を提供することである。

【００１９】

【課題を解決するための手段】本発明のキャパシタを有
する半導体装置は、高誘電率材料を含むキャパシタ誘電
体層を第１および第２の電極で挟んでなるキャパシタを
有する半導体装置であって、第１および第２の電極の少
なくともいずれかの材料のＸ線回折における（００２）
回折ピーク強度が、第１および第２の電極の積層方向に
おいて、（１０１）回折ピーク強度の７倍以上である。

【００２０】上記局面において好ましくは、第１および
第２の電極の積層方向において、（００２）回折ピーク
強度は、（１００）の回折ピーク強度の１７．５倍以上
である。

【００２１】上記局面において好ましくは、第１および
第２の電極の積層方向において、（００２）回折ピーク
強度は、（１０２）、（１０３）、（１１０）、（１１
２）の各回折ピーク強度の２８倍以上である。

【００２２】上記局面において好ましくは、第１および
第２の電極の少なくともいずれかの材料の９５％以上の
結晶が第１および第２の電極の積層方向に対して（００
２）方位を有している。

【００２３】上記局面において好ましくは、第１および
第２の電極の少なくともいずれかの結晶粒径は０．１μ
ｍ以下である。

【００２４】上記局面において好ましくは、第１および
第２の電極のいずれかは、チタンおよびチタン化合物の
少なくともいずれかを含む層上に形成されており、チタ
ンおよびチタン化合物の少なくともいずれかを含む層に
接する面と対向する面においてキャパシタ誘電体層と接
している。

【００２５】上記局面において好ましくは、第１および
第２の電極のいずれかは、ＲｕおよびＲｅの少なくとも
いずれかの材料を有している。

【００２６】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれる１種
以上の材料を有している。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００２８】実施の形態１ 図１は、本発明の実施の形態１におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図である。図
１を参照して、ここではキャパシタを有する半導体装置
の一例としてＤＲＡＭのメモリセル構造について説明す
る。

【００２９】素子分離絶縁層１３によって分離されたシ
リコン基板１１の表面には、ＭＯＳトランジスタ２０が
形成されている。

【００３０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物濃度領域１５ｂとから
なるＬＤＤ構造を有している。ゲート電極層１９は、た
とえばドープト多結晶シリコンよりなり、１対のソース
／ドレイン領域１５に挟まれる領域上にゲート絶縁層１
７を介在して形成されている。

【００３１】ゲート電極層１９の周囲は、たとえばシリ
コン酸化膜よりなる絶縁層２１で覆われており、またソ
ース／ドレイン領域１５の一方には、たとえばドープト
多結晶シリコンよりなるビット線２３が電気的に接続さ
れている。このビット線２３の周囲は、たとえばシリコ
ン酸化膜よりなる絶縁層２５で覆われている。そしてＭ
ＯＳトランジスタ２０、ビット線２３などを覆うように
上部表面が平坦化された、たとえばＢＰＳＧ（Boron-do
ped Phospho-Silicate Glass）よりなる層間絶縁層２７
が形成されている。この層間絶縁層２７には、ソース／
ドレイン領域１５の他方に達するコンタクトホール２７
ａが形成されている。このコンタクトホール２７ａを埋
込むように、たとえばドープト多結晶シリコンよりなる
プラグ層９が形成されており、このプラグ層９を通じて
ソース／ドレイン領域１５と電気的に接続するようにキ
ャパシタ１０が形成されている。

【００３２】キャパシタ１０は、ストレージノード１
と、キャパシタ誘電体層３と、セルプレート５とを有し
ている。ストレージノード１は、層間絶縁層２７上に形
成され、かつプラグ層９と電気的に接続されている。バ
リア層７は、たとえば窒化チタンの単層構造、または窒
化チタンとチタンとの２層構造、またはチタンと窒化チ
タンとチタンとの３層構造により形成されている。キャ
パシタ誘電体層３は、上述したいわゆる高誘電率材料よ
りなっており、ストレージノード１を覆うように形成さ
れている。セルプレート５は、このキャパシタ誘電体層
３を介在してストレージノード１と対向するように形成
されている。

【００３３】ストレージノード１は、たとえば金属ルテ
ニウム（Ｒｕ）よりなっており、そのＲｕのＸ線回折に
おける（００２）回折ピーク強度が、（１０１）回折ピ
ーク強度の７倍以上であり、（１００）の回折ピーク強
度の１７．５倍以上であり、（１０２）、（１０３）、
（１１０）、（１１２）の各回折ピーク強度の２８倍以
上である。つまり、ストレージノード１のＲｕの９５％
以上の結晶粒が、膜厚方向（シリコン基板１１の表面に
対して垂直方向）に（００２）の方位に揃っている。

【００３４】また、ストレージノード１の平面投影寸法
はたとえば１ＧｂｉｔＤＲＡＭにおいて０．２μｍ×
０．５μｍ程度であり、このストレージノード１を構成
するＲｕの結晶粒径は０．１μｍ以下であることが好ま
しい。

【００３５】なお、セルプレート５も、ストレージノー
ド１と同様、たとえばＲｕよりなっており、そのＲｕの
結晶方位はストレージノード１と同様であってもよい。

【００３６】このキャパシタ１０を覆うように層間絶縁
層３１が形成され、その層間絶縁層３１上に、パターニ
ングされた導電層３３が形成されている。この導電層３
３上に層間絶縁層３５が形成され、この層間絶縁層３５
上にパターニングされた導電層３７が形成されている。
この導電層３３および３７は、たとえばアルミニウムを
含む材料よりなっている。

【００３７】上記のようなストレージノード１における
Ｒｕの配向性および結晶粒径を得る成膜条件は、たとえ
ば基板温度：３５０℃、スパッタガス圧：１２ｍＴｏｒ
ｒ、スパッタガス：アルゴン／酸素＝９０／１０であ
る。なお、この条件に限られず、基板温度：２００〜６
００℃、スパッタガス圧：１．５〜２４ｍＴｏｒｒ、ス
パッタガス：アルゴン／酸素＝９５／５〜７０／３０の
範囲であれば、上述の配向性および結晶粒径を有するＲ
ｕを作製可能である。上記の条件でスパッタガスに酸素
を加えているのは酸素混入により結晶粒の成長を抑制
し、粒径微細化を達成するためである。この場合、Ｒｕ
膜中の酸素濃度は０．０１原子％〜１原子％となる。

【００３８】次に、本願発明者が行なった実験について
説明する。まず図１および図７に示すように層間絶縁層
２７のコンタクトホール２７ａ中を埋込むドープト多結
晶シリコンよりなるプラグ層９と直接接するように層間
絶縁層２７上全面にＲｕ膜を、本実施の形態および従来
例における各条件でスパッタリングにより成膜した。こ
のＲｕ膜上にシリコン酸化膜を５０ｎｍの膜厚で成膜
し、通常の写真製版技術およびエッチング技術によって
このシリコン酸化膜をパターニングした。このパターニ
ングされたシリコン酸化膜をマスクとしてＲｕ膜を、酸
素を主成分とするガス中でＲＩＥ（Reactive Ion Etchi
ng）によりパターニングにしてストレージノードパター
ンを得た。

【００３９】このパターニング後のストレージノードの
形状をＳＥＭで観察したところ、ストレージノードは大
別して図２および図３に示す２種類の形状となっている
ことが確認された。

【００４０】図２は従来例の条件で、また図３は本実施
の形態の条件で成膜された場合のストレージノードパタ
ーンの形状を示す平面図（ａ）、断面図（ｂ）である。

【００４１】図２を参照して、従来例の条件で成膜され
たＲｕよりなるストレージノード１０１では、結晶粒が
大きく、かつＸ線回折評価によれば結晶方位がランダム
であった。一方、図３を参照して、本実施の形態の条件
で成膜されたＲｕよりなるストレージノード１では、結
晶粒が細かく均一であり、同様なＸ線回折評価によれば
（００２）系統の回折ピーク強度が非常に強く、膜厚方
向（矢印Ｄ方向）においてこの方位に優先配向している
ことがわかった。また、断面形状から見ると従来例の条
件で製造されたストレージノード１０１（図２）では、
一方の側壁が矩形に抉れ、ストレージノードの寸法も予
定されていたものより小さな仕上がりとなっていた。こ
れに対し、本実施の形態の条件で製造されたストレージ
ノード１（図３）では各側壁が層間絶縁層２７の表面に
対してほぼ垂直な形状となっていた。

【００４２】また図２と図３とに示すストレージノード
１、１０１をなすＲｕの結晶粒１ａ、１０１ａの配向性
について調べた。その結果、図３に示すストレージノー
ド１では（００２）の配向度は９５％以上であったのに
対し、図２に示すストレージノード１０１ではこれより
も低いものであった。

【００４３】このＲｕの（００２）配向度については、
以下のようにＸ線回折ピーク強度を用いて測定した。図
２や図３に示すストレージノードをＸ線回折評価した場
合、たとえば図４に示すようなＸ線回折ピークの分布が
得られる。この図４において回折角度１５°〜１０５°
においては、Ｒｕの（００２）の回折ピーク以外に、比
較的強い（１００）、（１０１）、（１０２）、（１０
３）、（１１０）、（１１２）が認められる可能性があ
る。なお、図４においてはＲｕの（１００）、（１０
２）、（１１０）の回折ピークは認められてはいない。

【００４４】ここでＲｕの（００２）回折ピーク強度
が、（１０１）に対しては７倍以上、（１００）に対し
ては１７．５倍以上、（１０２）、（１０３）、（１１
０）、（１１２）に対してはそれぞれ２８倍以上であれ
ば、ストレージノードのＲｕ結晶粒の９５％以上が膜厚
方向に（００２）の方位に揃っていることになる。

【００４５】さらに、ストレージノードのＲｕの配向度
の変化に対するキャパシタ誘電体層のリーク電流と比誘
電率との変化について調べた。その結果を図５に示す。

【００４６】図５を参照して、ストレージノードのＲｕ
の（００２）配向度が高くなるほどキャパシタ誘電体層
のリーク電流値は低くなり、かつ比誘電率は高くなっ
た。

【００４７】特に、（００２）配向度が９３％ではキャ
パシタ誘電体層のリーク電流値は１０５ｎＡ／ｃｍ² で
あり、（００２）配向度が９５％では６８ｎＡ／ｃｍ²
であった。

【００４８】このことより、本願発明者は、キャパシタ
誘電体層のリーク電流および比誘電率が、ストレージノ
ードのＲｕの（００２）配向度に依存していることを見
出した。

【００４９】（００２）配向度が低くなるとリーク電流
値が高くなるのは、（００２）配向度が低くなることで
Ｒｕの結晶方位が図２に示すようにランダムとなり、あ
る結晶粒ではエッチングの結晶方位依存性が顕著に現れ
ることでストレージノード１０１の側壁に抉れによる鋭
角部分が生じ、この鋭角部分で電界集中が引起こされる
ためと考えられる。

【００５０】また（００２）配向度が高くなるとキャパ
シタ誘電体層の比誘電率が高くなるのは、（００２）の
結晶方位は、ペロブスカイト構造を持つ高誘電率材料の
キャパシタ誘電体層と整合性がよいため、この（００
２）配向度の高いストレージノード上にキャパシタ誘電
体層を成長させることにより、結晶性の良いキャパシタ
誘電体層が得られるためと考えられる。

【００５１】以上より、従来例においてキャパシタ誘電
体層のリーク電流値が高く、比誘電率が低くなっていた
理由は、ストレージノードのＲｕの（００２）配向度が
低かったためと判明した。

【００５２】さらに本願発明者は、図５の結果より、１
００ｎＡ／ｃｍ² 以下のキャパシタ誘電体層のリーク電
流値を得るためには、Ｒｕ結晶粒の（００２）配向度が
９５％以上でなければならないことを見出した。ここで
キャパシタ誘電体層のリーク電流値が１００ｎＡ／ｃｍ
² 以上としたのは、キャパシタ誘電体層がこれ以上のリ
ーク電流を有している場合には、Ｇｂｉｔ級のＤＲＡＭ
への応用に問題が生ずるからである。

【００５３】以上より、Ｇｂｉｔ級のＤＲＡＭに適用す
るためには、（００２）配向度を、従来例の製法では得
られなかった９５％以上にする必要があることがわかっ
た。

【００５４】また上述したように本実施の形態の条件で
Ｒｕよりなるストレージノードを形成した場合には、Ｒ
ｕの（００２）配向度が９５％以上となり、上述の（０
０２）配向度の条件を満たしている。したがって、本実
施の形態では、キャパシタ誘電体層のリーク電流が少な
く、かつ比誘電率の高いキャパシタを得ることができ
る。

【００５５】なお、図１において、ストレージノード１
をなすＲｕ結晶粒の大きさは上述のように方位が揃って
いれば大きくても構わないが、１ＧｂｉｔＤＲＡＭで
は、キャパシタの平面投影サイズが０．２μｍ×０．５
μｍ程度と考えられるため、０．１μｍ以下に微細化さ
れていることが好ましい。

【００５６】また図１に示す本実施の形態においてはス
トレージノード１の材質としてＲｕについて説明した
が、Ｒｅでも同様の効果が得られる。

【００５７】本実施の形態では、ストレージノード１の
Ｘ線回折における（００２）回折ピーク強度が（１０
１）回折ピーク強度の７倍以上となるため、結晶粒の
（００２）配向度を９５％以上にすることができる。こ
のため、ストレージノード１のパターニングした際のエ
ッチング時にストレージノード１の側壁をほぼ平坦にす
ることができる。よって、ストレージノード１の側壁に
生じた抉れ部に電界集中が生じることでキャパシタ誘電
体層３のリーク電流が増大することを防止することがで
きる。したがって、キャパシタ誘電体層３のリーク電流
の少ないキャパシタ１０を得ることができる。

【００５８】また、結晶粒の（００２）配向は、ペロブ
スカイト構造を持つ高誘電率材料よりなるキャパシタ誘
電体層３と整合性がよい。このため、結晶粒の（００
２）配向度が９５％以上となると、そのストレージノー
ド１上に形成されるキャパシタ誘電体層３は良い結晶性
を有することになる。したがって、キャパシタ誘電体層
３の比誘電率の高いキャパシタ１０を得ることができ
る。

【００５９】実施の形態２ 図６は、本発明の実施の形態２におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図である。図
６を参照して、本実施の形態の構成は、図１に示す実施
の形態１の構成と比較して、密着層７を設けた点で異な
る。

【００６０】密着層７は、ストレージノード１と層間絶
縁層２７との間に位置し、かつストレージノード１とプ
ラグ層９とを電気的に接続している。この密着層７は、
たとえばＴｉＮ（窒化チタン）／Ｔｉ（チタン）の積層
構造よりなっており、より正確な表現を取ればＴｉＮ／
ＴｉＮ／Ｔｉの積層構造、ＴｉＮ／ＴｉＳｉＮ／ＴｉＳ
ｉの積層構造、あるいはＴｉＮ／ＴｉＳｉＮ／Ｔｉの積
層構造よりなっている。

【００６１】また、ストレージノード１は、たとえばＲ
ｕよりなり、層間絶縁膜２７の表面に垂直な方向に対し
てＲｕの（００２）の配向度が９９％以上である。

【００６２】なお、これ以外の構造については図１に示
す実施の形態１と同様であるため、同一の部材について
は同一の符号を付し、その説明を省略する。

【００６３】本願発明者は、Ｒｕよりなるストレージノ
ード１の配向性が下地に依存することを調べる実験を行
なった。

【００６４】下地構造としてドープト多結晶シリコンよ
りなるプラグ層９上に密着層Ｔｉ／ＴｉＮ／Ｔｉあるい
はＴｉＮ／Ｔｉ構造を形成した。具体的には、密着層は
以下の工程により形成した。まずＴｉを成膜した後、ウ
ェハを取出し、ランプ加熱によってＴｉＳｉ（下地シリ
コンとチタンとを反応させる）を作製した。このランプ
加熱は窒素中あるいはアンモニア雰囲気中で行なわれる
ため、同時にＴｉの表面側にＴｉＮが形成された。なお
このＴｉＮの組成分析を行なったところ、Ｔｉ−Ｓｉ−
Ｎが混在して検出されたため、ＴｉＳｉＮとなっている
ことも考えられる。この後、再びＴｉＮを成膜し、通常
の窒素雰囲気でのランプ加熱処理を施して、上述のＴｉ
Ｎ／Ｔｉ構造を作製した。

【００６５】上述のような工程でＴｉＮ／Ｔｉ構造を作
製したため、この密着層は、正確にはＴｉＮ／ＴｉＮ／
Ｔｉの積層構造、ＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層
構造、あるいはＴｉＮ／ＴｉＳｉＮ／Ｔｉの積層構造に
なっているものと考えられる。

【００６６】このようなＴｉＮ／Ｔｉ構造の密着層上
に、実施の形態１で示した条件でＲｕよりなるストレー
ジノードをスパッタリング法により成膜し、そのストレ
ージノード上に高誘電率誘電体膜としてチタン酸バリウ
ムストロンチウムをＣＶＤ（Chemical Vapor Depositio
n ）法で成膜した。

【００６７】この後、Ｘ線回折評価を行ない、そのＸ線
回折パターンを見ると、回折角度１５°〜１０５°にお
いては、Ｒｕの（００２）回折ピークの他にＲｕの（１
０１）、（１０３）、（１１２）回折ピークが認められ
た。Ｒｕの（００２）回折ピーク強度が（１０１）に対
しては約７０倍、かつ（１０３）、（１１２）に対して
は約３００倍となっており、Ｒｕ結晶粒の９９％以上が
（００２）方位であることが判明した。またキャパシタ
誘電体層の電気特性についても、比誘電率が約１８５で
あり、リーク電流密度が１．５Ｖ印加時において約５０
ｎＡ／ｃｍ² であった。

【００６８】また、下地構造として上述した密着層を形
成すれば、基板温度を室温からと低温にし、またスパッ
タガスもアルゴン／酸素＝１００／０として酸素を含め
なくとも、ストレージノードにおいて９５％以上のＲｕ
の（００２）配向度を得ることが可能となる。また、ス
パッタガスがアルゴン／酸素＝１００／０であっても、
上述の密着層を下地構造とする場合には、ストレージノ
ードのＲｕ結晶粒の大きさを０．１μｍ以下とすること
ができる。

【００６９】また、下地構造として上述の密着層を形成
すると、電気特性の安定性が向上し、キャパシタ誘電体
層の比誘電率のばらつきは１６５±２５であったものが
１８５±１５に、キャパシタ誘電体層のリーク電流密度
は１．５Ｖ印加時に約５０±３０ｎＡ／ｃｍ² であった
ものが５０±２０ｎＡ／ｃｍ² にそれぞれ向上した。

【００７０】なお、本実施の形態においても、ストレー
ジノードの材料としてＲｕの他にＲｅを用いても同様の
効果が得られる。

【００７１】また本願発明者は、従来の一般的な方法で
得られた密着層上に、従来例の条件でストレージノード
を形成した場合、ストレージノードのＲｕ結晶粒の（０
０２）配向度は７０％〜９０％程度しかないことも確認
した。つまり、従来のストレージノードおよび密着層の
形成プロセスおよび条件を用いる限り、９５％以上の
（００２）配向度は得られないことが判明した。

【００７２】ここで、従来の一般的な密着層の製造方法
とは、密着層としてＴｉとＴｉＮとを連続成膜した後、
アニール（窒素雰囲気でのランプ加熱）によりＴｉＮ／
ＴｉＳｉ（下地シリコンとチタンとを反応させる）を得
る方法である。

【００７３】本実施の形態では、ストレージノード１と
層間絶縁層２７との間に密着層７となるＴｉＮ／Ｔｉ構
造が形成されているため、９９％以上の（００２）配向
度を実現することができる。したがって、実施の形態１
よりもより一層リーク電流が少なく、かつ比誘電率の高
いキャパシタ誘電体層を得ることができる。

【００７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７５】

【発明の効果】本発明のキャパシタを有する半導体装置
では、第１および第２の電極の少なくともいずれかのＸ
線回折における（００２）回折ピーク強度が（１０１）
回折ピーク強度の７倍以上となるため、結晶粒の（００
２）配向度を９５％以上にすることができる。このた
め、第１および第２の電極の少なくともいずれかのパタ
ーニングした際のエッチング時にこれらの電極の側壁面
をほぼ平坦にすることができる。よって、これらの電極
の側壁に生じた抉れ部に電界集中が生じることでリーク
電流が増大することを防止することができる。したがっ
て、低いリーク電流を有するキャパシタ誘電体層を実現
することができる。

【００７６】また、第１および第２の電極の少なくとも
いずれかの結晶粒の（００２）の配向は、ペロブスカイ
ト構造を持つ高誘電率材料よりなるキャパシタ誘電体層
と整合性がよい。このため、結晶粒の（００２）配向度
が９５％以上になると、電極上に形成されるキャパシタ
誘電体層はよい結晶性を有することになる。したがっ
て、高い比誘電率を有するキャパシタ誘電体層を実現す
ることができる。

【００７７】上記局面において好ましくは、第１および
第２の電極の積層方向において、第１および第２の電極
の少なくともいずれかの材料のＸ線回折における（００
２）回折ピーク強度が、（１００）の回折ピーク強度の
１７．５倍以上である。これにより、リーク電流が少な
く、かつ比誘電率の高いキャパシタ誘電体層を得ること
ができる。

【００７８】上記局面において好ましくは、第１および
第２の電極の積層方向において、（００２）回折ピーク
強度は、（１０２）、（１０３）、（１１０）、（１１
２）の各回折ピーク強度の２８倍以上である。これによ
り、上述した９５％以上の（００２）配向度を実現する
ことができ、リーク電流が少なく、かつ比誘電率の高い
キャパシタ誘電体層を得ることができる。

【００７９】上記局面において好ましくは、第１および
第２の電極の少なくともいずれかの材料の９５％以上の
結晶が第１および第２の電極の積層方向に対して（００
２）方位を有している。これにより、リーク電流が少な
く、かつ比誘電率の高いキャパシタ誘電体層を得ること
ができる。

【００８０】上記局面において好ましくは、第１および
第２の電極の少なくともいずれかの結晶粒径は０．１μ
ｍ以下である。これにより、１ＧｂｉｔＤＲＡＭのスト
レージノードへの適用が容易となる。

【００８１】上記局面において好ましくは、第１および
第２の電極のいずれかは、チタンおよびチタン化合物の
少なくともいずれかを含む層上に形成されており、チタ
ンおよびチタン化合物の少なくともいずれかを含む層に
接する面と対向する面においてキャパシタ誘電体層と接
している。これにより、９９％以上の（００２）配向度
を実現することができ、より一層リーク電流が少なく、
かつ比誘電率の高いキャパシタ誘電体層を得ることがで
きる。

【００８２】上記局面において好ましくは、第１および
第２の電極の少なくともいずれかは、ＲｕおよびＲｅの
少なくともいずれかの材料を有している。このように電
極に適切な材料を選択することにより、リーク電流が少
なく、かつ比誘電率の高いキャパシタ誘電体層を得るこ
とができる。

【００８３】上記局面において好ましくは、ペロブスカ
イト構造を有する高誘電率材料は、チタン酸バリウムス
トロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、
チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウ
ム、チタン酸バリウムよりなる群から選ばれた１種以上
よりなる。このように適切な材料を選択することによ
り、キャパシタの電荷量を増大させることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。

【図２】 従来例の条件でストレージノードを形成した
場合のストレージノードの構造を示す平面図（ａ）、断
面図（ｂ）である。

【図３】 本発明の実施の形態１における条件でストレ
ージノードを形成した場合のストレージノードの構造を
示す平面図（ａ）、断面図（ｂ）である。

【図４】 Ｒｕをストレージノードに用いた場合のスト
レージノードのＸ線回折評価を行なった場合の回折ピー
ク強度の分布を示す図である。

【図５】 ストレージノードのＲｕの（００２）配向度
とキャパシタ誘電体層のリーク電流と比誘電率との関係
を示すグラフである。

【図６】 本発明の実施の形態２におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。

【図７】 従来例のキャパシタを有する半導体装置の構
成を概略的に示す断面図である。

【符号の説明】

１ ストレージノード、３ キャパシタ誘電体層、５
セルプレート、１０キャパシタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 高誘電率材料を含むキャパシタ誘電体層
   を第１および第２の電極で挟んでなるキャパシタを有す
   る半導体装置であって、 前記第１および第２の電極の少なくともいずれかの材料
   のＸ線回折における（００２）回折ピーク強度が、前記
   第１および第２の電極の積層方向において（１０１）回
   折ピーク強度の７倍以上である、キャパシタを有する半
   導体装置。
2. 【請求項２】 前記第１および第２の電極の積層方向に
   おいて、前記（００２）回折ピーク強度は、（１００）
   の回折ピーク強度の１７．５倍以上である、請求項１に
   記載のキャパシタを有する半導体装置。
3. 【請求項３】 前記第１および第２の電極の積層方向に
   おいて、前記（００２）回折ピーク強度は、（１０
   ２）、（１０３）、（１１０）、（１１２）の各回折ピ
   ーク強度の２８倍以上である、請求項２に記載のキャパ
   シタを有する半導体装置。
4. 【請求項４】 前記第１および第２の電極の少なくとも
   いずれかの材料の９５％以上の結晶が前記第１および第
   ２の電極の積層方向に対して（００２）方位を有してい
   る、請求項１に記載のキャパシタを有する半導体装置。
5. 【請求項５】 前記第１および第２の電極の少なくとも
   いずれかの結晶粒径は０．１μｍ以下である、請求項１
   に記載のキャパシタを有する半導体装置。
6. 【請求項６】 前記第１および第２の電極のいずれか
   は、チタンおよびチタン化合物の少なくともいずれかを
   含む層上に形成されており、前記チタンおよびチタン化
   合物の少なくともいずれかを含む層に接する面と対向す
   る面において前記キャパシタ誘電体層と接している、請
   求項１に記載のキャパシタを有する半導体装置。
7. 【請求項７】 前記第１および第２の電極のいずれか
   は、ＲｕおよびＲｅの少なくともいずれかの材料を有し
   ている、請求項１に記載のキャパシタを有する半導体装
   置。
8. 【請求項８】 前記キャパシタ誘電体層に含まれる前記
   高誘電率材料は、チタン酸バリウムストロンチウム、酸
   化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
   酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
   ウムよりなる群から選ばれる１種以上の材料を有してい
   る、請求項１に記載のキャパシタを有する半導体装置。