JPH10313104A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10313104A JPH10313104A JP9122224A JP12222497A JPH10313104A JP H10313104 A JPH10313104 A JP H10313104A JP 9122224 A JP9122224 A JP 9122224A JP 12222497 A JP12222497 A JP 12222497A JP H10313104 A JPH10313104 A JP H10313104A
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Abstract
(57)【要約】
【課題】 半導体基体上における占有面積当たりの容量
が大きく、しかも信頼性の高いキャパシタを形成するこ
とができる半導体装置の製造方法を提供する。 【解決手段】 多結晶シリコン膜３上に形成されたＳｉ
Ｏ2 膜４をパターニングする際に、ＳｉＯ2 膜４を、所
定形状にパターニングされた多結晶シリコン膜５をマス
クとし、エッチングガスとしてＣ4 Ｆ8 ガス、ＣＯガ
ス、ＡｒガスおよびＯ2 ガスの混合ガスを用いたＲＩＥ
法によりエッチングする。この後、全面に多結晶シリコ
ン膜７を形成し、多結晶シリコン膜７，５を多結晶シリ
コン膜３の表面が露出するまでエッチバックすることに
より、ＳｉＯ2 膜４の側壁にのみ多結晶シリコン膜７を
残すとともに、多結晶シリコン膜５を除去し、さらに、
ＳｉＯ2 膜４を除去することにより、多結晶シリコン膜
３と多結晶シリコン膜７とにより、ほぼ垂直な三次元形
状を有する下部電極を形成する。
が大きく、しかも信頼性の高いキャパシタを形成するこ
とができる半導体装置の製造方法を提供する。 【解決手段】 多結晶シリコン膜３上に形成されたＳｉ
Ｏ2 膜４をパターニングする際に、ＳｉＯ2 膜４を、所
定形状にパターニングされた多結晶シリコン膜５をマス
クとし、エッチングガスとしてＣ4 Ｆ8 ガス、ＣＯガ
ス、ＡｒガスおよびＯ2 ガスの混合ガスを用いたＲＩＥ
法によりエッチングする。この後、全面に多結晶シリコ
ン膜７を形成し、多結晶シリコン膜７，５を多結晶シリ
コン膜３の表面が露出するまでエッチバックすることに
より、ＳｉＯ2 膜４の側壁にのみ多結晶シリコン膜７を
残すとともに、多結晶シリコン膜５を除去し、さらに、
ＳｉＯ2 膜４を除去することにより、多結晶シリコン膜
３と多結晶シリコン膜７とにより、ほぼ垂直な三次元形
状を有する下部電極を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）の高集積
密度化に伴って、その内部の回路素子の微細化が進んで
いる。こうした中、例えばメモリセルとしてキャパシタ
を用いたＤＲＡＭのような半導体記憶装置においては、
キャパシタの容量を確保しつつ高集積密度化を図ること
が重要となっている。すなわち、ＤＲＡＭの場合、製造
プロセスの単純さを考慮すると、メモリセルのキャパシ
タを平面構造とするのが最良であるが、この場合、メモ
リセルを縮小するとキャパシタの面積が小さくなり容量
が不足してしまう。そこで、トレンチキャパシタやスタ
ックトキャパシタなどのように、キャパシタの構造を三
次元に拡張し、キャパシタの実効的な面積を大きくする
ことにより、キャパシタの占有面積当たりの容量の増大
を図った構造が提案され、開発されている。このように
三次元に拡張された構造を有するキャパシタの一つに、
シリンダキャパシタがある。このシリンダキャパシタ
は、平面的な電極構造の上に、三次元に拡張された電極
構造を有し、この三次元に拡張された部分の容量を利用
することにより、占有面積当たりの容量を大きくしたも
のである。
密度化に伴って、その内部の回路素子の微細化が進んで
いる。こうした中、例えばメモリセルとしてキャパシタ
を用いたＤＲＡＭのような半導体記憶装置においては、
キャパシタの容量を確保しつつ高集積密度化を図ること
が重要となっている。すなわち、ＤＲＡＭの場合、製造
プロセスの単純さを考慮すると、メモリセルのキャパシ
タを平面構造とするのが最良であるが、この場合、メモ
リセルを縮小するとキャパシタの面積が小さくなり容量
が不足してしまう。そこで、トレンチキャパシタやスタ
ックトキャパシタなどのように、キャパシタの構造を三
次元に拡張し、キャパシタの実効的な面積を大きくする
ことにより、キャパシタの占有面積当たりの容量の増大
を図った構造が提案され、開発されている。このように
三次元に拡張された構造を有するキャパシタの一つに、
シリンダキャパシタがある。このシリンダキャパシタ
は、平面的な電極構造の上に、三次元に拡張された電極
構造を有し、この三次元に拡張された部分の容量を利用
することにより、占有面積当たりの容量を大きくしたも
のである。
【０００３】従来、このシリンダキャパシタは以下のよ
うにして形成されていた。すなわち、まず、図８に示す
ように、シリコン（Ｓｉ）基板のような半導体基板１０
１上の全面に、例えば二酸化シリコン（ＳｉＯ2 ）膜や
窒化シリコン（ＳｉＮ）膜のような層間絶縁膜１０２を
介して、例えば、化学気相成長（ＣＶＤ）法により厚さ
１００ｎｍ程度の多結晶Ｓｉ膜１０３を形成した後、こ
の多結晶Ｓｉ膜１０２上の全面に、例えば、ＣＶＤ法に
より厚さ６００ｎｍ程度のＳｉＯ2 膜１０４を形成し、
さらに、このＳｉＯ2 膜１０４上にリソグラフィー法に
より所定形状のレジストパターン１０５を形成する。こ
こで、多結晶Ｓｉ膜１０３は、例えばリン（Ｐ）のよう
な不純物がドープされ低抵抗化されている。なお、この
多結晶Ｓｉ膜１０３は、必要に応じて所定形状にパター
ニングされる。また、この場合、レジストパターン１０
５は、例えばほぼ円形の平面形状を有する。
うにして形成されていた。すなわち、まず、図８に示す
ように、シリコン（Ｓｉ）基板のような半導体基板１０
１上の全面に、例えば二酸化シリコン（ＳｉＯ2 ）膜や
窒化シリコン（ＳｉＮ）膜のような層間絶縁膜１０２を
介して、例えば、化学気相成長（ＣＶＤ）法により厚さ
１００ｎｍ程度の多結晶Ｓｉ膜１０３を形成した後、こ
の多結晶Ｓｉ膜１０２上の全面に、例えば、ＣＶＤ法に
より厚さ６００ｎｍ程度のＳｉＯ2 膜１０４を形成し、
さらに、このＳｉＯ2 膜１０４上にリソグラフィー法に
より所定形状のレジストパターン１０５を形成する。こ
こで、多結晶Ｓｉ膜１０３は、例えばリン（Ｐ）のよう
な不純物がドープされ低抵抗化されている。なお、この
多結晶Ｓｉ膜１０３は、必要に応じて所定形状にパター
ニングされる。また、この場合、レジストパターン１０
５は、例えばほぼ円形の平面形状を有する。
【０００４】次に、図９に示すように、レジストパター
ン１０５をエッチングマスクとして、例えば、反応性イ
オンエッチング（ＲＩＥ）法のようなドライエッチング
法により、ＳｉＯ2 膜１０４を異方性エッチングするこ
とにより、このＳｉＯ2 膜１０４を所定形状にパターニ
ングする。このときのエッチング条件の一例を挙げる
と、エッチングガスとしてＣ4 Ｆ8 、ＣＯおよびＡｒの
混合ガスを用い、Ｃ4 Ｆ8 の流量は１５ｓｃｃｍ、ＣＯ
の流量は１５０ｓｃｃｍ、Ａｒの流量は３００ｓｃｃ
ｍ、高周波電力は１５００Ｗ、圧力は４Ｐａである。こ
のＳｉＯ2 膜１０４のエッチングの際には、Ｃ4 Ｆ8 ガ
スの放電解離によって得られるＣＦx 系の活性種によっ
て、下地の多結晶Ｓｉ膜１０３に対する選択比が確保さ
れている。また、この場合、エッチング中に生成された
フルオロカーボン膜が、多量にＳｉＯ2 膜１０４のエッ
チング側壁を覆うことにより、ＳｉＯ2 膜１０４はテー
パー形状にエッチングされる。
ン１０５をエッチングマスクとして、例えば、反応性イ
オンエッチング（ＲＩＥ）法のようなドライエッチング
法により、ＳｉＯ2 膜１０４を異方性エッチングするこ
とにより、このＳｉＯ2 膜１０４を所定形状にパターニ
ングする。このときのエッチング条件の一例を挙げる
と、エッチングガスとしてＣ4 Ｆ8 、ＣＯおよびＡｒの
混合ガスを用い、Ｃ4 Ｆ8 の流量は１５ｓｃｃｍ、ＣＯ
の流量は１５０ｓｃｃｍ、Ａｒの流量は３００ｓｃｃ
ｍ、高周波電力は１５００Ｗ、圧力は４Ｐａである。こ
のＳｉＯ2 膜１０４のエッチングの際には、Ｃ4 Ｆ8 ガ
スの放電解離によって得られるＣＦx 系の活性種によっ
て、下地の多結晶Ｓｉ膜１０３に対する選択比が確保さ
れている。また、この場合、エッチング中に生成された
フルオロカーボン膜が、多量にＳｉＯ2 膜１０４のエッ
チング側壁を覆うことにより、ＳｉＯ2 膜１０４はテー
パー形状にエッチングされる。
【０００５】次に、エッチングマスクとして用いたレジ
ストパターン１０５を除去した後、図１０に示すよう
に、全面に、例えば、ＣＶＤ法により厚さ５０ｎｍ程度
の多結晶Ｓｉ膜１０６を形成する。この多結晶Ｓｉ膜１
０６も、多結晶Ｓｉ膜１０３と同様に低抵抗化されてい
る。
ストパターン１０５を除去した後、図１０に示すよう
に、全面に、例えば、ＣＶＤ法により厚さ５０ｎｍ程度
の多結晶Ｓｉ膜１０６を形成する。この多結晶Ｓｉ膜１
０６も、多結晶Ｓｉ膜１０３と同様に低抵抗化されてい
る。
【０００６】次に、図１１に示すように、多結晶Ｓｉ膜
１０６を、例えば、ＲＩＥ法により半導体基板１０１の
表面とほぼ垂直な方向に、多結晶Ｓｉ膜１０３の表面が
露出するまでエッチバックする。このとき、ＳｉＯ2 膜
１０４の上面に形成された多結晶シリコン膜１０６は、
ほぼ完全に除去されるようにする。これにより、ＳｉＯ
2 膜１０４の側壁にのみ多結晶Ｓｉ膜１０６が残され
る。
１０６を、例えば、ＲＩＥ法により半導体基板１０１の
表面とほぼ垂直な方向に、多結晶Ｓｉ膜１０３の表面が
露出するまでエッチバックする。このとき、ＳｉＯ2 膜
１０４の上面に形成された多結晶シリコン膜１０６は、
ほぼ完全に除去されるようにする。これにより、ＳｉＯ
2 膜１０４の側壁にのみ多結晶Ｓｉ膜１０６が残され
る。
【０００７】次に、図１２に示すように、例えば希フッ
酸溶液をエッチャントとして用いたウエットエッチング
法により、ＳｉＯ2 膜１０４をほぼ完全に除去する。こ
れにより、多結晶Ｓｉ膜１０３と多結晶Ｓｉ膜１０６と
により、三次元形状を有するキャパシタの下部電極が形
成される。
酸溶液をエッチャントとして用いたウエットエッチング
法により、ＳｉＯ2 膜１０４をほぼ完全に除去する。こ
れにより、多結晶Ｓｉ膜１０３と多結晶Ｓｉ膜１０６と
により、三次元形状を有するキャパシタの下部電極が形
成される。
【０００８】次に、図１３に示すように、多結晶Ｓｉ膜
１０３、１０６からなる下部電極の全面を覆うように、
例えば、ＣＶＤ法により厚さ１０ｎｍ程度のＳｉＮ膜１
０７を形成した後、このＳｉＮ膜１０７の全面を覆うよ
うに、例えば、ＣＶＤ法により厚さ５０ｎｍ程度の多結
晶Ｓｉ膜１０８を形成する。ここで、多結晶Ｓｉ膜１０
８はキャパシタの上部電極を構成するものであり、多結
晶Ｓｉ膜１０３，１０６と同様に低抵抗化されている。
なお、多結晶Ｓｉ膜１０８やＳｉＮ膜１０７は、必要に
応じて所定形状にパターニングされる。
１０３、１０６からなる下部電極の全面を覆うように、
例えば、ＣＶＤ法により厚さ１０ｎｍ程度のＳｉＮ膜１
０７を形成した後、このＳｉＮ膜１０７の全面を覆うよ
うに、例えば、ＣＶＤ法により厚さ５０ｎｍ程度の多結
晶Ｓｉ膜１０８を形成する。ここで、多結晶Ｓｉ膜１０
８はキャパシタの上部電極を構成するものであり、多結
晶Ｓｉ膜１０３，１０６と同様に低抵抗化されている。
なお、多結晶Ｓｉ膜１０８やＳｉＮ膜１０７は、必要に
応じて所定形状にパターニングされる。
【０００９】以上のようにして、半導体基板１０１上に
層間絶縁膜１０２を介して、多結晶Ｓｉ膜１０３，１０
６を下部電極、ＳｉＮ膜１０７を電極間の誘電体膜、多
結晶Ｓｉ膜１０８を上部電極とする、三次元の電極構造
を有するシリンダキャパシタが形成される。このように
して形成されたシリンダキャパシタは、多結晶シリコン
膜１０３，１０６からなる下部電極が三次元形状を有し
ているので、シリンダキャパシタの占有面積に比べて、
多結晶シリコン膜１０６の両側の面積の分だけ有効面積
を増加させることができる。これによって、シリンダキ
ャパシタの占有面積当たりの容量を大きくすることがで
きる。
層間絶縁膜１０２を介して、多結晶Ｓｉ膜１０３，１０
６を下部電極、ＳｉＮ膜１０７を電極間の誘電体膜、多
結晶Ｓｉ膜１０８を上部電極とする、三次元の電極構造
を有するシリンダキャパシタが形成される。このように
して形成されたシリンダキャパシタは、多結晶シリコン
膜１０３，１０６からなる下部電極が三次元形状を有し
ているので、シリンダキャパシタの占有面積に比べて、
多結晶シリコン膜１０６の両側の面積の分だけ有効面積
を増加させることができる。これによって、シリンダキ
ャパシタの占有面積当たりの容量を大きくすることがで
きる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来のシリンダキャパシタの製造方法では、ＳｉＯ2 膜
１０４のパターニングの際に、図９に示すように、Ｓｉ
Ｏ2 膜１０４の断面がテーパー形状になるという問題が
ある。このようにＳｉＯ2 膜１０４がテーパー形状にパ
ターニングされると、その後の工程で、このＳｉＯ2 膜
１０４の側壁に形成される多結晶Ｓｉ膜１０６が、図１
１に示すように、多結晶Ｓｉ膜１０３の表面に対して傾
斜した形状に形成される。その結果、図１３に示すよう
に、最終的に形成されるシリンダキャパシタにおいて
は、下部電極の端部（多結晶Ｓｉ膜１０６の先端部）で
ＳｉＮ膜１０７の厚さが減少することによる短絡不良
や、下部電極の底部（多結晶シリコン膜１０３の部分）
でＳｉＮ膜１０７の厚さが増加することよる容量の低下
が生じ、信頼性が低いという問題があった。
従来のシリンダキャパシタの製造方法では、ＳｉＯ2 膜
１０４のパターニングの際に、図９に示すように、Ｓｉ
Ｏ2 膜１０４の断面がテーパー形状になるという問題が
ある。このようにＳｉＯ2 膜１０４がテーパー形状にパ
ターニングされると、その後の工程で、このＳｉＯ2 膜
１０４の側壁に形成される多結晶Ｓｉ膜１０６が、図１
１に示すように、多結晶Ｓｉ膜１０３の表面に対して傾
斜した形状に形成される。その結果、図１３に示すよう
に、最終的に形成されるシリンダキャパシタにおいて
は、下部電極の端部（多結晶Ｓｉ膜１０６の先端部）で
ＳｉＮ膜１０７の厚さが減少することによる短絡不良
や、下部電極の底部（多結晶シリコン膜１０３の部分）
でＳｉＮ膜１０７の厚さが増加することよる容量の低下
が生じ、信頼性が低いという問題があった。
【００１１】ところで、ＳｉＯ2 膜１０４がテーパー形
状にパターニングされるのは、上述のように、エッチン
グ時に生成されるフルオロカーボン膜が、多量にＳｉＯ
2 膜１０４のエッチング側壁を覆うことに起因してい
る。このため、エッチングガスとしてＣ4 Ｆ8 ガス、Ｃ
ＯガスおよびＡｒガスの混合ガスを用いたドライエッチ
ング法によりＳｉＯ2 膜１０４をエッチングする場合、
ＳｉＯ2 膜１０４がテーパー形状にパターニングされる
ことを防止することは困難である。
状にパターニングされるのは、上述のように、エッチン
グ時に生成されるフルオロカーボン膜が、多量にＳｉＯ
2 膜１０４のエッチング側壁を覆うことに起因してい
る。このため、エッチングガスとしてＣ4 Ｆ8 ガス、Ｃ
ＯガスおよびＡｒガスの混合ガスを用いたドライエッチ
ング法によりＳｉＯ2 膜１０４をエッチングする場合、
ＳｉＯ2 膜１０４がテーパー形状にパターニングされる
ことを防止することは困難である。
【００１２】また、ＳｉＯ2 膜１０４を、単に多結晶Ｓ
ｉ膜１０３の表面に対してほぼ垂直にエッチングするの
であれば、Ｃ4 Ｆ8 ガス、ＣＯガスおよびＡｒガスの混
合ガスにＯ2 ガスを添加したエッチングガスを用いたド
ライエッチング法によりＳｉＯ2 膜１０４をエッチング
すればよいが、この場合、ＳｉＯ2 膜１０４のレジスト
パターン１０５に対する選択比が低下するため、プロセ
スマージンの確保が難しく、所望のパターン形成が困難
になるという問題が生じる。
ｉ膜１０３の表面に対してほぼ垂直にエッチングするの
であれば、Ｃ4 Ｆ8 ガス、ＣＯガスおよびＡｒガスの混
合ガスにＯ2 ガスを添加したエッチングガスを用いたド
ライエッチング法によりＳｉＯ2 膜１０４をエッチング
すればよいが、この場合、ＳｉＯ2 膜１０４のレジスト
パターン１０５に対する選択比が低下するため、プロセ
スマージンの確保が難しく、所望のパターン形成が困難
になるという問題が生じる。
【００１３】したがって、この発明の目的は、酸化シリ
コン膜をエッチングによりパターニングする際に、酸化
シリコン膜がテーパー形状にエッチングされることを防
止することができる半導体装置の製造方法を提供するこ
とにある。
コン膜をエッチングによりパターニングする際に、酸化
シリコン膜がテーパー形状にエッチングされることを防
止することができる半導体装置の製造方法を提供するこ
とにある。
【００１４】この発明の他の目的は、半導体基体上にお
ける占有面積当たりの容量が大きく、しかも信頼性の高
いキャパシタを形成することができる半導体装置の製造
方法を提供することにある。
ける占有面積当たりの容量が大きく、しかも信頼性の高
いキャパシタを形成することができる半導体装置の製造
方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による半導体装置の製造方法
は、半導体基体上に酸化シリコン膜を形成する工程と、
酸化シリコン膜上に多結晶シリコン膜を形成する工程
と、多結晶シリコン膜を所定形状にパターニングする工
程と、酸化シリコン膜を所定形状にパターニングされた
多結晶シリコン膜をマスクとして、少なくともフルオロ
カーボン系ガスを含む母ガスに酸素ガスを添加したエッ
チングガスを用いたドライエッチング法によりエッチン
グすることにより、酸化シリコン膜を所定形状にパター
ニングする工程とを有することを特徴とするものであ
る。
に、この発明の第１の発明による半導体装置の製造方法
は、半導体基体上に酸化シリコン膜を形成する工程と、
酸化シリコン膜上に多結晶シリコン膜を形成する工程
と、多結晶シリコン膜を所定形状にパターニングする工
程と、酸化シリコン膜を所定形状にパターニングされた
多結晶シリコン膜をマスクとして、少なくともフルオロ
カーボン系ガスを含む母ガスに酸素ガスを添加したエッ
チングガスを用いたドライエッチング法によりエッチン
グすることにより、酸化シリコン膜を所定形状にパター
ニングする工程とを有することを特徴とするものであ
る。
【００１６】この発明の第２の発明は、半導体基体上に
キャパシタを形成するようにした半導体装置の製造方法
において、半導体基体上に第１の導電膜を形成する工程
と、第１の導電膜上に酸化シリコン膜を形成する工程
と、酸化シリコン膜上に多結晶シリコン膜を形成する工
程と、多結晶シリコン膜を所定形状にパターニングする
工程と、酸化シリコン膜を所定形状にパターニングされ
た多結晶シリコン膜をマスクとして、少なくともフルオ
ロカーボン系ガスを含む母ガスに酸素ガスを添加したエ
ッチングガスを用いたドライエッチング法によりエッチ
ングすることにより、酸化シリコン膜を所定形状にパタ
ーニングする工程と、全面に第２の導電膜を形成する工
程と、第２の導電膜および多結晶シリコン膜をエッチバ
ックすることにより、酸化シリコン膜の側壁にのみ第２
の導電膜を残すとともに多結晶シリコン膜を除去する工
程と、酸化シリコン膜を除去する工程と、全面に誘電体
膜を形成する工程と、誘電体膜上に第３の導電膜を形成
する工程とを有することを特徴とするものである。
キャパシタを形成するようにした半導体装置の製造方法
において、半導体基体上に第１の導電膜を形成する工程
と、第１の導電膜上に酸化シリコン膜を形成する工程
と、酸化シリコン膜上に多結晶シリコン膜を形成する工
程と、多結晶シリコン膜を所定形状にパターニングする
工程と、酸化シリコン膜を所定形状にパターニングされ
た多結晶シリコン膜をマスクとして、少なくともフルオ
ロカーボン系ガスを含む母ガスに酸素ガスを添加したエ
ッチングガスを用いたドライエッチング法によりエッチ
ングすることにより、酸化シリコン膜を所定形状にパタ
ーニングする工程と、全面に第２の導電膜を形成する工
程と、第２の導電膜および多結晶シリコン膜をエッチバ
ックすることにより、酸化シリコン膜の側壁にのみ第２
の導電膜を残すとともに多結晶シリコン膜を除去する工
程と、酸化シリコン膜を除去する工程と、全面に誘電体
膜を形成する工程と、誘電体膜上に第３の導電膜を形成
する工程とを有することを特徴とするものである。
【００１７】上述のように構成されたこの発明の第１の
発明によれば、酸化シリコン膜をドライエッチング法に
よりパターニングする際に、多結晶シリコン膜をマスク
としているので、このときのドライエッチングに、少な
くともフルオロカーボン系ガスを含む母ガスに酸素ガス
を添加したエッチングガスを用いても、エッチングされ
る酸化シリコン膜とマスクとして用いた多結晶シリコン
膜との間の選択比が十分に大きいので、酸化シリコン膜
を所望の形状（マスクの形状）にパターニングすること
が容易に可能となる。また、このように、多結晶シリコ
ン膜をマスクとして用いることにより、酸化シリコン膜
をドライエッチング法にパターニングする際に、フルオ
ロカーボン系ガスを含む母ガスに酸素ガスを添加したエ
ッチングガスを用いることが可能となるため、エッチン
グ側壁へのフルオロカーボン膜の堆積を抑えて、酸化シ
リコン膜を半導体基板の表面に対してほぼ垂直にエッチ
ング加工することができる。したがって、酸化シリコン
膜をドライエッチング法によりパターニングする際に、
酸化シリコン膜がテーパー形状にエッチングされること
を防止することができる。
発明によれば、酸化シリコン膜をドライエッチング法に
よりパターニングする際に、多結晶シリコン膜をマスク
としているので、このときのドライエッチングに、少な
くともフルオロカーボン系ガスを含む母ガスに酸素ガス
を添加したエッチングガスを用いても、エッチングされ
る酸化シリコン膜とマスクとして用いた多結晶シリコン
膜との間の選択比が十分に大きいので、酸化シリコン膜
を所望の形状（マスクの形状）にパターニングすること
が容易に可能となる。また、このように、多結晶シリコ
ン膜をマスクとして用いることにより、酸化シリコン膜
をドライエッチング法にパターニングする際に、フルオ
ロカーボン系ガスを含む母ガスに酸素ガスを添加したエ
ッチングガスを用いることが可能となるため、エッチン
グ側壁へのフルオロカーボン膜の堆積を抑えて、酸化シ
リコン膜を半導体基板の表面に対してほぼ垂直にエッチ
ング加工することができる。したがって、酸化シリコン
膜をドライエッチング法によりパターニングする際に、
酸化シリコン膜がテーパー形状にエッチングされること
を防止することができる。
【００１８】この発明の第２の発明によれば、酸化シリ
コン膜をパターニングする際に、この酸化シリコン膜
を、所定形状にパターニングされた多結晶シリコン膜を
マスクとして、少なくともフルオロカーボン系ガスを含
む母ガスに酸素ガスを添加したエッチングガスを用いた
ドライエッチング法によりエッチングするようにしてい
るので、第１の発明と同様に、酸化シリコン膜を半導体
基体の表面、したがって、第１の導電膜の表面に対して
ほぼ垂直にエッチング加工することができる。そして、
このエッチングによって形成された酸化シリコン膜の側
壁が第１の導電膜の表面に対してほぼ垂直になることか
ら、その後の工程において、この酸化シリコン膜の側壁
に形成される第２の導電膜を、第１の導電膜の表面に対
してほぼ垂直に形成することができ、これらの第１の導
電膜と第２の導電膜とにより、ほぼ垂直な三次元形状を
有する下部電極を形成することができる。
コン膜をパターニングする際に、この酸化シリコン膜
を、所定形状にパターニングされた多結晶シリコン膜を
マスクとして、少なくともフルオロカーボン系ガスを含
む母ガスに酸素ガスを添加したエッチングガスを用いた
ドライエッチング法によりエッチングするようにしてい
るので、第１の発明と同様に、酸化シリコン膜を半導体
基体の表面、したがって、第１の導電膜の表面に対して
ほぼ垂直にエッチング加工することができる。そして、
このエッチングによって形成された酸化シリコン膜の側
壁が第１の導電膜の表面に対してほぼ垂直になることか
ら、その後の工程において、この酸化シリコン膜の側壁
に形成される第２の導電膜を、第１の導電膜の表面に対
してほぼ垂直に形成することができ、これらの第１の導
電膜と第２の導電膜とにより、ほぼ垂直な三次元形状を
有する下部電極を形成することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２０】図１〜図７は、半導体基板上にシリンダキ
ャパシタを形成するようにした、この発明の一実施形態
による半導体装置の製造方法を示す。
ャパシタを形成するようにした、この発明の一実施形態
による半導体装置の製造方法を示す。
【００２１】すなわち、この半導体装置の製造方法にお
いては、まず、図１に示すように、Ｓｉ基板のような半
導体基板１上の全面に、例えばＳｉＯ2 膜やＳｉＮ膜の
ような層間絶縁膜２を介して、第１の導電膜として、例
えば、ＣＶＤ法により厚さ１００ｎｍ程度の多結晶Ｓｉ
膜３を形成した後、この多結晶Ｓｉ膜３上の全面に、例
えば、ＣＶＤ法により厚さ６００ｎｍ程度のＳｉＯ2 膜
４を形成し、このＳｉＯ2 膜４上の全面に、例えばＣＶ
Ｄ法により、厚さ１００ｎｍ程度の多結晶シリコン膜５
を形成し、さらに、この多結晶シリコン膜５上に、リソ
グラフィー法により所定形状のレジストパターン６を形
成する。ここで、多結晶Ｓｉ膜３は、例えばＰのような
不純物がドープされ低抵抗化されている。なお、この多
結晶Ｓｉ膜３は、必要に応じて所定形状にパターニング
される。また、この場合、レジストパターン６は、例え
ばほぼ円形の平面形状を有する。
いては、まず、図１に示すように、Ｓｉ基板のような半
導体基板１上の全面に、例えばＳｉＯ2 膜やＳｉＮ膜の
ような層間絶縁膜２を介して、第１の導電膜として、例
えば、ＣＶＤ法により厚さ１００ｎｍ程度の多結晶Ｓｉ
膜３を形成した後、この多結晶Ｓｉ膜３上の全面に、例
えば、ＣＶＤ法により厚さ６００ｎｍ程度のＳｉＯ2 膜
４を形成し、このＳｉＯ2 膜４上の全面に、例えばＣＶ
Ｄ法により、厚さ１００ｎｍ程度の多結晶シリコン膜５
を形成し、さらに、この多結晶シリコン膜５上に、リソ
グラフィー法により所定形状のレジストパターン６を形
成する。ここで、多結晶Ｓｉ膜３は、例えばＰのような
不純物がドープされ低抵抗化されている。なお、この多
結晶Ｓｉ膜３は、必要に応じて所定形状にパターニング
される。また、この場合、レジストパターン６は、例え
ばほぼ円形の平面形状を有する。
【００２２】次に、図２に示すように、レジストパター
ン６をエッチングマスクとして、例えばドライエッチン
グ法により、多結晶シリコン膜５を所定形状にパターニ
ングする。この後、エッチングマスクとして用いたレジ
ストパターン６を除去する。
ン６をエッチングマスクとして、例えばドライエッチン
グ法により、多結晶シリコン膜５を所定形状にパターニ
ングする。この後、エッチングマスクとして用いたレジ
ストパターン６を除去する。
【００２３】次に、図３に示すように、所定形状にパタ
ーニングされた多結晶シリコン膜５をエッチングマスク
として、例えば、ＲＩＥ法のようなドライエッチング法
により、ＳｉＯ2 膜４を異方性エッチングすることによ
り、このＳｉＯ2 膜４を所定形状にパターニングする。
このＳｉＯ2 膜４のエッチングは、例えばマグネトロン
型ＲＩＥ装置を用い、エッチングガスとして、少なくと
もフルオロカーボン系ガスを含む母ガスに酸素ガスを添
加した混合ガスを用いて行う。なお、ここで、エッチン
グマスクとして多結晶Ｓｉ膜５を用いているのは、フル
オロカーボン系ガスに酸素ガスを添加したエッチングガ
スを用いたＲＩＥ法によりＳｉＯ2 膜４をエッチングす
る際に、選択比を大きくとることができるためである。
ーニングされた多結晶シリコン膜５をエッチングマスク
として、例えば、ＲＩＥ法のようなドライエッチング法
により、ＳｉＯ2 膜４を異方性エッチングすることによ
り、このＳｉＯ2 膜４を所定形状にパターニングする。
このＳｉＯ2 膜４のエッチングは、例えばマグネトロン
型ＲＩＥ装置を用い、エッチングガスとして、少なくと
もフルオロカーボン系ガスを含む母ガスに酸素ガスを添
加した混合ガスを用いて行う。なお、ここで、エッチン
グマスクとして多結晶Ｓｉ膜５を用いているのは、フル
オロカーボン系ガスに酸素ガスを添加したエッチングガ
スを用いたＲＩＥ法によりＳｉＯ2 膜４をエッチングす
る際に、選択比を大きくとることができるためである。
【００２４】このときのエッチング条件の一例を挙げる
と、エッチングガスとしてＣ4 Ｆ8ガス、ＣＯガス、Ａ
ｒガスおよびＯ2 ガスの混合ガスを用い、Ｃ4 Ｆ8 の流
量は１５ｓｃｃｍ、ＣＯの流量は１５０ｓｃｃｍ、Ａｒ
の流量は３００ｓｃｃｍ、Ｏ2 の流量は１０ｓｃｃｍ、
高周波電力は１５００Ｗ、圧力は４Ｐａである。このＳ
ｉＯ2 膜４のエッチングの際には、Ｃ4 Ｆ8 ガスの放電
解離によって得られるＣＦx 系の活性種によって、下地
の多結晶Ｓｉ膜３に対する選択比が確保されている。ま
た、この場合、Ｃ4 Ｆ8 ガス、ＣＯガスおよびＡｒガス
にＯ2 ガスを添加したエッチングガスを用いることによ
り、エッチング時に生成されるフルオロカーボン膜がエ
ッチング側壁に堆積することが抑えられるので、ＳｉＯ
2 膜４は下地の多結晶Ｓｉ膜３の表面に対してほぼ垂直
にエッチングされる。したがって、この場合、ＳｉＯ2
膜４は、ほぼ円柱形状にパターニングされる。
と、エッチングガスとしてＣ4 Ｆ8ガス、ＣＯガス、Ａ
ｒガスおよびＯ2 ガスの混合ガスを用い、Ｃ4 Ｆ8 の流
量は１５ｓｃｃｍ、ＣＯの流量は１５０ｓｃｃｍ、Ａｒ
の流量は３００ｓｃｃｍ、Ｏ2 の流量は１０ｓｃｃｍ、
高周波電力は１５００Ｗ、圧力は４Ｐａである。このＳ
ｉＯ2 膜４のエッチングの際には、Ｃ4 Ｆ8 ガスの放電
解離によって得られるＣＦx 系の活性種によって、下地
の多結晶Ｓｉ膜３に対する選択比が確保されている。ま
た、この場合、Ｃ4 Ｆ8 ガス、ＣＯガスおよびＡｒガス
にＯ2 ガスを添加したエッチングガスを用いることによ
り、エッチング時に生成されるフルオロカーボン膜がエ
ッチング側壁に堆積することが抑えられるので、ＳｉＯ
2 膜４は下地の多結晶Ｓｉ膜３の表面に対してほぼ垂直
にエッチングされる。したがって、この場合、ＳｉＯ2
膜４は、ほぼ円柱形状にパターニングされる。
【００２５】次に、図４に示すように、全面に第２の導
電膜として、例えば、ＣＶＤ法により厚さ５０ｎｍ程度
の多結晶Ｓｉ膜７を形成する。この多結晶Ｓｉ膜７も、
多結晶Ｓｉ膜３と同様に低抵抗化されている。
電膜として、例えば、ＣＶＤ法により厚さ５０ｎｍ程度
の多結晶Ｓｉ膜７を形成する。この多結晶Ｓｉ膜７も、
多結晶Ｓｉ膜３と同様に低抵抗化されている。
【００２６】次に、図５に示すように、多結晶Ｓｉ膜７
および多結晶Ｓｉ膜５を、例えば、ＲＩＥ法により半導
体基板１の表面とほぼ垂直な方向に、多結晶Ｓｉ膜３の
表面が露出するまでエッチバックする。このとき、Ｓｉ
Ｏ2 膜４の上面に形成された多結晶シリコン膜７および
多結晶シリコン膜５は、ほぼ完全に除去されるようにす
る。これにより、ＳｉＯ2 膜４の側壁にのみ多結晶Ｓｉ
膜７が残される。
および多結晶Ｓｉ膜５を、例えば、ＲＩＥ法により半導
体基板１の表面とほぼ垂直な方向に、多結晶Ｓｉ膜３の
表面が露出するまでエッチバックする。このとき、Ｓｉ
Ｏ2 膜４の上面に形成された多結晶シリコン膜７および
多結晶シリコン膜５は、ほぼ完全に除去されるようにす
る。これにより、ＳｉＯ2 膜４の側壁にのみ多結晶Ｓｉ
膜７が残される。
【００２７】次に、図６に示すように、例えば希フッ酸
溶液をエッチャントとして用いたウエットエッチング法
により、ＳｉＯ2 膜４をほぼ完全に除去する。この場
合、多結晶Ｓｉ膜７はほぼ円筒状の形状を有し、多結晶
Ｓｉ膜３の表面に対してほぼ垂直に形成されている。こ
れにより、多結晶Ｓｉ膜３と多結晶Ｓｉ膜７とにより、
ほぼ垂直な三次元形状を有するキャパシタの下部電極が
形成される。
溶液をエッチャントとして用いたウエットエッチング法
により、ＳｉＯ2 膜４をほぼ完全に除去する。この場
合、多結晶Ｓｉ膜７はほぼ円筒状の形状を有し、多結晶
Ｓｉ膜３の表面に対してほぼ垂直に形成されている。こ
れにより、多結晶Ｓｉ膜３と多結晶Ｓｉ膜７とにより、
ほぼ垂直な三次元形状を有するキャパシタの下部電極が
形成される。
【００２８】次に、図７に示すように、多結晶Ｓｉ膜
３、７からなる下部電極の全面を覆うように、誘電体膜
として、例えば、ＣＶＤ法により厚さ１０ｎｍ程度のＳ
ｉＮ膜８を形成した後、このＳｉＮ膜８の全面を覆うよ
うに、第３の導電膜として、例えば、ＣＶＤ法により厚
さ５０ｎｍ程度の多結晶Ｓｉ膜９を形成する。ここで、
多結晶Ｓｉ膜９はキャパシタの上部電極を構成するもの
であり、多結晶Ｓｉ膜３，７と同様に低抵抗化されてい
る。なお、多結晶Ｓｉ膜９やＳｉＮ膜８は、必要に応じ
て所定形状にパターニングされる。
３、７からなる下部電極の全面を覆うように、誘電体膜
として、例えば、ＣＶＤ法により厚さ１０ｎｍ程度のＳ
ｉＮ膜８を形成した後、このＳｉＮ膜８の全面を覆うよ
うに、第３の導電膜として、例えば、ＣＶＤ法により厚
さ５０ｎｍ程度の多結晶Ｓｉ膜９を形成する。ここで、
多結晶Ｓｉ膜９はキャパシタの上部電極を構成するもの
であり、多結晶Ｓｉ膜３，７と同様に低抵抗化されてい
る。なお、多結晶Ｓｉ膜９やＳｉＮ膜８は、必要に応じ
て所定形状にパターニングされる。
【００２９】以上のようにして、半導体基板１上に層間
絶縁膜２を介して、多結晶Ｓｉ膜３，７を下部電極、Ｓ
ｉＮ膜８を電極間の誘電体膜、多結晶Ｓｉ膜９を上部電
極とするシリンダキャパシタが形成される。このように
して形成されたシリンダキャパシタは、多結晶シリコン
膜３，７からなる下部電極が三次元形状を有しているの
で、シリンダキャパシタの占有面積に比べて、多結晶シ
リコン膜７の両側の面積の分だけ有効面積を増加させる
ことができる。これによって、シリンダキャパシタの占
有面積当たりの容量を大きくすることができる。
絶縁膜２を介して、多結晶Ｓｉ膜３，７を下部電極、Ｓ
ｉＮ膜８を電極間の誘電体膜、多結晶Ｓｉ膜９を上部電
極とするシリンダキャパシタが形成される。このように
して形成されたシリンダキャパシタは、多結晶シリコン
膜３，７からなる下部電極が三次元形状を有しているの
で、シリンダキャパシタの占有面積に比べて、多結晶シ
リコン膜７の両側の面積の分だけ有効面積を増加させる
ことができる。これによって、シリンダキャパシタの占
有面積当たりの容量を大きくすることができる。
【００３０】上述のように構成されたこの一実施形態に
よれば、ＳｉＯ2 膜４をパターニングする際に、予め所
定形状にパターニングされた多結晶Ｓｉ膜５をマスクと
して、Ｃ4 Ｆ8 ガス、ＣＯガス、ＡｒガスおよびＯ2 ガ
スの混合ガスからなるエッチングガスを用いたＲＩＥ法
により、ＳｉＯ2 膜４をエッチングするようにしている
ので、このＳｉＯ2 膜４のパターン形状を良好に維持し
た上で、このＳｉＯ2膜４を下地の多結晶Ｓｉ膜３の表
面に対してほぼ垂直にエッチング加工することができ
る。このため、その後の工程において、このＳｉＯ2 膜
４の側壁に多結晶Ｓｉ膜７を形成した後、ＳｉＯ2 膜４
を除去することにより、多結晶Ｓｉ膜３と、この多結晶
Ｓｉ膜３の表面に対してほぼ垂直に形成された多結晶Ｓ
ｉ膜７とにより、ほぼ垂直な三次元形状を有する下部電
極を形成することができる。
よれば、ＳｉＯ2 膜４をパターニングする際に、予め所
定形状にパターニングされた多結晶Ｓｉ膜５をマスクと
して、Ｃ4 Ｆ8 ガス、ＣＯガス、ＡｒガスおよびＯ2 ガ
スの混合ガスからなるエッチングガスを用いたＲＩＥ法
により、ＳｉＯ2 膜４をエッチングするようにしている
ので、このＳｉＯ2 膜４のパターン形状を良好に維持し
た上で、このＳｉＯ2膜４を下地の多結晶Ｓｉ膜３の表
面に対してほぼ垂直にエッチング加工することができ
る。このため、その後の工程において、このＳｉＯ2 膜
４の側壁に多結晶Ｓｉ膜７を形成した後、ＳｉＯ2 膜４
を除去することにより、多結晶Ｓｉ膜３と、この多結晶
Ｓｉ膜３の表面に対してほぼ垂直に形成された多結晶Ｓ
ｉ膜７とにより、ほぼ垂直な三次元形状を有する下部電
極を形成することができる。
【００３１】また、このように、多結晶Ｓｉ膜３，７か
らなる下部電極が、ほぼ垂直な三次元形状を有すること
から、図１３に示す従来の製造方法により形成されたシ
リンダキャパシタのように、下部電極の端部でＳｉＮ膜
１０７の厚さが減少することによる短絡不良の発生や、
下部電極の底部でＳｉＮ膜１０７の厚さが増加すること
による容量の低下を防止することができる。したがっ
て、この一実施形態によれば、ほぼ垂直な三次元の電極
構造を有するシリンダキャパシタを形成することができ
るので、半導体基板１上におけるシリンダキャパシタの
占有面積当たりの容量を大きくすることができるととも
に、信頼性の向上を図ることができる。
らなる下部電極が、ほぼ垂直な三次元形状を有すること
から、図１３に示す従来の製造方法により形成されたシ
リンダキャパシタのように、下部電極の端部でＳｉＮ膜
１０７の厚さが減少することによる短絡不良の発生や、
下部電極の底部でＳｉＮ膜１０７の厚さが増加すること
による容量の低下を防止することができる。したがっ
て、この一実施形態によれば、ほぼ垂直な三次元の電極
構造を有するシリンダキャパシタを形成することができ
るので、半導体基板１上におけるシリンダキャパシタの
占有面積当たりの容量を大きくすることができるととも
に、信頼性の向上を図ることができる。
【００３２】このため、この一実施形態による半導体装
置の製造方法は、例えばＤＲＡＭのように、メモリセル
にキャパシタを有する半導体記憶装置において、キャパ
シタの容量を確保しつつ高集積密度化を実現する方法と
して極めて有効である。
置の製造方法は、例えばＤＲＡＭのように、メモリセル
にキャパシタを有する半導体記憶装置において、キャパ
シタの容量を確保しつつ高集積密度化を実現する方法と
して極めて有効である。
【００３３】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造などはあくまで例にすぎず、これに限定
されるものではない。具体的には、例えば、上述の一実
施形態において、キャパシタの下部電極および上部電極
となる多結晶シリコン膜３，７，９に代えて、それぞれ
ＷＳｉ2 膜やＴｉＳｉ2 膜などの金属シリサイド膜を用
いてもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造などはあくまで例にすぎず、これに限定
されるものではない。具体的には、例えば、上述の一実
施形態において、キャパシタの下部電極および上部電極
となる多結晶シリコン膜３，７，９に代えて、それぞれ
ＷＳｉ2 膜やＴｉＳｉ2 膜などの金属シリサイド膜を用
いてもよい。
【００３４】また、上述の一実施形態において、エッチ
ングガスとしてＣ4 Ｆ8 ガス、ＣＯガス、Ａｒガスおよ
びＯ2 ガスの混合ガスを用いているが、これは、少なく
ともフルオロカーボン系ガスと酸素ガスとを含んでいれ
ば、上述のエッチングガスと異なるエッチングガスを用
いてもよい。具体的には、例えばフルオロカーボン系ガ
スとして、Ｃ4 Ｆ8 ガスに代えて、ＣＨＦ3 ガスやＣ2
Ｆ6 ガスを用いてもよい。
ングガスとしてＣ4 Ｆ8 ガス、ＣＯガス、Ａｒガスおよ
びＯ2 ガスの混合ガスを用いているが、これは、少なく
ともフルオロカーボン系ガスと酸素ガスとを含んでいれ
ば、上述のエッチングガスと異なるエッチングガスを用
いてもよい。具体的には、例えばフルオロカーボン系ガ
スとして、Ｃ4 Ｆ8 ガスに代えて、ＣＨＦ3 ガスやＣ2
Ｆ6 ガスを用いてもよい。
【００３５】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、酸化シリコン膜をパターニングする際
に、酸化シリコン膜を所定形状にパターニングされた多
結晶シリコン膜をマスクとして、少なくともフルオロカ
ーボン系ガスを含む母ガスに酸素ガスを添加したエッチ
ングガスを用いたドライエッチング法によりエッチング
するようにしているので、この酸化シリコン膜を、パタ
ーン形状を良好に維持した上で、半導体基板の表面に対
してほぼ垂直にエッチング加工することができる。これ
により、酸化シリコン膜がテーパー形状にパターニング
されることを防止することができる。
発明によれば、酸化シリコン膜をパターニングする際
に、酸化シリコン膜を所定形状にパターニングされた多
結晶シリコン膜をマスクとして、少なくともフルオロカ
ーボン系ガスを含む母ガスに酸素ガスを添加したエッチ
ングガスを用いたドライエッチング法によりエッチング
するようにしているので、この酸化シリコン膜を、パタ
ーン形状を良好に維持した上で、半導体基板の表面に対
してほぼ垂直にエッチング加工することができる。これ
により、酸化シリコン膜がテーパー形状にパターニング
されることを防止することができる。
【００３６】また、この発明の第２の発明によれば、酸
化シリコン膜をパターニングする際に、この酸化シリコ
ン膜を、所定形状にパターニングされた多結晶シリコン
膜をマスクとして、少なくともフルオロカーボン系ガス
を含む母ガスに酸素ガスを添加したエッチングガスを用
いたドライエッチング法によりエッチングするようにし
ているので、第１の発明と同様に、酸化シリコン膜を半
導体基板の表面、したがって、第１の導電膜の表面に対
してほぼ垂直にエッチング加工することができる。この
ため、その後の工程において、この酸化シリコン膜の側
壁に形成される第２の導電膜を、第１の導電膜の表面に
対してほぼ垂直に形成することができ、これらの第１の
導電膜と第２の導電膜とにより、ほぼ垂直な三次元形状
を有する下部電極を形成することができるので、半導体
基板上における占有面積当たりの容量が大きく、信頼性
の高いキャパシタを形成することができる。
化シリコン膜をパターニングする際に、この酸化シリコ
ン膜を、所定形状にパターニングされた多結晶シリコン
膜をマスクとして、少なくともフルオロカーボン系ガス
を含む母ガスに酸素ガスを添加したエッチングガスを用
いたドライエッチング法によりエッチングするようにし
ているので、第１の発明と同様に、酸化シリコン膜を半
導体基板の表面、したがって、第１の導電膜の表面に対
してほぼ垂直にエッチング加工することができる。この
ため、その後の工程において、この酸化シリコン膜の側
壁に形成される第２の導電膜を、第１の導電膜の表面に
対してほぼ垂直に形成することができ、これらの第１の
導電膜と第２の導電膜とにより、ほぼ垂直な三次元形状
を有する下部電極を形成することができるので、半導体
基板上における占有面積当たりの容量が大きく、信頼性
の高いキャパシタを形成することができる。
【図１】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図４】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図８】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図９】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１０】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１１】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１２】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１３】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
１・・・半導体基板、２・・・層間絶縁膜、３，５，
７，９・・・多結晶Ｓｉ膜、４・・・ＳｉＯ2 膜、６・
・・レジストパターン、８・・・ＳｉＮ膜
７，９・・・多結晶Ｓｉ膜、４・・・ＳｉＯ2 膜、６・
・・レジストパターン、８・・・ＳｉＮ膜
Claims (8)
- 【請求項１】 半導体基体上に酸化シリコン膜を形成す
る工程と、 上記酸化シリコン膜上に多結晶シリコン膜を形成する工
程と、 上記多結晶シリコン膜を所定形状にパターニングする工
程と、 上記酸化シリコン膜を上記所定形状にパターニングされ
た上記多結晶シリコン膜をマスクとして、少なくともフ
ルオロカーボン系ガスを含む母ガスに酸素ガスを添加し
たエッチングガスを用いたドライエッチング法によりエ
ッチングすることにより、上記酸化シリコン膜を所定形
状にパターニングする工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 上記母ガスは上記フルオロカーボン系ガ
スとＣＯガスとＡｒガスとの混合ガスからなることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記フルオロカーボン系ガスはＣ4 Ｆ8
ガスであることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 半導体基体上にキャパシタを形成するよ
うにした半導体装置の製造方法において、 上記半導体基体上に第１の導電膜を形成する工程と、 上記第１の導電膜上に酸化シリコン膜を形成する工程
と、 上記酸化シリコン膜上に多結晶シリコン膜を形成する工
程と、 上記多結晶シリコン膜を所定形状にパターニングする工
程と、 上記酸化シリコン膜を上記所定形状にパターニングされ
た上記多結晶シリコン膜をマスクとして、少なくともフ
ルオロカーボン系ガスを含む母ガスに酸素ガスを添加し
たエッチングガスを用いたドライエッチング法によりエ
ッチングすることにより、上記酸化シリコン膜を所定形
状にパターニングする工程と、 全面に第２の導電膜を形成する工程と、 上記第２の導電膜および上記多結晶シリコン膜をエッチ
バックすることにより、上記酸化シリコン膜の側壁にの
み上記第２の導電膜を残すとともに上記多結晶シリコン
膜を除去する工程と、 上記酸化シリコン膜を除去する工程と、 全面に誘電体膜を形成する工程と、 上記誘電体膜上に第３の導電膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 上記母ガスは上記フルオロカーボン系ガ
スとＣＯガスとＡｒガスとの混合ガスからなることを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 上記フルオロカーボン系ガスはＣ4 Ｆ8
ガスであることを特徴とする請求項４記載の半導体装置
の製造方法。 - 【請求項７】 上記第１の導電膜、上記第２の導電膜お
よび上記第３の導電膜は多結晶シリコン膜からなること
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項８】 上記第１の導電膜、上記第２の導電膜お
よび上記第３の導電膜は金属シリサイド膜からなること
を特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122224A JPH10313104A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122224A JPH10313104A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313104A true JPH10313104A (ja) | 1998-11-24 |
Family
ID=14830642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122224A Pending JPH10313104A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313104A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012523129A (ja) * | 2009-04-07 | 2012-09-27 | 株式会社テラセミコン | 金属触媒を用いたポリシリコンマスクの製造方法及び該マスクを用いた半導体素子の製造方法 |
| CN115461842A (zh) * | 2020-04-28 | 2022-12-09 | 东京毅力科创株式会社 | 蚀刻方法和蚀刻装置 |
-
1997
- 1997-05-13 JP JP9122224A patent/JPH10313104A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012523129A (ja) * | 2009-04-07 | 2012-09-27 | 株式会社テラセミコン | 金属触媒を用いたポリシリコンマスクの製造方法及び該マスクを用いた半導体素子の製造方法 |
| CN115461842A (zh) * | 2020-04-28 | 2022-12-09 | 东京毅力科创株式会社 | 蚀刻方法和蚀刻装置 |
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