JPH10313106A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10313106A JPH10313106A JP9123793A JP12379397A JPH10313106A JP H10313106 A JPH10313106 A JP H10313106A JP 9123793 A JP9123793 A JP 9123793A JP 12379397 A JP12379397 A JP 12379397A JP H10313106 A JPH10313106 A JP H10313106A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- oxide film
- transistor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 160
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】工程数を増加させることなくフローティングゲ
ートの薄膜化を図り、かつ、ゲート酸化膜とＯＮＯ膜の
膜厚制御性と膜質特性を低下させない不揮発性メモリ搭
載の半導体装置の製造方法を提供する。 【解決手段】不揮発性メモリトランジスタ領域３にフロ
ーティングゲート１０２を形成する工程と、高圧系トラ
ンジスタ領域２のゲート酸化膜１０９および不揮発性メ
モリトランジスタ領域のフローティングゲート・コント
ロールゲート層間絶縁膜のトップ酸化膜１１０を、ＣＶ
Ｄ酸化膜１０５と熱酸化膜の積層膜１０６，１０７を用
いて同時に形成する工程と、コントロールゲート１１５
および高圧系トランジスタゲート１１４を形成する工程
とを含んでいる。
ートの薄膜化を図り、かつ、ゲート酸化膜とＯＮＯ膜の
膜厚制御性と膜質特性を低下させない不揮発性メモリ搭
載の半導体装置の製造方法を提供する。 【解決手段】不揮発性メモリトランジスタ領域３にフロ
ーティングゲート１０２を形成する工程と、高圧系トラ
ンジスタ領域２のゲート酸化膜１０９および不揮発性メ
モリトランジスタ領域のフローティングゲート・コント
ロールゲート層間絶縁膜のトップ酸化膜１１０を、ＣＶ
Ｄ酸化膜１０５と熱酸化膜の積層膜１０６，１０７を用
いて同時に形成する工程と、コントロールゲート１１５
および高圧系トランジスタゲート１１４を形成する工程
とを含んでいる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
を搭載した半導体集積回路等の半導体装置の製造方法に
関するものである。
を搭載した半導体集積回路等の半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】通常、不揮発性メモリを搭載した半導体
集積回路は、不揮発性メモリトランジスタ、この不揮発
性メモリトランジスタの書き込み・消去に用いる高圧系
トランジスタ、周辺回路の通常トランジスタの３種類の
トランジスタが用いられる。図２は、従来の不揮発性メ
モリを搭載した半導体集積回路の製造方法の一例であ
る。図２において、１は通常トランジスタ領域、２は高
圧系トランジスタ領域、３は不揮発性メモリトランジス
タ領域、４はフィールド絶縁膜、５は高圧系トランジス
タのゲート酸化膜と不揮発性メモリトランジスタのゲー
ト酸化膜となる第１ゲート酸化膜、６は高圧系トランジ
スタゲートと不揮発性メモリトランジスタのフローティ
ングゲートとなる第１ポリシリコン膜、７は高圧系トラ
ンジスタゲート、８は不揮発性メモリトランジスタのフ
ローティングゲート、９はフローティングゲート・コン
トロールゲート層間絶縁膜（以下ＯＮＯ膜と記す。）の
ボトム酸化膜、１０はＯＮＯ膜の中間窒化膜、１１はＯ
ＮＯ膜のトップ酸化膜、１２は通常トランジスタのゲー
ト酸化膜となる第２ゲート酸化膜、１３は通常トランジ
スタゲートと不揮発性メモリトランジスタのコントロー
ルゲートとなる第２ポリシリコン膜、１４は通常トラン
ジスタゲート、１５は不揮発性メモリトランジスタのコ
ントロールゲートである。
集積回路は、不揮発性メモリトランジスタ、この不揮発
性メモリトランジスタの書き込み・消去に用いる高圧系
トランジスタ、周辺回路の通常トランジスタの３種類の
トランジスタが用いられる。図２は、従来の不揮発性メ
モリを搭載した半導体集積回路の製造方法の一例であ
る。図２において、１は通常トランジスタ領域、２は高
圧系トランジスタ領域、３は不揮発性メモリトランジス
タ領域、４はフィールド絶縁膜、５は高圧系トランジス
タのゲート酸化膜と不揮発性メモリトランジスタのゲー
ト酸化膜となる第１ゲート酸化膜、６は高圧系トランジ
スタゲートと不揮発性メモリトランジスタのフローティ
ングゲートとなる第１ポリシリコン膜、７は高圧系トラ
ンジスタゲート、８は不揮発性メモリトランジスタのフ
ローティングゲート、９はフローティングゲート・コン
トロールゲート層間絶縁膜（以下ＯＮＯ膜と記す。）の
ボトム酸化膜、１０はＯＮＯ膜の中間窒化膜、１１はＯ
ＮＯ膜のトップ酸化膜、１２は通常トランジスタのゲー
ト酸化膜となる第２ゲート酸化膜、１３は通常トランジ
スタゲートと不揮発性メモリトランジスタのコントロー
ルゲートとなる第２ポリシリコン膜、１４は通常トラン
ジスタゲート、１５は不揮発性メモリトランジスタのコ
ントロールゲートである。
【０００３】以下、図２を用いて従来の不揮発性メモリ
を搭載した半導体集積回路の製造方法を説明する。ま
ず、第１ゲート酸化膜５と第１ポリシリコン膜６を形成
した後（図２ａ）、ドライエッチングにより電極となる
高圧系トランジスタゲート７とフローティングゲート８
を形成する（図２ｂ）。次にフローティングゲート８上
に、順次ＯＮＯ膜のボトム酸化膜９、中間窒化膜１０、
トップ酸化膜１１を形成した後、第２ゲート酸化膜１２
を形成する（図２ｃ）。さらに、第２ポリシリコン膜１
３を成膜後（図２ｄ）、ドライエッチングにより、電極
となる通常トランジスタゲート１４とコントロールゲー
ト１５を形成する。
を搭載した半導体集積回路の製造方法を説明する。ま
ず、第１ゲート酸化膜５と第１ポリシリコン膜６を形成
した後（図２ａ）、ドライエッチングにより電極となる
高圧系トランジスタゲート７とフローティングゲート８
を形成する（図２ｂ）。次にフローティングゲート８上
に、順次ＯＮＯ膜のボトム酸化膜９、中間窒化膜１０、
トップ酸化膜１１を形成した後、第２ゲート酸化膜１２
を形成する（図２ｃ）。さらに、第２ポリシリコン膜１
３を成膜後（図２ｄ）、ドライエッチングにより、電極
となる通常トランジスタゲート１４とコントロールゲー
ト１５を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、フローティングゲート８と高圧系トラン
ジスタゲート７を同時に形成しているため、フローティ
ングゲート８の薄膜化を行うことができない。その結果
として、不揮発性メモリトランジスタの段差を抑えるこ
とができないという欠点があった。
来の構成では、フローティングゲート８と高圧系トラン
ジスタゲート７を同時に形成しているため、フローティ
ングゲート８の薄膜化を行うことができない。その結果
として、不揮発性メモリトランジスタの段差を抑えるこ
とができないという欠点があった。
【０００５】フローティングゲート８を薄膜化するため
に、フローティングゲート８を単独で形成した場合、通
常トランジスタのゲート酸化膜１２と高圧系トランジス
タのゲート酸化膜５の膜厚が異なるため、３種類のトラ
ンジスタをそれぞれ形成せねばならず、多くの工程数を
要するという欠点がある。また、工程を短縮するために
３種類のゲート絶縁膜を同時に形成する場合、膜厚制御
性と膜質の両方を満足することは困難であった。
に、フローティングゲート８を単独で形成した場合、通
常トランジスタのゲート酸化膜１２と高圧系トランジス
タのゲート酸化膜５の膜厚が異なるため、３種類のトラ
ンジスタをそれぞれ形成せねばならず、多くの工程数を
要するという欠点がある。また、工程を短縮するために
３種類のゲート絶縁膜を同時に形成する場合、膜厚制御
性と膜質の両方を満足することは困難であった。
【０００６】この発明は、上記従来の問題点を解決する
もので、工程数を増加させることなくフローティングゲ
ートの薄膜化を図り、かつ、ゲート酸化膜とＯＮＯ膜の
膜厚制御性と膜質特性を低下させない不揮発性メモリ搭
載の半導体装置の製造方法を提供することを目的とす
る。
もので、工程数を増加させることなくフローティングゲ
ートの薄膜化を図り、かつ、ゲート酸化膜とＯＮＯ膜の
膜厚制御性と膜質特性を低下させない不揮発性メモリ搭
載の半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、不揮発性メモリ素子領域および高圧系
素子領域を形成する工程と、不揮発性メモリ素子領域に
フローティングゲートを形成する工程と、高圧系素子領
域のゲート絶縁膜および不揮発性メモリ素子領域のフロ
ーティングゲート・コントロールゲート層間絶縁膜を、
ＣＶＤ酸化膜と熱酸化膜の積層膜を用いて同時に形成す
る工程と、フローティングゲート・コントロールゲート
層間絶縁膜にコントロールゲートを形成するとともにゲ
ート絶縁膜に高圧系素子ゲートを形成する工程とを含む
ものである。
置の製造方法は、不揮発性メモリ素子領域および高圧系
素子領域を形成する工程と、不揮発性メモリ素子領域に
フローティングゲートを形成する工程と、高圧系素子領
域のゲート絶縁膜および不揮発性メモリ素子領域のフロ
ーティングゲート・コントロールゲート層間絶縁膜を、
ＣＶＤ酸化膜と熱酸化膜の積層膜を用いて同時に形成す
る工程と、フローティングゲート・コントロールゲート
層間絶縁膜にコントロールゲートを形成するとともにゲ
ート絶縁膜に高圧系素子ゲートを形成する工程とを含む
ものである。
【０００８】請求項１記載の半導体装置の製造方法によ
れば、フローティングゲートを単独で形成することでフ
ローティングゲートの薄膜化が図れ不揮発性モメリ素子
領域の段差を低減でき、ＣＶＤ酸化膜と熱酸化膜の積層
膜を用いて高圧系素子領域のゲート絶縁膜および不揮発
性メモリ素子領域のフローティングゲート・コントロー
ルゲート層間絶縁膜を同時に形成することで工程の短縮
化を図ることができ、積層膜にＣＶＤ酸化膜を用いるこ
とで膜厚制御性が良くなり、熱酸化を加えることで良質
な膜を得ることができる。
れば、フローティングゲートを単独で形成することでフ
ローティングゲートの薄膜化が図れ不揮発性モメリ素子
領域の段差を低減でき、ＣＶＤ酸化膜と熱酸化膜の積層
膜を用いて高圧系素子領域のゲート絶縁膜および不揮発
性メモリ素子領域のフローティングゲート・コントロー
ルゲート層間絶縁膜を同時に形成することで工程の短縮
化を図ることができ、積層膜にＣＶＤ酸化膜を用いるこ
とで膜厚制御性が良くなり、熱酸化を加えることで良質
な膜を得ることができる。
【０００９】請求項２記載の半導体装置の製造方法は、
請求項１において、フローティングゲート・コントロー
ルゲート層間絶縁膜が、順次積層されたボトム酸化膜、
中間窒化膜およびトップ酸化膜を有し、前記トップ酸化
膜がＣＶＤ酸化膜と熱酸化膜の積層膜を用いて形成され
るものである。請求項２記載の半導体装置の製造方法
は、請求項１と同効果がある。
請求項１において、フローティングゲート・コントロー
ルゲート層間絶縁膜が、順次積層されたボトム酸化膜、
中間窒化膜およびトップ酸化膜を有し、前記トップ酸化
膜がＣＶＤ酸化膜と熱酸化膜の積層膜を用いて形成され
るものである。請求項２記載の半導体装置の製造方法
は、請求項１と同効果がある。
【００１０】請求項３記載の半導体装置の製造方法は、
請求項１または請求項２において、不揮発性メモリ素子
領域および高圧系素子領域を形成する工程は通常の素子
領域を形成する工程を含み、コントロールゲートおよび
高圧系素子ゲートを形成する工程は前記通常の素子領域
に通常素子ゲートを形成する工程を含むものである。請
求項３記載の半導体装置の製造方法は、請求項１または
請求項２と同効果がある。
請求項１または請求項２において、不揮発性メモリ素子
領域および高圧系素子領域を形成する工程は通常の素子
領域を形成する工程を含み、コントロールゲートおよび
高圧系素子ゲートを形成する工程は前記通常の素子領域
に通常素子ゲートを形成する工程を含むものである。請
求項３記載の半導体装置の製造方法は、請求項１または
請求項２と同効果がある。
【００１１】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法における実施の形態について、図１を参照しなが
ら説明する。図１は、この発明の一実施の形態における
半導体装置の製造方法の工程図を示す。図１において、
１は素子である通常トランジスタを形成する通常トラン
ジスタ領域、２は高圧系素子であるＭＯＳトランジスタ
等の高圧系トランジスタ領域、３は不揮発性メモリ素子
である不揮発性メモリトランジスタ領域、４はフィール
ド絶縁膜、１０１は不揮発性メモリトランジスタのゲー
ト酸化膜となる第１ゲート酸化膜、１０２は不揮発性メ
モリトランジスタのフローティングゲート、１０３はＯ
ＮＯ膜すなわちフローティングゲート・コントロールゲ
ート層間絶縁膜（浮遊電極・制御電極層間絶縁膜）のボ
トム酸化膜、１０４はＯＮＯ膜の中間窒化膜、１０５は
ＣＶＤ酸化膜、１０６はシリコン上のＣＶＤ酸化膜１０
５と熱酸化膜の積層膜、１０７はシリコンナイトライド
上のＣＶＤ酸化膜１０５と熱酸化膜の積層膜、１０８は
通常トランジスタの注入マスク、１０９は高圧系トラン
ジスタのゲート酸化膜、１１０はＯＮＯ膜のトップ酸化
膜、１１１は通常トランジスタのゲート酸化膜、１１２
は通常トランジスタゲート、高圧系トランジスタゲー
ト、およびコントロールゲートとなる第２ポリシリコン
膜、１１３は通常トランジスタゲート、１１４は高圧系
トランジスタゲート、１１５は不揮発性メモリトランジ
スタのコントロールゲートである。
造方法における実施の形態について、図１を参照しなが
ら説明する。図１は、この発明の一実施の形態における
半導体装置の製造方法の工程図を示す。図１において、
１は素子である通常トランジスタを形成する通常トラン
ジスタ領域、２は高圧系素子であるＭＯＳトランジスタ
等の高圧系トランジスタ領域、３は不揮発性メモリ素子
である不揮発性メモリトランジスタ領域、４はフィール
ド絶縁膜、１０１は不揮発性メモリトランジスタのゲー
ト酸化膜となる第１ゲート酸化膜、１０２は不揮発性メ
モリトランジスタのフローティングゲート、１０３はＯ
ＮＯ膜すなわちフローティングゲート・コントロールゲ
ート層間絶縁膜（浮遊電極・制御電極層間絶縁膜）のボ
トム酸化膜、１０４はＯＮＯ膜の中間窒化膜、１０５は
ＣＶＤ酸化膜、１０６はシリコン上のＣＶＤ酸化膜１０
５と熱酸化膜の積層膜、１０７はシリコンナイトライド
上のＣＶＤ酸化膜１０５と熱酸化膜の積層膜、１０８は
通常トランジスタの注入マスク、１０９は高圧系トラン
ジスタのゲート酸化膜、１１０はＯＮＯ膜のトップ酸化
膜、１１１は通常トランジスタのゲート酸化膜、１１２
は通常トランジスタゲート、高圧系トランジスタゲー
ト、およびコントロールゲートとなる第２ポリシリコン
膜、１１３は通常トランジスタゲート、１１４は高圧系
トランジスタゲート、１１５は不揮発性メモリトランジ
スタのコントロールゲートである。
【００１２】以上のような構成のこの実施の形態の半導
体装置の製造方法について、以下説明する。まず、図１
（ａ）の工程は、通常トランジスタ領域１、高圧系トラ
ンジスタ領域２および不揮発性メモリトランジスタ領域
３、ならびにこれらの領域間にフィールド絶縁膜４を形
成し、不揮発性メモリトランジスタ領域３に、第１ゲー
ト酸化膜１０１、フローティングゲート１０２、ＯＮＯ
膜のボトム酸化膜１０３、ＯＮＯ膜の中間窒化膜１０４
を積層形成する。このとき、フローティングゲート１０
２は単独で形成しているため、薄膜にすることができ
る。つぎに図１（ｂ）の工程は、減圧ＣＶＤ法によるＣ
ＶＤ酸化膜１０５を成膜する。次に図１（ｃ）の工程
は、９００〜１０００℃の熱酸化処理を行い、ＣＶＤ酸
化膜１０５と熱酸化膜の積層膜１０６，１０７を形成す
る。図１（ｄ）の工程は通常トランジスタの注入工程時
の注入マスク１０８などを用いて、ＣＶＤ酸化膜と熱酸
化膜の積層膜１０６，１０７のうち通常トランジスタ領
域１の部分を除去する。次に図１（ｅ）の工程は熱酸化
により、通常トランジスタのゲート酸化膜１１１を形成
する。この時、ＣＶＤ酸化膜と熱酸化膜の積層膜１０
６，１０７は、さらに積層化され、それぞれ高圧系トラ
ンジスタのゲート酸化膜１０９、およびＯＮＯ膜のトッ
プ酸化膜１１０となり、これらが同時に形成される。次
に第２ポリシリコン膜１１２を成膜した後、図１（ｆ）
の工程は、ドライエッチングにより通常トランジスタゲ
ート１１３、高圧系トランジスタゲート１１４、および
コントロールゲート１１５を形成する。
体装置の製造方法について、以下説明する。まず、図１
（ａ）の工程は、通常トランジスタ領域１、高圧系トラ
ンジスタ領域２および不揮発性メモリトランジスタ領域
３、ならびにこれらの領域間にフィールド絶縁膜４を形
成し、不揮発性メモリトランジスタ領域３に、第１ゲー
ト酸化膜１０１、フローティングゲート１０２、ＯＮＯ
膜のボトム酸化膜１０３、ＯＮＯ膜の中間窒化膜１０４
を積層形成する。このとき、フローティングゲート１０
２は単独で形成しているため、薄膜にすることができ
る。つぎに図１（ｂ）の工程は、減圧ＣＶＤ法によるＣ
ＶＤ酸化膜１０５を成膜する。次に図１（ｃ）の工程
は、９００〜１０００℃の熱酸化処理を行い、ＣＶＤ酸
化膜１０５と熱酸化膜の積層膜１０６，１０７を形成す
る。図１（ｄ）の工程は通常トランジスタの注入工程時
の注入マスク１０８などを用いて、ＣＶＤ酸化膜と熱酸
化膜の積層膜１０６，１０７のうち通常トランジスタ領
域１の部分を除去する。次に図１（ｅ）の工程は熱酸化
により、通常トランジスタのゲート酸化膜１１１を形成
する。この時、ＣＶＤ酸化膜と熱酸化膜の積層膜１０
６，１０７は、さらに積層化され、それぞれ高圧系トラ
ンジスタのゲート酸化膜１０９、およびＯＮＯ膜のトッ
プ酸化膜１１０となり、これらが同時に形成される。次
に第２ポリシリコン膜１１２を成膜した後、図１（ｆ）
の工程は、ドライエッチングにより通常トランジスタゲ
ート１１３、高圧系トランジスタゲート１１４、および
コントロールゲート１１５を形成する。
【００１３】以上のように、この実施の形態によれば、
高圧系トランジスタのゲート酸化膜に、ＣＶＤ酸化膜１
０５と熱酸化膜の積層膜１０６，１０７を用い、さらに
それを用いて不揮発性メモリトランジスタのＯＮＯトッ
プ酸化膜１１０を同時に形成することにより、工程の短
縮が可能となり、しかもＯＮＯ膜のトップ酸化膜１１０
と高圧系トランジスタのゲート酸化膜１０５を所望の膜
厚に容易に設定できる。
高圧系トランジスタのゲート酸化膜に、ＣＶＤ酸化膜１
０５と熱酸化膜の積層膜１０６，１０７を用い、さらに
それを用いて不揮発性メモリトランジスタのＯＮＯトッ
プ酸化膜１１０を同時に形成することにより、工程の短
縮が可能となり、しかもＯＮＯ膜のトップ酸化膜１１０
と高圧系トランジスタのゲート酸化膜１０５を所望の膜
厚に容易に設定できる。
【００１４】例えば、ＣＶＤ酸化膜１０５にＴＥＯＳ膜
１２ｎｍを用い、９５０℃・シリコン上１５ｎｍの熱酸
化膜を積層する。ＯＮＯ膜のトップ酸化膜１１０は、Ｏ
ＮＯ膜の中間窒化膜１０４上であるため膜厚増加はほと
んど見られず、さらに適度な熱処理を加えることで電荷
保持特性に優れた良質な酸化膜が得られる。一方、高圧
系トランジスタ領域２では、シリコン基板上で、しかも
ＴＥＯＳ膜が疎な膜であるため、熱酸化による膜厚増加
はシリコン上の酸化レートとほぼ等しく、またこの膜は
ＴＥＯＳ膜の下部に積層される。具体的には、積層化さ
れた膜厚は、ＯＮＯ膜のトップ酸化膜１１０で１３ｎ
ｍ、高圧系トランジスタ領域２で２５ｎｍとなる。次
に、通常トランジスタ領域１に形成された積層膜を、通
常トランジスタのしきい値電圧制御用の注入マスク１０
８などを用い、ウェットエッチングにより除去する。最
後に通常トランジスタのゲート酸化膜１１１を成膜し、
第２ポリシリコン膜１１２を成膜した後、ドライエッチ
ングにより通常トランジスタゲート１１３、高圧系トラ
ンジスタゲート１１４およびコントロールゲート１１５
を形成すればよい。また、ＯＮＯ膜のトップ酸化膜１１
０と高圧系トランジスタのゲート酸化膜１０９を形成し
てから、通常トランジスタのゲート酸化膜１１１を形成
する間に、洗浄工程等による膜減りが生じる場合があ
る。その場合も高圧系トランジスタのゲート酸化膜１０
９は、上層がＴＥＯＳ膜、下層が熱酸化膜の２層構造を
とっているため、エッチングレートの高いＴＥＯＳ膜は
エッチングされるが、熱酸化膜まで到達した時点でエッ
チングレートが低下し、膜厚制御ができる。
１２ｎｍを用い、９５０℃・シリコン上１５ｎｍの熱酸
化膜を積層する。ＯＮＯ膜のトップ酸化膜１１０は、Ｏ
ＮＯ膜の中間窒化膜１０４上であるため膜厚増加はほと
んど見られず、さらに適度な熱処理を加えることで電荷
保持特性に優れた良質な酸化膜が得られる。一方、高圧
系トランジスタ領域２では、シリコン基板上で、しかも
ＴＥＯＳ膜が疎な膜であるため、熱酸化による膜厚増加
はシリコン上の酸化レートとほぼ等しく、またこの膜は
ＴＥＯＳ膜の下部に積層される。具体的には、積層化さ
れた膜厚は、ＯＮＯ膜のトップ酸化膜１１０で１３ｎ
ｍ、高圧系トランジスタ領域２で２５ｎｍとなる。次
に、通常トランジスタ領域１に形成された積層膜を、通
常トランジスタのしきい値電圧制御用の注入マスク１０
８などを用い、ウェットエッチングにより除去する。最
後に通常トランジスタのゲート酸化膜１１１を成膜し、
第２ポリシリコン膜１１２を成膜した後、ドライエッチ
ングにより通常トランジスタゲート１１３、高圧系トラ
ンジスタゲート１１４およびコントロールゲート１１５
を形成すればよい。また、ＯＮＯ膜のトップ酸化膜１１
０と高圧系トランジスタのゲート酸化膜１０９を形成し
てから、通常トランジスタのゲート酸化膜１１１を形成
する間に、洗浄工程等による膜減りが生じる場合があ
る。その場合も高圧系トランジスタのゲート酸化膜１０
９は、上層がＴＥＯＳ膜、下層が熱酸化膜の２層構造を
とっているため、エッチングレートの高いＴＥＯＳ膜は
エッチングされるが、熱酸化膜まで到達した時点でエッ
チングレートが低下し、膜厚制御ができる。
【００１５】なお、特許請求の範囲に示された発明は上
記実施の形態で説明した態様に限られるものではない。
記実施の形態で説明した態様に限られるものではない。
【００１６】
【発明の効果】請求項１記載の半導体装置の製造方法に
よれば、フローティングゲートを単独で形成することで
フローティングゲートの薄膜化が図れ不揮発性モメリト
ランジスタ領域の段差を低減でき、ＣＶＤ酸化膜と熱酸
化膜の積層膜を用いて高圧系トランジスタ領域のゲート
絶縁膜および不揮発性メモリトランジスタ領域のフロー
ティングゲート・コントロールゲート層間絶縁膜を同時
に形成することで工程の短縮化を図ることができ、積層
膜にＣＶＤ酸化膜を用いることで膜厚制御性が良くな
り、熱酸化を加えることで良質な膜を得ることができ
る。
よれば、フローティングゲートを単独で形成することで
フローティングゲートの薄膜化が図れ不揮発性モメリト
ランジスタ領域の段差を低減でき、ＣＶＤ酸化膜と熱酸
化膜の積層膜を用いて高圧系トランジスタ領域のゲート
絶縁膜および不揮発性メモリトランジスタ領域のフロー
ティングゲート・コントロールゲート層間絶縁膜を同時
に形成することで工程の短縮化を図ることができ、積層
膜にＣＶＤ酸化膜を用いることで膜厚制御性が良くな
り、熱酸化を加えることで良質な膜を得ることができ
る。
【００１７】請求項２記載の半導体装置の製造方法は、
請求項１と同効果がある。請求項３記載の半導体装置の
製造方法は、請求項１または請求項２と同効果がある。
請求項１と同効果がある。請求項３記載の半導体装置の
製造方法は、請求項１または請求項２と同効果がある。
【図１】この発明の一実施の形態の半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図２】従来例の不揮発性メモリトランジスタを搭載し
た半導体装置の製造方法の工程を示す断面図である。
た半導体装置の製造方法の工程を示す断面図である。
１ 通常トランジスタ領域 ２ 高圧系トランジスタ領域 ３ 不揮発性メモリトランジスタ領域 ４ フィールド絶縁膜 １０１ 第１ゲート酸化膜 １０２ フローティングゲート １０３ ＯＮＯ膜のボトム酸化膜 １０４ ＯＮＯ膜の中間窒化膜 １０５ ＣＶＤ酸化膜 １０６ シリコン上のＣＶＤ酸化膜と熱酸化膜の積層膜 １０７ シリコンナイトライド上のＣＶＤ酸化膜と熱酸
化膜の積層膜 １０８ 注入マスク １０９ 高圧系トランジスタのゲート酸化膜 １１０ ＯＮＯ膜のトップ酸化膜 １１１ 通常トランジスタのゲート酸化膜 １１２ 第２ポリシリコン膜 １１３ 通常トランジスタゲート １１４ 高圧系トランジスタゲート １１５ コントロールゲート
化膜の積層膜 １０８ 注入マスク １０９ 高圧系トランジスタのゲート酸化膜 １１０ ＯＮＯ膜のトップ酸化膜 １１１ 通常トランジスタのゲート酸化膜 １１２ 第２ポリシリコン膜 １１３ 通常トランジスタゲート １１４ 高圧系トランジスタゲート １１５ コントロールゲート
Claims (3)
- 【請求項１】 不揮発性メモリ素子領域および高圧系素
子領域を形成する工程と、前記不揮発性メモリ素子領域
にフローティングゲートを形成する工程と、前記高圧系
素子領域のゲート絶縁膜および前記不揮発性メモリ素子
領域のフローティングゲート・コントロールゲート層間
絶縁膜を、ＣＶＤ酸化膜と熱酸化膜の積層膜を用いて同
時に形成する工程と、前記フローティングゲート・コン
トロールゲート層間絶縁膜にコントロールゲートを形成
するとともに前記ゲート絶縁膜に高圧系素子ゲートを形
成する工程とを含む半導体装置の製造方法。 - 【請求項２】 フローティングゲート・コントロールゲ
ート層間絶縁膜は、順次積層されたボトム酸化膜、中間
窒化膜およびトップ酸化膜を有し、前記トップ酸化膜が
ＣＶＤ酸化膜と熱酸化膜の積層膜を用いて形成される請
求項１記載の半導体装置の製造方法。 - 【請求項３】 不揮発性メモリ素子領域および高圧系素
子領域を形成する工程は通常の素子領域を形成する工程
を含み、コントロールゲートおよび高圧系素子ゲートを
形成する工程は前記通常の素子領域に通常素子ゲートを
形成する工程を含む請求項１または請求項２記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123793A JPH10313106A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123793A JPH10313106A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313106A true JPH10313106A (ja) | 1998-11-24 |
Family
ID=14869454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9123793A Pending JPH10313106A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313106A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| US6329247B1 (en) | 1999-08-04 | 2001-12-11 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR100442573B1 (ko) * | 2002-09-18 | 2004-07-30 | 주식회사 하이닉스반도체 | 엠비디드 메모리 소자의 제조 방법 |
| US7045850B2 (en) | 2003-07-30 | 2006-05-16 | Samsung Electronics, Co., Ltd. | Semiconductor device with floating trap type nonvolatile memory cell and method for manufacturing the same |
| KR100742308B1 (ko) * | 2000-05-26 | 2007-07-25 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체기억장치 및 상기 제조방법 |
| JP2008277835A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| DE102004034360B4 (de) * | 2003-07-17 | 2009-08-27 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Herstellungsverfahren für eine integrierte Schaltung mit einem Floating-Gate-Speicher und Hochvolttransistoren |
-
1997
- 1997-05-14 JP JP9123793A patent/JPH10313106A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| JP2008277835A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US6329247B1 (en) | 1999-08-04 | 2001-12-11 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR100742308B1 (ko) * | 2000-05-26 | 2007-07-25 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체기억장치 및 상기 제조방법 |
| KR100442573B1 (ko) * | 2002-09-18 | 2004-07-30 | 주식회사 하이닉스반도체 | 엠비디드 메모리 소자의 제조 방법 |
| DE102004034360B4 (de) * | 2003-07-17 | 2009-08-27 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Herstellungsverfahren für eine integrierte Schaltung mit einem Floating-Gate-Speicher und Hochvolttransistoren |
| US7045850B2 (en) | 2003-07-30 | 2006-05-16 | Samsung Electronics, Co., Ltd. | Semiconductor device with floating trap type nonvolatile memory cell and method for manufacturing the same |
| US7371640B2 (en) | 2003-07-30 | 2008-05-13 | Samsung Electronics Co., Ltd. | Semiconductor device with floating trap type nonvolatile memory cell and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6724045B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| JP3797747B2 (ja) | 半導体メモリ素子の緩衝パッド形成方法 | |
| JPH1093055A (ja) | フラッシュメモリ素子の製造方法 | |
| JPH10199969A (ja) | トレンチ隔離構造を持つ半導体装置の製造方法 | |
| JP2010135822A (ja) | メモリーアレイ | |
| US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
| JPH10313106A (ja) | 半導体装置の製造方法 | |
| JPH0548113A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4672197B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100964110B1 (ko) | 삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조방법 | |
| JP2000232169A (ja) | 不揮発性半導体記録装置及びその製造方法 | |
| JP2573762B2 (ja) | 浮動ゲート電界効果トランジスタ構造の製造法 | |
| JPH03259564A (ja) | 半導体装置の製造方法 | |
| JP3082288B2 (ja) | 薄膜メモリトランジスタ及びその製造方法 | |
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08288412A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH09298281A (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JP3799166B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH06283686A (ja) | 半導体記憶装置とその製造方法 | |
| JP3371169B2 (ja) | 半導体装置の製造方法 | |
| JP3176697B2 (ja) | 半導体装置の製造方法 | |
| JP2000100963A (ja) | 半導体装置の製造方法 | |
| JPH1154639A (ja) | 不揮発性半導体記憶装置及びその製造方法 |