JPH10313236A - 遅延回路 - Google Patents
遅延回路Info
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- JPH10313236A JPH10313236A JP9135964A JP13596497A JPH10313236A JP H10313236 A JPH10313236 A JP H10313236A JP 9135964 A JP9135964 A JP 9135964A JP 13596497 A JP13596497 A JP 13596497A JP H10313236 A JPH10313236 A JP H10313236A
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲート遅延による遅延回路において、遅延値の
調整を精密に制御する遅延回路の提供。 【解決手段】ＰチャネルトランジスタとＮチャネルトラ
ンジスタとをそれぞれ複数個ずつ直列接合して構成され
た遅延回路において、Ｐチャネルトランジスタの能力と
Ｎチャネルトランジスタの能力とを電源側に近いトラン
ジスタから出力側に近いトランジスタまでの間で、異な
った能力をもたせることにより、出力駆動能力と、入力
容量を独立に変化させ、回路遅延値の調整の精度をあげ
る。
調整を精密に制御する遅延回路の提供。 【解決手段】ＰチャネルトランジスタとＮチャネルトラ
ンジスタとをそれぞれ複数個ずつ直列接合して構成され
た遅延回路において、Ｐチャネルトランジスタの能力と
Ｎチャネルトランジスタの能力とを電源側に近いトラン
ジスタから出力側に近いトランジスタまでの間で、異な
った能力をもたせることにより、出力駆動能力と、入力
容量を独立に変化させ、回路遅延値の調整の精度をあげ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に遅延回路に関する。
特に遅延回路に関する。
【０００２】
【従来の技術】半導体装置では、回路上の各種のタイミ
ングを発生するために、インバータ等のゲート回路の回
路遅延を利用することが多く、また、大きな遅延値を得
るための回路では、インバータ等のゲート回路を複数段
直列（縦続）接続し、これにより、ゲート回路１段あた
りの遅延値の複数段分の遅延値を得るように構成するこ
とが多い。
ングを発生するために、インバータ等のゲート回路の回
路遅延を利用することが多く、また、大きな遅延値を得
るための回路では、インバータ等のゲート回路を複数段
直列（縦続）接続し、これにより、ゲート回路１段あた
りの遅延値の複数段分の遅延値を得るように構成するこ
とが多い。
【０００３】この場合、ゲート回路１段あたりの遅延値
を大きくとれば、直列接続する回路段数を削減できる。
このように、１段あたりのゲート遅延値を大きくとるた
めの従来技術の一例として、例えば特開昭６１−９８０
１１号公報には、ＣＭＯＳゲートアレイＬＳＩにおい
て、ＰチャネルＭＯＳトランジスタ及びＮチャネルのＭ
ＯＳトランジスタをそれぞれ複数個ずつ直列に結合して
構成した遅延回路が提案されている。図５に、この従来
の遅延回路の構成を示す。
を大きくとれば、直列接続する回路段数を削減できる。
このように、１段あたりのゲート遅延値を大きくとるた
めの従来技術の一例として、例えば特開昭６１−９８０
１１号公報には、ＣＭＯＳゲートアレイＬＳＩにおい
て、ＰチャネルＭＯＳトランジスタ及びＮチャネルのＭ
ＯＳトランジスタをそれぞれ複数個ずつ直列に結合して
構成した遅延回路が提案されている。図５に、この従来
の遅延回路の構成を示す。
【０００４】図５（Ａ）では、電源、グランド間に２段
に直列接続した構成、すなわちＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、及びＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２が直列に接続した構成が示されている。Ｐチ
ャネルＭＯＳトランジスタＰ１のソースは電源ＶＤＤに
接続し、ドレインは、ＰチャネルＭＯＳトランジスタＰ
２のソースに接続する。ＰチャネルＭＯＳトランジスタ
Ｐ２のドレインは、ＮチャネルＭＯＳトランジスタＮ２
のドレインに接続し、ＮチャネルＭＯＳトランジスタＮ
２のソースは、ＮチャネルＭＯＳトランジスタＮ１のド
レインに接続し、ＮチャネルＭＯＳトランジスタＮ１の
ソースは、グランドＧＮＤに接続する。またトランジス
タＮ１、Ｎ２、Ｐ１、Ｐ２のゲート端子を共通に信号入
力端子ＩＮに接続し、ＰチャネルＭＯＳトランジスタＰ
２のドレインとＮチャネルＭＯＳトランジスタＮ２のド
レインの接続点を、信号出力端子ＯＵＴに接続する。
に直列接続した構成、すなわちＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、及びＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２が直列に接続した構成が示されている。Ｐチ
ャネルＭＯＳトランジスタＰ１のソースは電源ＶＤＤに
接続し、ドレインは、ＰチャネルＭＯＳトランジスタＰ
２のソースに接続する。ＰチャネルＭＯＳトランジスタ
Ｐ２のドレインは、ＮチャネルＭＯＳトランジスタＮ２
のドレインに接続し、ＮチャネルＭＯＳトランジスタＮ
２のソースは、ＮチャネルＭＯＳトランジスタＮ１のド
レインに接続し、ＮチャネルＭＯＳトランジスタＮ１の
ソースは、グランドＧＮＤに接続する。またトランジス
タＮ１、Ｎ２、Ｐ１、Ｐ２のゲート端子を共通に信号入
力端子ＩＮに接続し、ＰチャネルＭＯＳトランジスタＰ
２のドレインとＮチャネルＭＯＳトランジスタＮ２のド
レインの接続点を、信号出力端子ＯＵＴに接続する。
【０００５】このように構成された遅延回路はインバー
タ動作を行う。また、この遅延回路の信号遅延値は、各
１個のＰチャネルＭＯＳトランジスタ、及びＮチャネル
ＭＯＳトランジスタで構成されたＣＭＯＳインバータ構
成の遅延回路に対して、大きな遅延値を取ることが知ら
れている。
タ動作を行う。また、この遅延回路の信号遅延値は、各
１個のＰチャネルＭＯＳトランジスタ、及びＮチャネル
ＭＯＳトランジスタで構成されたＣＭＯＳインバータ構
成の遅延回路に対して、大きな遅延値を取ることが知ら
れている。
【０００６】図５（Ｂ）には、電源とグランド間に、Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルのＭＯＳト
ランジスタをそれぞれ３個ずつ直列に結合して構成した
遅延回路を示したものである。
チャネルＭＯＳトランジスタ及びＮチャネルのＭＯＳト
ランジスタをそれぞれ３個ずつ直列に結合して構成した
遅延回路を示したものである。
【０００７】この場合、直列接続するＭＯＳトランジス
タの数を増やすことによって、遅延値は、図６に示すよ
うに、変化する。図６において、横軸はＰチャネル、Ｎ
チャネルＭＯＳトランジスタの各々についての直列接続
数、縦軸は遅延値を示している。
タの数を増やすことによって、遅延値は、図６に示すよ
うに、変化する。図６において、横軸はＰチャネル、Ｎ
チャネルＭＯＳトランジスタの各々についての直列接続
数、縦軸は遅延値を示している。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな回路形式の遅延回路においては、任意の遅延値を設
定するために、直列接続した、トランジスタの個数で遅
延を調整する場合には、その直列段数に対する遅延の変
化量が大きく、遅延値の微調整が困難であることが知ら
れている。
うな回路形式の遅延回路においては、任意の遅延値を設
定するために、直列接続した、トランジスタの個数で遅
延を調整する場合には、その直列段数に対する遅延の変
化量が大きく、遅延値の微調整が困難であることが知ら
れている。
【０００９】一例として、トランジスタの直列接続段数
を、Ｐチャネル／ＮチャネルＭＯＳトランジスタとも
「２」（図５（Ａ）参照）から「３」（図５（Ｂ）参
照）に変化させた場合、図６を参照すると、その遅延値
は、約２倍に増加する。この遅延の増加は、一般的なＣ
ＭＯＳ回路では数１００ｎＳ程度の変化に相当する。
を、Ｐチャネル／ＮチャネルＭＯＳトランジスタとも
「２」（図５（Ａ）参照）から「３」（図５（Ｂ）参
照）に変化させた場合、図６を参照すると、その遅延値
は、約２倍に増加する。この遅延の増加は、一般的なＣ
ＭＯＳ回路では数１００ｎＳ程度の変化に相当する。
【００１０】このため、遅延量を細かく制御し、例えば
数１０ｎＳ程度の精度で遅延を発生させる場合は、この
ような遅延回路以外の負荷容量を調整する等の他の手段
を用いることが必要になる。
数１０ｎＳ程度の精度で遅延を発生させる場合は、この
ような遅延回路以外の負荷容量を調整する等の他の手段
を用いることが必要になる。
【００１１】一般に、必要な構成とするためには、配線
や、追加ゲート等が必要となり、このための、新たな配
置面積が必要となる（したがってチップ面積の増大を招
く）などの問題点があった。
や、追加ゲート等が必要となり、このための、新たな配
置面積が必要となる（したがってチップ面積の増大を招
く）などの問題点があった。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、遅延値の調整を
負荷配線や追加回路を変えるなどの、回路構成を大幅に
変更を行うことなく、遅延値を精密に制御可能とした半
導体装置を提供することにある。
てなされたものであって、その目的は、遅延値の調整を
負荷配線や追加回路を変えるなどの、回路構成を大幅に
変更を行うことなく、遅延値を精密に制御可能とした半
導体装置を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の遅延回路は、ＰチャネルトランジスタとＮ
チャネルトランジスタとをそれぞれ複数個ずつ直列接合
して構成された遅延回路において、前記Ｐチャネルトラ
ンジスタの能力と前記Ｎチャネルトランジスタの能力と
を電源側に近いトランジスタから出力側に近いトランジ
スタまでの間で、異ならせたことを特徴としている。
め、本発明の遅延回路は、ＰチャネルトランジスタとＮ
チャネルトランジスタとをそれぞれ複数個ずつ直列接合
して構成された遅延回路において、前記Ｐチャネルトラ
ンジスタの能力と前記Ｎチャネルトランジスタの能力と
を電源側に近いトランジスタから出力側に近いトランジ
スタまでの間で、異ならせたことを特徴としている。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の遅延回路は、その好ましい実施の
形態において、高電位電源ＶＤＤ側から低電位電源ＧＮ
Ｄ側に直列に接続された複数のＰチャネルＭＯＳトラン
ジスタと複数のＮチャネルＭＯＳトランジスタを備え、
複数のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタはゲート端子に共通に信号入力端子ＩＮ
に接続され、高電位電源ＶＤＤ側から遠端のＰチャネル
ＭＯＳトランジスタと低電位電源ＧＮＤ側から遠端のＮ
チャネルＭＯＳトランジスタとの接続点を出力端ＯＵＴ
とし、複数のＰチャネルＭＯＳトランジスタについてそ
の電流駆動能力、及び複数のＮチャネルＭＯＳトランジ
スタについてその電流駆動能力を、それぞれ電源側ＶＤ
Ｄ、ＧＮＤに近いトランジスタから出力端ＯＵＴ側に近
いトランジスタの間で、異ならせたものである。
に説明する。本発明の遅延回路は、その好ましい実施の
形態において、高電位電源ＶＤＤ側から低電位電源ＧＮ
Ｄ側に直列に接続された複数のＰチャネルＭＯＳトラン
ジスタと複数のＮチャネルＭＯＳトランジスタを備え、
複数のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタはゲート端子に共通に信号入力端子ＩＮ
に接続され、高電位電源ＶＤＤ側から遠端のＰチャネル
ＭＯＳトランジスタと低電位電源ＧＮＤ側から遠端のＮ
チャネルＭＯＳトランジスタとの接続点を出力端ＯＵＴ
とし、複数のＰチャネルＭＯＳトランジスタについてそ
の電流駆動能力、及び複数のＮチャネルＭＯＳトランジ
スタについてその電流駆動能力を、それぞれ電源側ＶＤ
Ｄ、ＧＮＤに近いトランジスタから出力端ＯＵＴ側に近
いトランジスタの間で、異ならせたものである。
【００１５】本発明の実施の形態においては、複数のＰ
チャネルＭＯＳトランジスタについて前記高電位電源側
のトランジスタから順に裁番して添字ｉとしてゲート幅
をＷＰｉ、及び、複数のＮチャネルＭＯＳトランジスタ
について低電位側電源から順に裁番して添字ｉとしたゲ
ート幅をＷＮｉとし、好ましくは、ＷＰｉ＜ＷＰｉ＋
１、ＷＮｉ＜ＷＮｉ＋１なるゲート幅の関係とされる。
チャネルＭＯＳトランジスタについて前記高電位電源側
のトランジスタから順に裁番して添字ｉとしてゲート幅
をＷＰｉ、及び、複数のＮチャネルＭＯＳトランジスタ
について低電位側電源から順に裁番して添字ｉとしたゲ
ート幅をＷＮｉとし、好ましくは、ＷＰｉ＜ＷＰｉ＋
１、ＷＮｉ＜ＷＮｉ＋１なるゲート幅の関係とされる。
【００１６】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００１７】図１は、本発明の第１の実施例の遅延回路
の回路構成を示す図である。図１を参照すると、本実施
例では、電源ＶＤＤとグランドＧＮＤ間に、Ｐチャネル
ＭＯＳトランジスタＰ１、Ｐ２、及びＮチャネルＭＯＳ
トランジスタＮ２、Ｎ１がこの順に直列接続されてい
る。すなわち、ＰチャネルＭＯＳトランジスタＰ１のソ
ースは電源ＶＤＤに接続し、ドレインは、ＰチャネルＭ
ＯＳトランジスタＰ２のソースに接続する。Ｐチャネル
ＭＯＳトランジスタＰ２のドレインは、ＮチャネルＭＯ
ＳトランジスタＮ２のドレインに接続し、ＮチャネルＭ
ＯＳトランジスタＮ２のソースは、ＮチャネルＭＯＳト
ランジスタＮ１のドレインに接続し、ＮチャネルＭＯＳ
トランジスタＮ１のソースは、グランドＧＮＤに接続す
る。またトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２のゲート
端子は共通に信号入力端子ＩＮに接続し、ＰチャネルＭ
ＯＳトランジスタＰ２のドレインとＮチャネルＭＯＳト
ランジスタＮ２のドレインの接続点を、信号出力端子Ｏ
ＵＴに接続する。
の回路構成を示す図である。図１を参照すると、本実施
例では、電源ＶＤＤとグランドＧＮＤ間に、Ｐチャネル
ＭＯＳトランジスタＰ１、Ｐ２、及びＮチャネルＭＯＳ
トランジスタＮ２、Ｎ１がこの順に直列接続されてい
る。すなわち、ＰチャネルＭＯＳトランジスタＰ１のソ
ースは電源ＶＤＤに接続し、ドレインは、ＰチャネルＭ
ＯＳトランジスタＰ２のソースに接続する。Ｐチャネル
ＭＯＳトランジスタＰ２のドレインは、ＮチャネルＭＯ
ＳトランジスタＮ２のドレインに接続し、ＮチャネルＭ
ＯＳトランジスタＮ２のソースは、ＮチャネルＭＯＳト
ランジスタＮ１のドレインに接続し、ＮチャネルＭＯＳ
トランジスタＮ１のソースは、グランドＧＮＤに接続す
る。またトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２のゲート
端子は共通に信号入力端子ＩＮに接続し、ＰチャネルＭ
ＯＳトランジスタＰ２のドレインとＮチャネルＭＯＳト
ランジスタＮ２のドレインの接続点を、信号出力端子Ｏ
ＵＴに接続する。
【００１８】ここで、各トランジスタＮ１、Ｎ２、Ｐ
１、Ｐ２のチャネル幅、Ｗｎ１、Ｗｎ２、Ｗｐ１、Ｗｐ
２の間には、 Ｗｎ１＜Ｗｎ２ …(1-a) Ｗｐ１＜Ｗｐ２ …(1-b) の関係がある。
１、Ｐ２のチャネル幅、Ｗｎ１、Ｗｎ２、Ｗｐ１、Ｗｐ
２の間には、 Ｗｎ１＜Ｗｎ２ …(1-a) Ｗｐ１＜Ｗｐ２ …(1-b) の関係がある。
【００１９】このように構成された遅延回路はインバー
タ動作を行う。以下では、各トランジスタのチャネル幅
Ｗの比Ｘは、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２
側、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２側とも等
しいものとして説明を行う。
タ動作を行う。以下では、各トランジスタのチャネル幅
Ｗの比Ｘは、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２
側、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２側とも等
しいものとして説明を行う。
【００２０】 Ｘ＝Ｗｎ２／Ｗｎ１＝Ｗｐ２／Ｗｐ１ …(2)
【００２１】図２は、図１に示した遅延回路を複数段
（ｎ段）のインバータ列として接続したもので、遅延回
路Ｇ１、Ｇ２、…、Ｇｎは、各々図１で示された遅延回
路である。この場合の遅延値は、図１の回路の遅延値Ｔ
ｄのｎ倍になる。
（ｎ段）のインバータ列として接続したもので、遅延回
路Ｇ１、Ｇ２、…、Ｇｎは、各々図１で示された遅延回
路である。この場合の遅延値は、図１の回路の遅延値Ｔ
ｄのｎ倍になる。
【００２２】図３は、トランジスタのチャネル幅Ｗの比
率Ｘ（横軸）に対する、本実施例の遅延回路（図１参
照）の一段分の遅延値Ｔｄ（縦軸）の特性を示す図であ
る。
率Ｘ（横軸）に対する、本実施例の遅延回路（図１参
照）の一段分の遅延値Ｔｄ（縦軸）の特性を示す図であ
る。
【００２３】次に本実施例の遅延回路の動作について説
明する。
明する。
【００２４】ＣＭＯＳ回路の場合、回路遅延はほぼ、負
荷容量Ｃとそれを駆動するゲートの出力インピーダンス
Ｚで決定され、その遅延時間ＴｐはＣ／Ｚに比例する。
荷容量Ｃとそれを駆動するゲートの出力インピーダンス
Ｚで決定され、その遅延時間ＴｐはＣ／Ｚに比例する。
【００２５】図２のような回路では、負荷容量は、ほぼ
次段のゲート入力のトランジスタのゲート容量になるた
め、トランジスタのチャネル幅Ｗに比例し、負荷駆動す
るゲートの出力インピーダンスＺも、トランジスタのＯ
Ｎ抵抗で決まるため、トランジスタのゲートチャネル幅
Ｗに比例する。このため、回路の遅延値は、各トランジ
スタのチャネル幅Ｗの比Ｘによって決まる。この関係を
示したものが、図３である。
次段のゲート入力のトランジスタのゲート容量になるた
め、トランジスタのチャネル幅Ｗに比例し、負荷駆動す
るゲートの出力インピーダンスＺも、トランジスタのＯ
Ｎ抵抗で決まるため、トランジスタのゲートチャネル幅
Ｗに比例する。このため、回路の遅延値は、各トランジ
スタのチャネル幅Ｗの比Ｘによって決まる。この関係を
示したものが、図３である。
【００２６】図３から判るように、トランジスタのチャ
ネル幅Ｗの比率Ｘに対する回路遅延は、比が「１」近傍
で最小値をとる、下に凸な関係形状となる。特に、トラ
ンジスタのチャネル幅の比率Ｘが「１」よりも大きい領
域では、回路遅延は連続的に単調増加する。また、その
変化の程度は、比率Ｘが「１」から「３」の範囲で、
「１」から「２」倍程度に変化する。
ネル幅Ｗの比率Ｘに対する回路遅延は、比が「１」近傍
で最小値をとる、下に凸な関係形状となる。特に、トラ
ンジスタのチャネル幅の比率Ｘが「１」よりも大きい領
域では、回路遅延は連続的に単調増加する。また、その
変化の程度は、比率Ｘが「１」から「３」の範囲で、
「１」から「２」倍程度に変化する。
【００２７】図４は、本発明の第２の実施例の半導体基
板上のレイアウトを示す平面図である。図４では、説明
のため、フィールドとゲートポリ（シリコン）、Ａｌ配
線及びコンタクトについてのみ示している。このレイア
ウトでは、平面形状がＬ字型のＰ型フィールド、及びＮ
型フィールドと、Ｈ字型のゲートポリシリによって形成
されたチャネル幅Ｗの異なる、２個のＮチャネルＭＯＳ
トランジスタ、及び２個のＰチャネルＭＯＳトランジス
タが直列に接続配置されている。直列接続された、ＭＯ
Ｓトランジスタのチャネル幅Ｗは、各々Ｗｎ１、Ｗｎ
２、Ｗｐ１、Ｗｐ２となっている。
板上のレイアウトを示す平面図である。図４では、説明
のため、フィールドとゲートポリ（シリコン）、Ａｌ配
線及びコンタクトについてのみ示している。このレイア
ウトでは、平面形状がＬ字型のＰ型フィールド、及びＮ
型フィールドと、Ｈ字型のゲートポリシリによって形成
されたチャネル幅Ｗの異なる、２個のＮチャネルＭＯＳ
トランジスタ、及び２個のＰチャネルＭＯＳトランジス
タが直列に接続配置されている。直列接続された、ＭＯ
Ｓトランジスタのチャネル幅Ｗは、各々Ｗｎ１、Ｗｎ
２、Ｗｐ１、Ｗｐ２となっている。
【００２８】遅延時間調整を行う場合は、フィールドの
形状だけを変更して、出力（ＯＵＴ）側に近いＭＯＳト
ランジスタのチャネル幅Ｗｎ２、Ｗｐ２を一定に保った
ままで、電源（ＶＤＤ）側に近いＭＯＳトランジスタの
チャネル幅Ｗｎ１、Ｗｐ１を決定することによって行
う。
形状だけを変更して、出力（ＯＵＴ）側に近いＭＯＳト
ランジスタのチャネル幅Ｗｎ２、Ｗｐ２を一定に保った
ままで、電源（ＶＤＤ）側に近いＭＯＳトランジスタの
チャネル幅Ｗｎ１、Ｗｐ１を決定することによって行
う。
【００２９】本実施例では、半導体製造工程でのフィー
ルド・マスクの変更のみで、遅延時間の調整が可能にな
るという利点がある。
ルド・マスクの変更のみで、遅延時間の調整が可能にな
るという利点がある。
【００３０】この変更を行う部分は、ＭＯＳトランジス
タのチャネル幅Ｗの小さい側のものであるため、この変
更により、遅延回路としての入力容量は、ほとんど変化
せず、本回路の前段への信号波形への影響を少なくでき
るという利点もある。
タのチャネル幅Ｗの小さい側のものであるため、この変
更により、遅延回路としての入力容量は、ほとんど変化
せず、本回路の前段への信号波形への影響を少なくでき
るという利点もある。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
複数のＭＯＳトランジスタを直列接続した遅延回路にお
いて、そのトランジスタのチャネル幅を電源側から出力
側に近いものとの間で、変化させることに依って、高精
度に遅延量を調整することができる。
複数のＭＯＳトランジスタを直列接続した遅延回路にお
いて、そのトランジスタのチャネル幅を電源側から出力
側に近いものとの間で、変化させることに依って、高精
度に遅延量を調整することができる。
【図１】本発明の一実施例の遅延回路の回路構成を示す
図である。
図である。
【図２】本発明の一実施例を示す図であり、図１の遅延
回路を多段接続して構成した回路構成を示す図である。
回路を多段接続して構成した回路構成を示す図である。
【図３】本発明の一実施例を説明するための図であり、
図１の遅延回路の直列接続されたトランジスタのチャネ
ル幅の比に対する遅延量の変化を示す特性図である。
図１の遅延回路の直列接続されたトランジスタのチャネ
ル幅の比に対する遅延量の変化を示す特性図である。
【図４】本発明の一実施例を説明するための図であり、
図１の遅延回路の半導体基板上のレイアウトの一例を示
す平面図である。
図１の遅延回路の半導体基板上のレイアウトの一例を示
す平面図である。
【図５】従来の遅延回路の回路構成を示す図である。
【図６】図５の遅延回路のトランジスタの直列接続数に
対する遅延値を示す特性図である。
対する遅延値を示す特性図である。
Ｐ１、Ｐ２、Ｐ３ ＰチャネルＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３ ＮチャネルＭＯＳトランジスタ ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＤＤ 電源 ＧＮＤ グランド Ｇ１、Ｇ２、…、Ｇｎ 遅延回路で構成されたインバー
タ
タ
Claims (5)
- 【請求項１】ＰチャネルトランジスタとＮチャネルトラ
ンジスタとをそれぞれ複数個ずつ直列接続して構成され
た遅延回路において、 前記Ｐチャネルトランジスタの能力と前記Ｎチャネルト
ランジスタの能力とを電源側に近いトランジスタから出
力端側に近いトランジスタまでの間で、異ならせたこと
を特徴とする遅延回路。 - 【請求項２】直列接続されたトランジスタの能力が、電
源側に近い側のトランジスタよりも、出力側に近いトラ
ンジスタに近いものほど大きくなるように構成されたこ
とを特徴とする請求項１記載の遅延回路。 - 【請求項３】トランジスタの能力の大小を電源側トラン
ジスタから出力側トランジスタに近いもののゲートのチ
ャネル幅によって変化させたことを特徴とする請求項１
又は２記載の遅延回路。 - 【請求項４】高電位電源側から低電位電源側に直列に接
続された複数のＰチャネルＭＯＳトランジスタと複数の
ＮチャネルＭＯＳトランジスタを備え、前記複数のＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタは各ゲート端子に共通に入力信号を入力し、前記高
電位電源側から遠端のＰチャネルＭＯＳトランジスタと
前記低電位電源側から遠端のＮチャネルＭＯＳトランジ
スタとの接続点を出力端とし、 前記複数のＰチャネルＭＯＳトランジスタについてその
電流駆動能力、及び、前記複数のＮチャネルＭＯＳトラ
ンジスタについてその電流駆動能力を、それぞれ電源側
に近いトランジスタから出力端側に近いトランジスタの
間で、異ならせたことを特徴とする遅延回路。 - 【請求項５】前記複数のＰチャネルＭＯＳトランジスタ
について前記高電位電源側のトランジスタから順に裁番
して添字ｉとしてゲート幅をＷＰｉ、及び、前記複数の
ＮチャネルＭＯＳトランジスタについて低電位側電源か
ら順に裁番して添字ｉとしたゲート幅をＷＮｉとし、 ＷＰｉ＜ＷＰｉ＋１、ＷＮｉ＜ＷＮｉ＋１ なるゲート幅の関係としたことを特徴とする請求項４記
載の遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135964A JPH10313236A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路 |
| US09/073,223 US6172545B1 (en) | 1997-05-09 | 1998-05-05 | Delay circuit on a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135964A JPH10313236A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路 |
Publications (1)
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|---|---|
| JPH10313236A true JPH10313236A (ja) | 1998-11-24 |
Family
ID=15163978
Family Applications (1)
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|---|---|---|---|
| JP9135964A Pending JPH10313236A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路 |
Country Status (2)
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| US6172545B1 (en) | 2001-01-09 |
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