JPH0494557A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0494557A JPH0494557A JP2213235A JP21323590A JPH0494557A JP H0494557 A JPH0494557 A JP H0494557A JP 2213235 A JP2213235 A JP 2213235A JP 21323590 A JP21323590 A JP 21323590A JP H0494557 A JPH0494557 A JP H0494557A
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- semiconductor integrated
- circuit
- integrated circuit
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H03K2005/00123—Avoiding variations of delay due to integration tolerances
-
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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- H03K2005/00195—Layout of the delay element using FET's
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、スタンダードセル方式等により形成される半
導体集積回路に関し、特に、相補型ＭＯＳトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
導体集積回路に関し、特に、相補型ＭＯＳトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
［従来の技術］
第４図は、従来のこの種遅延回路のレイアウト図であり
、第５図は、その等価回路図である。
、第５図は、その等価回路図である。
第４図において、６ａ、６ｂはゲートポリシリコン、７
ａ、７ｂ、７ｃはｎ型拡散領域、８ａ、８ｂ、８Ｃはｎ
型拡散領域、１０はＶａＤ用電源配線、１１はＧＮＤ用
電源配線、１２は信号配線、９は拡散層あるいはゲート
ポリシリコンと各配線とを接続するためのコンタクト、
Ｉｎは信号入力端子、Ｏｕｔは信号出力端子である。同
図に示されるように、従来例では各トランジスタは同じ
チャネル幅を持つように構成されていた。
ａ、７ｂ、７ｃはｎ型拡散領域、８ａ、８ｂ、８Ｃはｎ
型拡散領域、１０はＶａＤ用電源配線、１１はＧＮＤ用
電源配線、１２は信号配線、９は拡散層あるいはゲート
ポリシリコンと各配線とを接続するためのコンタクト、
Ｉｎは信号入力端子、Ｏｕｔは信号出力端子である。同
図に示されるように、従来例では各トランジスタは同じ
チャネル幅を持つように構成されていた。
第５図に示すｐチャネルＭＯ３トランジスタ４ａはｎ型
拡散領域７ａ、７ｂおよびゲートボリシリコン６ａから
構成され、またｎチャネルＭＯＳトランジスタ５ａはｎ
型拡散領域８ａ、８ｂおよびゲートポリシリコンロａか
ら構成されており、そして、ＭＯＳトランジスタ４ａ、
５ａにより初段インバータ１が構成されている。従来例
では、このように同一のチャネル幅のトランジスタを用
いて、必要な段数を縦続接続して遅延回路を構成するも
のであった。
拡散領域７ａ、７ｂおよびゲートボリシリコン６ａから
構成され、またｎチャネルＭＯＳトランジスタ５ａはｎ
型拡散領域８ａ、８ｂおよびゲートポリシリコンロａか
ら構成されており、そして、ＭＯＳトランジスタ４ａ、
５ａにより初段インバータ１が構成されている。従来例
では、このように同一のチャネル幅のトランジスタを用
いて、必要な段数を縦続接続して遅延回路を構成するも
のであった。
［発明が解決しようとする課題］
この従来の遅延回路では、信号を遅延させるために、同
一の遅延時間を有するインバータを複数段継続接続し、
その段数によって必要な遅延時間を得ていたので、イン
バータの接続段数が多くなり、遅延回路のために必要と
なる面積が大きくなった。
一の遅延時間を有するインバータを複数段継続接続し、
その段数によって必要な遅延時間を得ていたので、イン
バータの接続段数が多くなり、遅延回路のために必要と
なる面積が大きくなった。
［課題を解決するための手段］
本発明の半導体集積回路は、相補型ＭＯ８トランジスタ
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラ〉
・ジスタのそれより狭くなされ、かつ、チャネル幅が狭
くなされたトランジスタにはゲート電極を共通とする負
荷用トランジスタが接続されるものである。チャネル幅
が狭くなされたトランジスタと負荷用のトランジスタと
は次のように構成されている。すなわち、最終段のイン
バータを構成するトランジスタのソース・ドレイン領域
と同じ幅の領域内にＬＯＣｏＳ法等によって分離領域を
形成し残りの領域をソース・ドレイン領域とすることに
よって、チャネル幅の狭い２つのトランジスタを形成し
、その一方のトランジスタをインバータ用に、その他方
のトランジスタを負荷用として用いる。
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラ〉
・ジスタのそれより狭くなされ、かつ、チャネル幅が狭
くなされたトランジスタにはゲート電極を共通とする負
荷用トランジスタが接続されるものである。チャネル幅
が狭くなされたトランジスタと負荷用のトランジスタと
は次のように構成されている。すなわち、最終段のイン
バータを構成するトランジスタのソース・ドレイン領域
と同じ幅の領域内にＬＯＣｏＳ法等によって分離領域を
形成し残りの領域をソース・ドレイン領域とすることに
よって、チャネル幅の狭い２つのトランジスタを形成し
、その一方のトランジスタをインバータ用に、その他方
のトランジスタを負荷用として用いる。
［実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示すレイアウト図である
。同図において、６ａ、６ｂはゲートポリシリコン、７
ａ、７ｂ、７ｃｌ、７ｃ２はｐ型拡散領域、８ａ、８ｂ
、８ｃｌ、８ｃ２はｎ型拡散領域、１０はＶＤＤ用電源
配線、１１はＧＮＤ用電源配線、１２は信号配線、９は
拡散層またはゲートポリシリコンと各配線とを接続する
ためのコンタクトである。
。同図において、６ａ、６ｂはゲートポリシリコン、７
ａ、７ｂ、７ｃｌ、７ｃ２はｐ型拡散領域、８ａ、８ｂ
、８ｃｌ、８ｃ２はｎ型拡散領域、１０はＶＤＤ用電源
配線、１１はＧＮＤ用電源配線、１２は信号配線、９は
拡散層またはゲートポリシリコンと各配線とを接続する
ためのコンタクトである。
第２図は、第１図に示される遅延回路ブロックの等価回
路図である。第２図において、１は初段インバータ、２
は第２段インバータ、３は負荷回路、４ａ、４ｂ、４ｃ
はｎチャネルＭＯＳトランジスタ、５ａ、５ｂ、５Ｃは
ｎチャネルＭＯＳトランジスタである。第１図に示す初
段インバータ１は、ｐ型拡散領域７ａ、７ｂおよびゲー
トポリシリコンロａから構成されるｎチャネルＭＯＳト
ランジスタ４ａと、ｎ型拡散領域８ａ、８ｂおよびゲー
トポリシリコンロａから構成されるｎチャネルＭＯＳト
ランジスタ５ａから成り、また、第２段インバータ２は
、ｎ型拡散領域７ｂ、７ｃｌおよびゲートポリシリコン
ロｂから構成されるｎチャネルＭＯＳトランジスタ４ｂ
と、ｎ型拡散領域８ｂ、８ｃｌおよびゲートポリシリコ
ンロｂから構成されるｎチャネルＭＯＳ）−ランジスタ
５ｂから成る。また、負荷回路３は、ｎ型拡散領域７ｂ
、７ｃ２およびゲートポリシリコンロｂから構成される
ｎチャネルＭＯＳトランジスタ４Ｃと、ｎ型拡散領域８
ｂ、８ｃ２およびゲートポリシリコンロｂから構成され
るｎチャネルＭＯＳトランジスタ５ｃとから構成されて
いる。
路図である。第２図において、１は初段インバータ、２
は第２段インバータ、３は負荷回路、４ａ、４ｂ、４ｃ
はｎチャネルＭＯＳトランジスタ、５ａ、５ｂ、５Ｃは
ｎチャネルＭＯＳトランジスタである。第１図に示す初
段インバータ１は、ｐ型拡散領域７ａ、７ｂおよびゲー
トポリシリコンロａから構成されるｎチャネルＭＯＳト
ランジスタ４ａと、ｎ型拡散領域８ａ、８ｂおよびゲー
トポリシリコンロａから構成されるｎチャネルＭＯＳト
ランジスタ５ａから成り、また、第２段インバータ２は
、ｎ型拡散領域７ｂ、７ｃｌおよびゲートポリシリコン
ロｂから構成されるｎチャネルＭＯＳトランジスタ４ｂ
と、ｎ型拡散領域８ｂ、８ｃｌおよびゲートポリシリコ
ンロｂから構成されるｎチャネルＭＯＳ）−ランジスタ
５ｂから成る。また、負荷回路３は、ｎ型拡散領域７ｂ
、７ｃ２およびゲートポリシリコンロｂから構成される
ｎチャネルＭＯＳトランジスタ４Ｃと、ｎ型拡散領域８
ｂ、８ｃ２およびゲートポリシリコンロｂから構成され
るｎチャネルＭＯＳトランジスタ５ｃとから構成されて
いる。
ｐ型拡散領域７Ｃ１，７Ｃ２およびｎ型拡散領域８ｃｌ
、８ｃ２は、拡散領域７ａ、８ａと同一のサイズの領域
内に例えばＬＯＧＯ５酸化膜を配置することによって分
離して形成された幅の狭い２つの拡散領域である。この
ように構成された第２段目インバータ２では、そのトラ
ンジスタのチャネル幅が初段インバータ１のトランジス
タのそれより狭く、負荷駆動能力が低いので、大きな遅
延時間が得られる。また、第２段インバータとゲートポ
リシリコンロｂを共有する負荷回路３は前段（この場合
は初段インバータ１）の回路の負荷としてのみ作用する
回路であって、この回路により第２段インバータの入力
部の立ち上がり、立ち下がりが遅延させられるので、負
荷回路３を付加したことにより効率良く信号を遅延させ
ることができる。したがって、本実施例により、少ない
段数のインバータにより必要な遅延時間を得ることがで
きるので、セル面積の縮小が可能となる。
、８ｃ２は、拡散領域７ａ、８ａと同一のサイズの領域
内に例えばＬＯＧＯ５酸化膜を配置することによって分
離して形成された幅の狭い２つの拡散領域である。この
ように構成された第２段目インバータ２では、そのトラ
ンジスタのチャネル幅が初段インバータ１のトランジス
タのそれより狭く、負荷駆動能力が低いので、大きな遅
延時間が得られる。また、第２段インバータとゲートポ
リシリコンロｂを共有する負荷回路３は前段（この場合
は初段インバータ１）の回路の負荷としてのみ作用する
回路であって、この回路により第２段インバータの入力
部の立ち上がり、立ち下がりが遅延させられるので、負
荷回路３を付加したことにより効率良く信号を遅延させ
ることができる。したがって、本実施例により、少ない
段数のインバータにより必要な遅延時間を得ることがで
きるので、セル面積の縮小が可能となる。
第３図は、本発明の他の実施例を示すレイアウト図であ
る。本実施例の先の実施例と相違する点は、第２段イン
バータのゲートポリシリコンロｂ′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
る。本実施例の先の実施例と相違する点は、第２段イン
バータのゲートポリシリコンロｂ′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
なお、以上の実施例ではインバータを３段用いたもので
あったが、本発明はこれに限定されるものではなく、よ
り多いまたは少ない段数のインバータを用いることがで
きる。Ｊた、上記実施例では、初段インバータにはチャ
ネル幅の広いトランジスタを用いていたが、必ずしもそ
のようにする必要はなく、次段回路に対する駆動能力が
要求される最終段のインバータを除いて、どの段のイン
バータにチャネル幅の狭いトランジスタを用いるかある
いは何個のインバータにチャネル幅の狭いトランジスタ
を用いるかは自由に選択できる。また、負荷用のトラン
ジスタ４Ｃ５５Ｃではソース・ドレイン間を短絡してい
たがこれに代えて両トランジスタのドレイン同士を接続
するようにしてもよい。
あったが、本発明はこれに限定されるものではなく、よ
り多いまたは少ない段数のインバータを用いることがで
きる。Ｊた、上記実施例では、初段インバータにはチャ
ネル幅の広いトランジスタを用いていたが、必ずしもそ
のようにする必要はなく、次段回路に対する駆動能力が
要求される最終段のインバータを除いて、どの段のイン
バータにチャネル幅の狭いトランジスタを用いるかある
いは何個のインバータにチャネル幅の狭いトランジスタ
を用いるかは自由に選択できる。また、負荷用のトラン
ジスタ４Ｃ５５Ｃではソース・ドレイン間を短絡してい
たがこれに代えて両トランジスタのドレイン同士を接続
するようにしてもよい。
通常、スタンダードセル方式の半導体集積回路では、少
なくとも同一ブロック内では高さが揃うように、即ちそ
のブロック内では同一のチャネル幅となるように構成さ
れる。而して、遅延時間を大きくするために特定のイン
バータのみのチャネル幅を狭くすると、その部分でトラ
ンジスタの高さが揃わなくなり、そしてそのためその部
分にデッドスペースが生じる０本発明では、ここに負荷
用のトランジスタを構成して、デッドスペースとなるべ
きスペースを回路の動作遅延を促進する素子のために用
い、スペースを有効に使用して大きな遅延時間を得てい
る。
なくとも同一ブロック内では高さが揃うように、即ちそ
のブロック内では同一のチャネル幅となるように構成さ
れる。而して、遅延時間を大きくするために特定のイン
バータのみのチャネル幅を狭くすると、その部分でトラ
ンジスタの高さが揃わなくなり、そしてそのためその部
分にデッドスペースが生じる０本発明では、ここに負荷
用のトランジスタを構成して、デッドスペースとなるべ
きスペースを回路の動作遅延を促進する素子のために用
い、スペースを有効に使用して大きな遅延時間を得てい
る。
［発明の効果］
以上説明したように、本発明は、多段に接続されたイン
バータを用いた遅延回路において、最終段を除く適宜段
のインバータを構成するトランジスタのチャネル幅を狭
くし、かつ、チャネル幅を狭くすることによって生じた
空きスペースを利用して前段の回路の負荷となるトラン
ジスタを形成したものであるので、本発明によれば、多
くの段数のインバータを使用しなくとも必要な遅れ時間
を有する遅延回路を得ることができ、遅延回路のための
面積を縮小することができる。
バータを用いた遅延回路において、最終段を除く適宜段
のインバータを構成するトランジスタのチャネル幅を狭
くし、かつ、チャネル幅を狭くすることによって生じた
空きスペースを利用して前段の回路の負荷となるトラン
ジスタを形成したものであるので、本発明によれば、多
くの段数のインバータを使用しなくとも必要な遅れ時間
を有する遅延回路を得ることができ、遅延回路のための
面積を縮小することができる。
ャネルＭＯ８）−ランジスタ、 ６ａ、６ｂ５６ｂ′
・・・ゲートポリシリコン、 ７ａ、７ｂ、７Ｃ１
７ｃｌ、７ ｃ ２− Ｐ型拡散領域、 ８ａ、８ｂ
、８Ｃ１８ｃｌ、８ ｃ ２ ・−ｎ型拡散領域、９・
・・コンタクト、 １０・・・ｖＤＤ用電源配線、
１１・・・ＧＮＤ用電源配線、 １２・・・信号配線
。
・・・ゲートポリシリコン、 ７ａ、７ｂ、７Ｃ１
７ｃｌ、７ ｃ ２− Ｐ型拡散領域、 ８ａ、８ｂ
、８Ｃ１８ｃｌ、８ ｃ ２ ・−ｎ型拡散領域、９・
・・コンタクト、 １０・・・ｖＤＤ用電源配線、
１１・・・ＧＮＤ用電源配線、 １２・・・信号配線
。
Claims (1)
- 相補型ＭＯＳトランジスタを用いた反転増幅器を複数
段縦続接続して構成された遅延回路を有する半導体集積
回路において、最終段を除く少なくとも一つの反転増幅
器は、最終段の反転増幅器を構成するＭＯＳトランジス
タのソース・ドレイン領域と同等の幅の領域の一部を分
離領域としてソース・ドレイン領域を２つに分割するこ
とによって生成された２つのＭＯＳトランジスタの一方
のトランジスタを用いて構成されたものであり、かつ、
前記２つのＭＯＳトランジスタの他方は負荷用ＭＯＳト
ランジスタとして用いられるものであることを特徴とす
る半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
| US07/743,636 US5229667A (en) | 1990-08-11 | 1991-08-12 | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494557A true JPH0494557A (ja) | 1992-03-26 |
| JP2621612B2 JP2621612B2 (ja) | 1997-06-18 |
Family
ID=16635765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213235A Expired - Lifetime JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229667A (ja) |
| JP (1) | JP2621612B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたｃｍｏｓ素子及びその製造方法 |
Families Citing this family (9)
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|---|---|---|---|---|
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| JPH0555881A (ja) * | 1991-08-27 | 1993-03-05 | Toshiba Corp | 遅延回路 |
| DE69525707T2 (de) * | 1994-09-30 | 2002-08-01 | Sharp K.K., Osaka | MOS-Inverter-Schaltung |
| JP3862306B2 (ja) * | 1995-06-23 | 2006-12-27 | 三菱電機株式会社 | 半導体装置 |
| US5677555A (en) * | 1995-12-22 | 1997-10-14 | Cypress Semiconductor Corp. | Output driver transistor with multiple gate bodies |
| US5905395A (en) * | 1997-04-22 | 1999-05-18 | International Business Machines Corporation | Miller effect-based delay circuit |
| JP3415444B2 (ja) | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| JP2005277081A (ja) | 2004-03-24 | 2005-10-06 | Fujitsu Ltd | ゲート回路及びディレイ回路 |
| JP6396834B2 (ja) | 2015-03-23 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE25978E (en) * | 1960-08-19 | 1966-03-08 | Multi-collector transistor forming bistable circuit | |
| US4045688A (en) * | 1976-10-26 | 1977-08-30 | Rca Corporation | Power-on reset circuit |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5846178B2 (ja) * | 1980-12-03 | 1983-10-14 | 富士通株式会社 | 半導体装置 |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS5976431A (ja) * | 1982-10-22 | 1984-05-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0680805B2 (ja) * | 1985-05-29 | 1994-10-12 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| KR970000560B1 (ko) * | 1986-10-01 | 1997-01-13 | 아오이 죠이치 | 반도체집적회로 |
| JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
| JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
-
1990
- 1990-08-11 JP JP2213235A patent/JP2621612B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-12 US US07/743,636 patent/US5229667A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたｃｍｏｓ素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621612B2 (ja) | 1997-06-18 |
| US5229667A (en) | 1993-07-20 |
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