JPH1031618A - データ変換方式 - Google Patents
データ変換方式Info
- Publication number
- JPH1031618A JPH1031618A JP8205211A JP20521196A JPH1031618A JP H1031618 A JPH1031618 A JP H1031618A JP 8205211 A JP8205211 A JP 8205211A JP 20521196 A JP20521196 A JP 20521196A JP H1031618 A JPH1031618 A JP H1031618A
- Authority
- JP
- Japan
- Prior art keywords
- data
- precision
- cache
- path
- determination result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 キャッシュヒット時のデータ変換処理速度を
向上するためのデータ変換方式を提供することにある。 【解決手段】 図は浮動小数点データの場合の実施例で
あり、データキャッシュに書き込まれるデータはJ2に書
き込まれるのに平行してデータ判定回路Gにおいて単精
度か倍精度かと単精度の場合におけるデータの種類を判
定してデータ判定結果がJ3に書き込まれる。アライナA1
はパス4のデータとJ2からの読み出されたパス5のデータ
を入力し、いずれかのデータを選択し、かつ選択したデ
ータの内、データ変換不要のデータをパス7に出力し、
必要なデータをパス6に出力し、アライナA2はパス16の
データとJ3から読み出されたデータを入力し、いずれか
のデータを選択してパス18に出力し、精度変換回路Cは
パス6からのデータをパス18からのデータ判定結果に基
づき単精度データを倍精度データに変換する。
向上するためのデータ変換方式を提供することにある。 【解決手段】 図は浮動小数点データの場合の実施例で
あり、データキャッシュに書き込まれるデータはJ2に書
き込まれるのに平行してデータ判定回路Gにおいて単精
度か倍精度かと単精度の場合におけるデータの種類を判
定してデータ判定結果がJ3に書き込まれる。アライナA1
はパス4のデータとJ2からの読み出されたパス5のデータ
を入力し、いずれかのデータを選択し、かつ選択したデ
ータの内、データ変換不要のデータをパス7に出力し、
必要なデータをパス6に出力し、アライナA2はパス16の
データとJ3から読み出されたデータを入力し、いずれか
のデータを選択してパス18に出力し、精度変換回路Cは
パス6からのデータをパス18からのデータ判定結果に基
づき単精度データを倍精度データに変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、命令の実行におい
て、データキャッシュから読み出されたデータをデータ
変換する場合におけるデータ変換方式に関する。
て、データキャッシュから読み出されたデータをデータ
変換する場合におけるデータ変換方式に関する。
【０００２】
【従来の技術】上記データ変換方式の従来技術を、デー
タが浮動小数点データであり、単精度の浮動小数点デー
タを倍精度の浮動小数点データに変換する場合につい
て、図４の構成図を用いて説明する。図４の構成図に示
す従来のデータ変換方式では、データの精度を単精度か
ら倍精度に変換しており、データアドレスタグＪ１とデ
ータキャッシュメモリＪ２からなるデータキャッシュ、
浮動小数点レジスタＦ１（以下、ＦＲ）、浮動小数点演
算器Ｆ２、データ判定回路Ｇ、データ変換回路としての
精度変換回路Ｃ、ラッチＬ１、Ｌ２を備え、セレクタＳ
１、Ｓ２、Ｓ３、アライナＡ１を備え、データパス１、
２、３、４、５、６、７、８、９、１０、１１、１２、
１３を備えている。ＦＲは６４ビット幅であり、単精度
データは３２ビット、倍精度データは６４ビットとす
る。データの精度を単精度から倍精度に変換するのは、
浮動小数点演算器が倍精度の演算器であるため、単精度
データの演算のためには、単精度データを倍精度データ
に変換してから演算する必要があるためである。
タが浮動小数点データであり、単精度の浮動小数点デー
タを倍精度の浮動小数点データに変換する場合につい
て、図４の構成図を用いて説明する。図４の構成図に示
す従来のデータ変換方式では、データの精度を単精度か
ら倍精度に変換しており、データアドレスタグＪ１とデ
ータキャッシュメモリＪ２からなるデータキャッシュ、
浮動小数点レジスタＦ１（以下、ＦＲ）、浮動小数点演
算器Ｆ２、データ判定回路Ｇ、データ変換回路としての
精度変換回路Ｃ、ラッチＬ１、Ｌ２を備え、セレクタＳ
１、Ｓ２、Ｓ３、アライナＡ１を備え、データパス１、
２、３、４、５、６、７、８、９、１０、１１、１２、
１３を備えている。ＦＲは６４ビット幅であり、単精度
データは３２ビット、倍精度データは６４ビットとす
る。データの精度を単精度から倍精度に変換するのは、
浮動小数点演算器が倍精度の演算器であるため、単精度
データの演算のためには、単精度データを倍精度データ
に変換してから演算する必要があるためである。
【０００３】図７は浮動小数点データの形式の例を説明
する図であり、単精度データは１ビットの符号部と、８
ビットの指数部と、２３ビットの仮数部で表現され、倍
精度データは１ビットの符号部と、１１ビットの指数部
と、５２ビットの仮数部で表現されている。データキャ
ッシュメモリＪ２のデータの読み出し幅、及び書き込み
幅は６４ビットとし、主記憶装置からデータキャッシュ
メモリＪ２へのデータ転送は、６４ビット＊４ｃｙｃ＝
２５６ビットで、ターゲットアドレスのデータを含んだ
６４ビットが先頭のサイクルに転送される方式とする。
また、命令の実行は、命令読み出しステージ（ＩＦステ
ージ）、命令デコードステージ（Ｄステージ）、命令実
行ステージ（Ｅステージ）、メモリアクセスステージ
（Ａステージ）、キャンセルステージ（Nステージ）、
書き込みステージ（Ｗステージ）からなるパイプライン
処理とする。
する図であり、単精度データは１ビットの符号部と、８
ビットの指数部と、２３ビットの仮数部で表現され、倍
精度データは１ビットの符号部と、１１ビットの指数部
と、５２ビットの仮数部で表現されている。データキャ
ッシュメモリＪ２のデータの読み出し幅、及び書き込み
幅は６４ビットとし、主記憶装置からデータキャッシュ
メモリＪ２へのデータ転送は、６４ビット＊４ｃｙｃ＝
２５６ビットで、ターゲットアドレスのデータを含んだ
６４ビットが先頭のサイクルに転送される方式とする。
また、命令の実行は、命令読み出しステージ（ＩＦステ
ージ）、命令デコードステージ（Ｄステージ）、命令実
行ステージ（Ｅステージ）、メモリアクセスステージ
（Ａステージ）、キャンセルステージ（Nステージ）、
書き込みステージ（Ｗステージ）からなるパイプライン
処理とする。
【０００４】以下、単精度浮動小数点ロード命令の実行
動作を例に説明する。該命令の動作概要は、単精度３２
ビットデータを読み出して、そのデータの値に応じた適
切な倍精度フォーマットに変換した後、ターゲットのＦ
Ｒに書き込む動作を行うことである。ＩＦステージでフ
ェッチした命令を、Ｄステージでデコードした結果、単
精度浮動小数点ロード命令と判明し、Ｅステージでター
ゲットアドレスの計算を行う。Ａステージでは、３２ビ
ット単精度データを得るためにデータアドレスタグＪ１
のアクセスを行うが、キャッシュミスとなった場合で
は、主記憶装置からのデータ転送を行うため、データは
パス１、パス３を経由してデータキャッシュメモリＪ２
に書き込まれる。また、この場合には、同時にターゲッ
トアドレスのデータを含む先頭サイクルのデータはデー
タキャッシュメモリＪ２を迂回し、ラッチＬ２、パス４
を経由して、アライナＡ１に入力される。アライナＡ１
は、キャッシュヒット、キャッシュミスに応じてパス４
又はパス５の６４ビットデータの何れか一方を選択して
パス７に出力する機能と、ターゲットアドレスに応じて
前記選択した、６４ビットデータの前半又は後半３２ビ
ットを選択してパス６に出力する機能がある。また、ア
ライナＡ１は、単精度データか、倍精度データかにかか
わらずパス７に６４ビットデータを出力する。なお、図
示はしていないが、キャッシュヒットしたかキャッシュ
ミスしたかの結果に基づく制御信号がアライナＡ１に入
力されており、この制御信号によりパス４またはパス５
の選択が行われる。また、６４ビットデータの前半又は
後半３２ビットの選択は、ターゲットアドレス内にこの
選択のための１ビットが含まれ、この１ビットの値をア
ライナＡ１で判定することにより、前半又は後半３２ビ
ットの選択が行われる。
動作を例に説明する。該命令の動作概要は、単精度３２
ビットデータを読み出して、そのデータの値に応じた適
切な倍精度フォーマットに変換した後、ターゲットのＦ
Ｒに書き込む動作を行うことである。ＩＦステージでフ
ェッチした命令を、Ｄステージでデコードした結果、単
精度浮動小数点ロード命令と判明し、Ｅステージでター
ゲットアドレスの計算を行う。Ａステージでは、３２ビ
ット単精度データを得るためにデータアドレスタグＪ１
のアクセスを行うが、キャッシュミスとなった場合で
は、主記憶装置からのデータ転送を行うため、データは
パス１、パス３を経由してデータキャッシュメモリＪ２
に書き込まれる。また、この場合には、同時にターゲッ
トアドレスのデータを含む先頭サイクルのデータはデー
タキャッシュメモリＪ２を迂回し、ラッチＬ２、パス４
を経由して、アライナＡ１に入力される。アライナＡ１
は、キャッシュヒット、キャッシュミスに応じてパス４
又はパス５の６４ビットデータの何れか一方を選択して
パス７に出力する機能と、ターゲットアドレスに応じて
前記選択した、６４ビットデータの前半又は後半３２ビ
ットを選択してパス６に出力する機能がある。また、ア
ライナＡ１は、単精度データか、倍精度データかにかか
わらずパス７に６４ビットデータを出力する。なお、図
示はしていないが、キャッシュヒットしたかキャッシュ
ミスしたかの結果に基づく制御信号がアライナＡ１に入
力されており、この制御信号によりパス４またはパス５
の選択が行われる。また、６４ビットデータの前半又は
後半３２ビットの選択は、ターゲットアドレス内にこの
選択のための１ビットが含まれ、この１ビットの値をア
ライナＡ１で判定することにより、前半又は後半３２ビ
ットの選択が行われる。
【０００５】パス６に出力された３２ビットデータは、
データ判定回路Ｇ、精度変換回路Ｃ、パス８、セレクタ
Ｓ２、パス１０を経由してターゲットのＦＲに書き込ま
れる。ここで、データ判定回路Ｇでは図５に示す通り、
入力データの値を判定して、どのフォーマットに基づい
て単精度から倍精度に変換するかを選択するための判定
結果を出力する。精度変換回路Ｃでは図６に示すよう
に、前記データ判定回路Ｇの判定結果を使用して単精度
データを倍精度データへフォーマット変換する。
データ判定回路Ｇ、精度変換回路Ｃ、パス８、セレクタ
Ｓ２、パス１０を経由してターゲットのＦＲに書き込ま
れる。ここで、データ判定回路Ｇでは図５に示す通り、
入力データの値を判定して、どのフォーマットに基づい
て単精度から倍精度に変換するかを選択するための判定
結果を出力する。精度変換回路Ｃでは図６に示すよう
に、前記データ判定回路Ｇの判定結果を使用して単精度
データを倍精度データへフォーマット変換する。
【０００６】また、倍精度浮動小数点ロード命令の実行
では、データ変換は不要であるから、データキャッシュ
メモリＪ２又は主記憶装置からの６４ビット倍精度デー
タをアライナＡ１で選択した後、データ判定回路Ｇ、精
度変換回路Ｃを迂回するパス７、セレクタＳ２、パス１
０を経由して、ターゲットのＦＲに書き込む。なお、図
示はしていないが、Ｄステージでのデコード結果に基づ
く制御信号がセレクタＳ２に入力されており、この制御
信号によりパス７またはパス８またはパス９の信号の選
択が行われる。また、ストア命令の場合には、セレクタ
Ｓ３により、固定小数点ストア命令ならばＧＲからのパ
ス１３を選択し、浮動小数点ストア命令ならばＦＲから
のパス１１を選択し、パス２、パス３を経由して、デー
タキャッシュメモリＪ２にデータを書き込む。また、浮
動小数点演算の実行では、パス１１、パス１２を経由し
てＦＲのデータを浮動小数点演算器Ｆ２に送り、演算結
果はパス９、パス１０を経由してターゲットのＦＲに書
き込まれる。
では、データ変換は不要であるから、データキャッシュ
メモリＪ２又は主記憶装置からの６４ビット倍精度デー
タをアライナＡ１で選択した後、データ判定回路Ｇ、精
度変換回路Ｃを迂回するパス７、セレクタＳ２、パス１
０を経由して、ターゲットのＦＲに書き込む。なお、図
示はしていないが、Ｄステージでのデコード結果に基づ
く制御信号がセレクタＳ２に入力されており、この制御
信号によりパス７またはパス８またはパス９の信号の選
択が行われる。また、ストア命令の場合には、セレクタ
Ｓ３により、固定小数点ストア命令ならばＧＲからのパ
ス１３を選択し、浮動小数点ストア命令ならばＦＲから
のパス１１を選択し、パス２、パス３を経由して、デー
タキャッシュメモリＪ２にデータを書き込む。また、浮
動小数点演算の実行では、パス１１、パス１２を経由し
てＦＲのデータを浮動小数点演算器Ｆ２に送り、演算結
果はパス９、パス１０を経由してターゲットのＦＲに書
き込まれる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来のデータ変換方式では、Ａステージのキャッシュアク
セスの結果、キャッシュヒットした場合では、データは
データキャッシュメモリＪ２、ラッチＬ１、パス５、パ
ス６、データ判定回路Ｇ、データ変換回路としての精度
変換回路Ｃ、パス８、パス１０を経由してＦＲに書き込
まれる。このため、単精度浮動小数点ロード命令の実行
においては、ターゲットアドレスがキャッシュヒットし
た時は必ず、データキャッシュメモリＪ２からのデータ
読み出しの時に精度変換回路Ｃで変換する前にデータ判
定回路Ｇを経由することとなり、処理速度が遅くなると
いう問題があった。本発明では上述の問題を解決するも
ので、キャッシュヒット時のデータ変換処理速度を向上
するための方式を提供することを目的とする。
来のデータ変換方式では、Ａステージのキャッシュアク
セスの結果、キャッシュヒットした場合では、データは
データキャッシュメモリＪ２、ラッチＬ１、パス５、パ
ス６、データ判定回路Ｇ、データ変換回路としての精度
変換回路Ｃ、パス８、パス１０を経由してＦＲに書き込
まれる。このため、単精度浮動小数点ロード命令の実行
においては、ターゲットアドレスがキャッシュヒットし
た時は必ず、データキャッシュメモリＪ２からのデータ
読み出しの時に精度変換回路Ｃで変換する前にデータ判
定回路Ｇを経由することとなり、処理速度が遅くなると
いう問題があった。本発明では上述の問題を解決するも
ので、キャッシュヒット時のデータ変換処理速度を向上
するための方式を提供することを目的とする。
【０００８】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、データキャッシュに、書き込まれたデー
タの種類を示すデータ判定結果をデータ毎に記憶するデ
ータ判定結果領域を設け、前記データキャッシュへのデ
ータの書き込みと平行して該データの種類を判定しデー
タ判定結果を前記データ判定結果領域に書き込むデータ
判定手段を設け、前記データキャッシュから読み出され
たデータとデータ判定結果を入力し、該データ判定結果
に基づき該データのデータ変換を行うデータ変換手段を
設けるようにしている。さらに、前記データキャッシュ
への書き込みデータと、前記データキャッシュからの読
み出しデータを入力し、該両データの内のいずれか一方
のデータを選択して出力する第１のアライナと、前記デ
ータ判定手段から出力されたデータ判定結果と、前記デ
ータキャッシュから読み出したデータ判定結果を入力
し、該両データ判定結果の内のいずれか一方のデータ判
定結果を選択して出力する第２のアライナを設け、該第
１のアライナと第２のアライナの出力を前記データ変換
手段の入力としてデータ変換を行うようにしている。さ
らに、前記第１のアライナは、前記データキャッシュへ
の書き込みデータと、前記データキャッシュからの読み
出しデータを入力し、該両データの内のいずれか一方の
データを選択し、かつ該選択したデータの内、データ変
換の必要のないデータを出力する出力端子と、データ変
換の必要なデータを出力する出力端子とを備え、該デー
タ変換の必要なデータを出力する出力端子を前記データ
変換手段の入力に接続するようにしている。また、前記
データキャッシュに書き込まれるデータは浮動小数点デ
ータであり、前記データの種類は単精度データか倍精度
データかの種類及び単精度データにおける種類であるよ
うにしている。
め、本発明は、データキャッシュに、書き込まれたデー
タの種類を示すデータ判定結果をデータ毎に記憶するデ
ータ判定結果領域を設け、前記データキャッシュへのデ
ータの書き込みと平行して該データの種類を判定しデー
タ判定結果を前記データ判定結果領域に書き込むデータ
判定手段を設け、前記データキャッシュから読み出され
たデータとデータ判定結果を入力し、該データ判定結果
に基づき該データのデータ変換を行うデータ変換手段を
設けるようにしている。さらに、前記データキャッシュ
への書き込みデータと、前記データキャッシュからの読
み出しデータを入力し、該両データの内のいずれか一方
のデータを選択して出力する第１のアライナと、前記デ
ータ判定手段から出力されたデータ判定結果と、前記デ
ータキャッシュから読み出したデータ判定結果を入力
し、該両データ判定結果の内のいずれか一方のデータ判
定結果を選択して出力する第２のアライナを設け、該第
１のアライナと第２のアライナの出力を前記データ変換
手段の入力としてデータ変換を行うようにしている。さ
らに、前記第１のアライナは、前記データキャッシュへ
の書き込みデータと、前記データキャッシュからの読み
出しデータを入力し、該両データの内のいずれか一方の
データを選択し、かつ該選択したデータの内、データ変
換の必要のないデータを出力する出力端子と、データ変
換の必要なデータを出力する出力端子とを備え、該デー
タ変換の必要なデータを出力する出力端子を前記データ
変換手段の入力に接続するようにしている。また、前記
データキャッシュに書き込まれるデータは浮動小数点デ
ータであり、前記データの種類は単精度データか倍精度
データかの種類及び単精度データにおける種類であるよ
うにしている。
【０００９】
【発明の実施の形態】以下、本発明のデータ変換方式の
実施例を、データが浮動小数点データであり、単精度の
浮動小数点データを倍精度の浮動小数点データに変換す
る場合を例にして、図面に基づいて具体的に説明する。
図１に実施例の構成図を示す。図２には実施例における
動作例のキャッシュミスの場合のタイムチャートを示
し、図３には実施例における動作例のキャッシュヒット
の場合のタイムチャートを示す。図１の構成図に示すデ
ータ精度変換を行うプロセッサでは、データアドレスタ
グＪ１とデータキャッシュメモリＪ２からなるデータキ
ャッシュ、データ判定結果Ｊ３、浮動小数点レジスタＦ
１（以下、ＦＲ）、浮動小数点演算器Ｆ２、データ判定
回路Ｇ、データ変換回路としての精度変換回路Ｃ、ラッ
チＬ１、Ｌ２、Ｌ３、Ｌ４を備え、セレクタＳ１、Ｓ
２、Ｓ３、アライナＡ１、Ａ２を備え、データパス１、
２、３、４、５、６、７、８、９、１０、１１、１２、
１３、１４、１５、１６、１７、１８を備えている。Ｆ
Ｒは６４ビット幅であり、単精度は３２ビット、倍精度
は６４ビットである。データキャッシュメモリＪ２のデ
ータの読み出し幅、及び書き込み幅は６４ビットとし、
主記憶装置からデータキャッシュメモリＪ２へのデータ
転送は、６４＊４＝２５６ビットで、ターゲットアドレ
スのデータを含んだ６４ビットが先頭のサイクルに転送
される方式である。また、命令の実行は、命令読み出し
ステージ（ＩＦステージ）、命令デコードステージ（Ｄ
ステージ）、命令実行ステージ（Ｅステージ）、メモリ
アクセスステージ（Ａステージ）、キャンセルステージ
（Nステージ）、書き込みステージ（Ｗステージ）から
なるパイプライン処理である。
実施例を、データが浮動小数点データであり、単精度の
浮動小数点データを倍精度の浮動小数点データに変換す
る場合を例にして、図面に基づいて具体的に説明する。
図１に実施例の構成図を示す。図２には実施例における
動作例のキャッシュミスの場合のタイムチャートを示
し、図３には実施例における動作例のキャッシュヒット
の場合のタイムチャートを示す。図１の構成図に示すデ
ータ精度変換を行うプロセッサでは、データアドレスタ
グＪ１とデータキャッシュメモリＪ２からなるデータキ
ャッシュ、データ判定結果Ｊ３、浮動小数点レジスタＦ
１（以下、ＦＲ）、浮動小数点演算器Ｆ２、データ判定
回路Ｇ、データ変換回路としての精度変換回路Ｃ、ラッ
チＬ１、Ｌ２、Ｌ３、Ｌ４を備え、セレクタＳ１、Ｓ
２、Ｓ３、アライナＡ１、Ａ２を備え、データパス１、
２、３、４、５、６、７、８、９、１０、１１、１２、
１３、１４、１５、１６、１７、１８を備えている。Ｆ
Ｒは６４ビット幅であり、単精度は３２ビット、倍精度
は６４ビットである。データキャッシュメモリＪ２のデ
ータの読み出し幅、及び書き込み幅は６４ビットとし、
主記憶装置からデータキャッシュメモリＪ２へのデータ
転送は、６４＊４＝２５６ビットで、ターゲットアドレ
スのデータを含んだ６４ビットが先頭のサイクルに転送
される方式である。また、命令の実行は、命令読み出し
ステージ（ＩＦステージ）、命令デコードステージ（Ｄ
ステージ）、命令実行ステージ（Ｅステージ）、メモリ
アクセスステージ（Ａステージ）、キャンセルステージ
（Nステージ）、書き込みステージ（Ｗステージ）から
なるパイプライン処理である。
【００１０】まず、単精度浮動小数点ロード命令の実行
動作を例に説明する。ＩＦステージでフェッチした命令
を、Ｄステージでデコードした結果、単精度浮動小数点
ロード命令と判明し、Ｅステージでターゲットアドレス
の計算を行う。Ａステージでは、３２ビット単精度デー
タを得るためにデータアドレスタグＪ１のアクセスを行
うが、キャッシュミスとなった場合では、主記憶装置か
らのデータ転送を行うため、データはパス１、パス３を
経由してデータキャッシュメモリＪ２に書き込まれる。
この時、パス１４を経由したデータはデータ判定回路Ｇ
に入力され、データ判定回路Ｇは、図５に示すとおり、
精度変換回路Ｃにおいてデータをどのフォーマットに基
づいて精度変換するかを示すデータ判定結果を出力す
る。このデータ判定結果は、データキャッシュに新たに
設けたデータ判定結果Ｊ３に書き込んでおく。データ判
定結果は、本実施例の場合、２ビットであり、データ判
定結果Ｊ３は３２ビットのデータ毎に２ビットを記憶す
る。また、同時にターゲットアドレスのデータを含む先
頭サイクルのデータはデータキャッシュメモリＪ２を迂
回し、ラッチＬ２、パス４を経由して、アライナＡ１に
入力される。また、キャッシュヒットした場合にはデー
タキャッシュメモリＪ２はラッチＬ１、パス５を経由し
て、アライナＡ１に入力される。アライナＡ１は、キャ
ッシュヒット、キャッシュミスに応じてパス４又はパス
５の６４ビットデータの何れか一方を選択してパス７に
出力する機能と、ターゲットアドレスに応じて前記選択
した６４ビットデータの前半又は後半３２ビットをパス
６に出力する機能がある。パス６に出力された３２ビッ
トデータは、精度変換回路Ｃに入力される。なお、図示
はしていないが、キャッシュヒットしたかキャッシュミ
スしたかの結果に基づく制御信号がアライナＡ１に入力
されており、この制御信号によりパス４またはパス５の
選択が行われる。また、６４ビットデータの前半又は後
半３２ビットの選択は、ターゲットアドレス内にこの選
択のための１ビットが含まれ、この１ビットの値をアラ
イナＡ１で判定することにより、前半又は後半３２ビッ
トの選択が行われる。
動作を例に説明する。ＩＦステージでフェッチした命令
を、Ｄステージでデコードした結果、単精度浮動小数点
ロード命令と判明し、Ｅステージでターゲットアドレス
の計算を行う。Ａステージでは、３２ビット単精度デー
タを得るためにデータアドレスタグＪ１のアクセスを行
うが、キャッシュミスとなった場合では、主記憶装置か
らのデータ転送を行うため、データはパス１、パス３を
経由してデータキャッシュメモリＪ２に書き込まれる。
この時、パス１４を経由したデータはデータ判定回路Ｇ
に入力され、データ判定回路Ｇは、図５に示すとおり、
精度変換回路Ｃにおいてデータをどのフォーマットに基
づいて精度変換するかを示すデータ判定結果を出力す
る。このデータ判定結果は、データキャッシュに新たに
設けたデータ判定結果Ｊ３に書き込んでおく。データ判
定結果は、本実施例の場合、２ビットであり、データ判
定結果Ｊ３は３２ビットのデータ毎に２ビットを記憶す
る。また、同時にターゲットアドレスのデータを含む先
頭サイクルのデータはデータキャッシュメモリＪ２を迂
回し、ラッチＬ２、パス４を経由して、アライナＡ１に
入力される。また、キャッシュヒットした場合にはデー
タキャッシュメモリＪ２はラッチＬ１、パス５を経由し
て、アライナＡ１に入力される。アライナＡ１は、キャ
ッシュヒット、キャッシュミスに応じてパス４又はパス
５の６４ビットデータの何れか一方を選択してパス７に
出力する機能と、ターゲットアドレスに応じて前記選択
した６４ビットデータの前半又は後半３２ビットをパス
６に出力する機能がある。パス６に出力された３２ビッ
トデータは、精度変換回路Ｃに入力される。なお、図示
はしていないが、キャッシュヒットしたかキャッシュミ
スしたかの結果に基づく制御信号がアライナＡ１に入力
されており、この制御信号によりパス４またはパス５の
選択が行われる。また、６４ビットデータの前半又は後
半３２ビットの選択は、ターゲットアドレス内にこの選
択のための１ビットが含まれ、この１ビットの値をアラ
イナＡ１で判定することにより、前半又は後半３２ビッ
トの選択が行われる。
【００１１】同様に、キャッシュミスした場合、データ
判定回路Ｇのデータ判定結果もデータ判定結果Ｊ３を迂
回し、ラッチＬ４、パス１６を経由してアライナＡ２に
入力され、キャッシュヒットした場合には、データ判定
結果Ｊ３の出力が、ラッチＬ３、パス１７を経由してア
ライナＡ２に入力される。アライナＡ２は、キャッシュ
ヒット、キャッシュミスに応じてパス１６又はパス１７
のデータ判定結果の何れか一方を選択してパス１８に出
力する機能を有する。パス１８に出力されたデータ判定
結果は、精度変換回路Ｃに入力される。なお、図示はし
ていないが、キャッシュヒットしたかキャッシュミスし
たかの結果に基づく制御信号がアライナＡ２に入力され
ており、この制御信号によりパス１６またはパス１７の
選択が行われる。
判定回路Ｇのデータ判定結果もデータ判定結果Ｊ３を迂
回し、ラッチＬ４、パス１６を経由してアライナＡ２に
入力され、キャッシュヒットした場合には、データ判定
結果Ｊ３の出力が、ラッチＬ３、パス１７を経由してア
ライナＡ２に入力される。アライナＡ２は、キャッシュ
ヒット、キャッシュミスに応じてパス１６又はパス１７
のデータ判定結果の何れか一方を選択してパス１８に出
力する機能を有する。パス１８に出力されたデータ判定
結果は、精度変換回路Ｃに入力される。なお、図示はし
ていないが、キャッシュヒットしたかキャッシュミスし
たかの結果に基づく制御信号がアライナＡ２に入力され
ており、この制御信号によりパス１６またはパス１７の
選択が行われる。
【００１２】精度変換回路Ｃは、パス６からの３２ビッ
トデータと、パス１８からのデータ判定結果が入力さ
れ、図６に示すように、データ判定結果にしたがい単精
度データを倍精度データへフォーマット変換する。
トデータと、パス１８からのデータ判定結果が入力さ
れ、図６に示すように、データ判定結果にしたがい単精
度データを倍精度データへフォーマット変換する。
【００１３】また、倍精度浮動小数点ロード命令の実行
では、データ精度変換は不要であるから、データキャッ
シュメモリＪ２又は主記憶装置からの６４ビット倍精度
データをアライナＡ１で選択した後、パス７、セレクタ
Ｓ２、パス１０を経由して、ターゲットのＦＲに書き込
む。なお、図示はしていないが、Ｄステージでのデコー
ド結果に基づく制御信号がセレクタＳ２に入力されてお
り、この制御信号によりパス７またはパス８またはパス
９の信号の選択が行われる。
では、データ精度変換は不要であるから、データキャッ
シュメモリＪ２又は主記憶装置からの６４ビット倍精度
データをアライナＡ１で選択した後、パス７、セレクタ
Ｓ２、パス１０を経由して、ターゲットのＦＲに書き込
む。なお、図示はしていないが、Ｄステージでのデコー
ド結果に基づく制御信号がセレクタＳ２に入力されてお
り、この制御信号によりパス７またはパス８またはパス
９の信号の選択が行われる。
【００１４】また、ストア命令の場合には、セレクタＳ
３により、固定小数点ストア命令ならばＧＲからのパス
１３を選択し、浮動小数点ストア命令ならばＦＲからの
パス１１を選択し、パス２、パス３を経由して、データ
キャッシュメモリＪ２に書き込む。この時、データをデ
ータキャッシュメモリＪ２に書き込むと共に、パス１
４、データ判定回路Ｇ、パス１５を経由して、データ判
定回路Ｇの出力をデータ判定結果Ｊ３に書き込む。この
ように、ストア命令ではデータ判定結果の値を更新して
おく必要がある。
３により、固定小数点ストア命令ならばＧＲからのパス
１３を選択し、浮動小数点ストア命令ならばＦＲからの
パス１１を選択し、パス２、パス３を経由して、データ
キャッシュメモリＪ２に書き込む。この時、データをデ
ータキャッシュメモリＪ２に書き込むと共に、パス１
４、データ判定回路Ｇ、パス１５を経由して、データ判
定回路Ｇの出力をデータ判定結果Ｊ３に書き込む。この
ように、ストア命令ではデータ判定結果の値を更新して
おく必要がある。
【００１５】また、浮動小数点演算の実行では、パス１
１、パス１２を経由してＦＲのデータを浮動小数点演算
器Ｆ２に送り、演算結果はパス９、パス１０を経由して
ターゲットのＦＲに書き込まれる。
１、パス１２を経由してＦＲのデータを浮動小数点演算
器Ｆ２に送り、演算結果はパス９、パス１０を経由して
ターゲットのＦＲに書き込まれる。
【００１６】上記実施例では、データが浮動小数点デー
タであり、単精度の浮動小数点データを倍精度の浮動小
数点データに変換する場合のデータ変換方式の具体例に
ついて説明したが、データ変換対象となるデータは、浮
動小数点データに限られるものではなく、データキャッ
シュから読み出された後にデータ変換が必要とされるデ
ータであればよいのであって、このようなデータに本発
明のデータ変換方式が適用可能であることは云うまでも
ない。
タであり、単精度の浮動小数点データを倍精度の浮動小
数点データに変換する場合のデータ変換方式の具体例に
ついて説明したが、データ変換対象となるデータは、浮
動小数点データに限られるものではなく、データキャッ
シュから読み出された後にデータ変換が必要とされるデ
ータであればよいのであって、このようなデータに本発
明のデータ変換方式が適用可能であることは云うまでも
ない。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
データのデータキャッシュへの書き込みに平行してデー
タの種類をデータ判定し、データキャッシュにデータと
データ判定結果を書き込むようにしているため、キャッ
シュヒットした場合の読み出しデータはそのままデータ
変換回路でデータ変換されるため、従来技術に比べ、キ
ャッシュヒットした場合の読み出しデータのデータ変換
の処理速度を向上することができ、データ変換によるデ
ィレイの低減を図ることができる。
データのデータキャッシュへの書き込みに平行してデー
タの種類をデータ判定し、データキャッシュにデータと
データ判定結果を書き込むようにしているため、キャッ
シュヒットした場合の読み出しデータはそのままデータ
変換回路でデータ変換されるため、従来技術に比べ、キ
ャッシュヒットした場合の読み出しデータのデータ変換
の処理速度を向上することができ、データ変換によるデ
ィレイの低減を図ることができる。
【図１】本発明の実施例の構成を示す図である。
【図２】実施例におけるキャッシュミスの場合のタイム
チャートである。
チャートである。
【図３】実施例におけるキャッシュヒットの場合のタイ
ムチャートである。
ムチャートである。
【図４】従来技術に従う単精度データ変換方式の構成を
示す図である。
示す図である。
【図５】精度変換のためのデータ判定回路における処理
内容を示す図である。
内容を示す図である。
【図６】精度変換回路における処理内容を示す図であ
る。
る。
【図７】浮動小数点データのデータ形式の例を示す図で
ある。
ある。
Ｊ１ データアドレスタグ Ｊ２ データキャッシュメモリ Ｊ３ データ判定結果 Ｆ１ 浮動小数点レジスタ Ｆ２ 浮動小数点演算器 Ｇ データ判定回路 Ｃ 精度変換回路 Ｌ１〜Ｌ４ ラッチ Ｓ１〜Ｓ３ セレクタ Ａ１、Ａ２ アライナ １〜１８ パス
Claims (4)
- 【請求項１】 データキャッシュに、書き込まれたデー
タの種類を示すデータ判定結果をデータ毎に記憶するデ
ータ判定結果領域を設け、 前記データキャッシュへのデータの書き込みと平行して
該データの種類を判定しデータ判定結果を前記データ判
定結果領域に書き込むデータ判定手段を設け、 前記データキャッシュから読み出されたデータとデータ
判定結果を入力し、該データ判定結果に基づき該データ
のデータ変換を行うデータ変換手段を設けたことを特徴
とするデータ変換方式。 - 【請求項２】 請求項１記載のデータ変換方式におい
て、 前記データキャッシュへの書き込みデータと、前記デー
タキャッシュからの読み出しデータを入力し、該両デー
タの内のいずれか一方のデータを選択して出力する第１
のアライナと、前記データ判定手段から出力されたデー
タ判定結果と、前記データキャッシュから読み出したデ
ータ判定結果を入力し、該両データ判定結果の内のいず
れか一方のデータ判定結果を選択して出力する第２のア
ライナを設け、該第１のアライナと第２のアライナの出
力を前記データ変換手段の入力としてデータ変換を行う
ことを特徴とするデータ変換方式。 - 【請求項３】 請求項２記載のデータ変換方式におい
て、 前記第１のアライナは、前記データキャッシュへの書き
込みデータと、前記データキャッシュからの読み出しデ
ータを入力し、該両データの内のいずれか一方のデータ
を選択し、かつ該選択したデータの内、データ変換の必
要のないデータを出力する出力端子と、データ変換の必
要なデータを出力する出力端子とを備え、該データ変換
の必要なデータを出力する出力端子を前記データ変換手
段の入力に接続することを特徴とするデータ変換方式。 - 【請求項４】 請求項１乃至請求項３のいずれかの請求
項記載のデータ変換方式において、 前記データキャッシュに書き込まれるデータは浮動小数
点データであり、前記データの種類は単精度データか倍
精度データかの種類及び単精度データにおける種類であ
ることを特徴とするデータ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205211A JPH1031618A (ja) | 1996-07-16 | 1996-07-16 | データ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205211A JPH1031618A (ja) | 1996-07-16 | 1996-07-16 | データ変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031618A true JPH1031618A (ja) | 1998-02-03 |
Family
ID=16503249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205211A Pending JPH1031618A (ja) | 1996-07-16 | 1996-07-16 | データ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1031618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006154979A (ja) * | 2004-11-25 | 2006-06-15 | Sony Corp | 浮動小数点数演算回路 |
| CN116560817A (zh) * | 2023-05-29 | 2023-08-08 | 北京百度网讯科技有限公司 | 任务执行方法、装置、电子设备和存储介质 |
-
1996
- 1996-07-16 JP JP8205211A patent/JPH1031618A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006154979A (ja) * | 2004-11-25 | 2006-06-15 | Sony Corp | 浮動小数点数演算回路 |
| US7949696B2 (en) | 2004-11-25 | 2011-05-24 | Sony Corporation | Floating-point number arithmetic circuit for handling immediate values |
| CN116560817A (zh) * | 2023-05-29 | 2023-08-08 | 北京百度网讯科技有限公司 | 任务执行方法、装置、电子设备和存储介质 |
| CN116560817B (zh) * | 2023-05-29 | 2024-05-07 | 北京百度网讯科技有限公司 | 任务执行方法、装置、电子设备和存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3810407B2 (ja) | 推測式プロセッサにおいて信頼性のないデータを含む命令の実行を削減するシステム及び方法 | |
| JP4344870B2 (ja) | 特殊浮動小数点数の迅速な検出のための浮動小数点値のタグ付け | |
| US4675809A (en) | Data processing system for floating point data having a variable length exponent part | |
| US6233670B1 (en) | Superscalar processor with direct result bypass between execution units having comparators in execution units for comparing operand and result addresses and activating result bypassing | |
| EP0491693B1 (en) | Improved cpu pipeline having register file bypass on update/access address compare | |
| JP2000235491A (ja) | コンピュータ・プロセッサにおけるロード・エラーの処理 | |
| US5913054A (en) | Method and system for processing a multiple-register instruction that permit multiple data words to be written in a single processor cycle | |
| EP0126247B1 (en) | Computer system | |
| JPH11504744A (ja) | 単精度または倍精度で算術演算を行なうためのシステム | |
| JP3199465B2 (ja) | 情報処理装置 | |
| US5335330A (en) | Information processing apparatus with optimization programming | |
| JP3751402B2 (ja) | データ精度モード表示器を備えたマルチパイプライン・マイクロプロセッサ | |
| JPH07239780A (ja) | １クロック可変長命令実行処理型命令読み込み電子計 算機 | |
| JP2580396B2 (ja) | パイプラインにおける分岐命令制御方式 | |
| US5732005A (en) | Single-precision, floating-point register array for floating-point units performing double-precision operations by emulation | |
| JPH1031618A (ja) | データ変換方式 | |
| JP3693556B2 (ja) | 浮動小数点ユニットにおいてロードバイパスを実行する方法及び装置 | |
| US6513053B1 (en) | Data processing circuit and method for determining the first and subsequent occurences of a predetermined value in a sequence of data bits | |
| JP3132566B2 (ja) | 命令先行制御装置 | |
| JPH07191911A (ja) | アドレス変換装置及びマイクロプロセッサ算出方法 | |
| JP2685713B2 (ja) | データ処理装置 | |
| JP3445535B2 (ja) | バイパス制御回路 | |
| JPH06139071A (ja) | 並列計算機 | |
| JP2629479B2 (ja) | 情報処理装置 | |
| JPH0991139A (ja) | 情報処理装置 |