JPH0991139A

JPH0991139A - 情報処理装置

Info

Publication number: JPH0991139A
Application number: JP25059795A
Authority: JP
Inventors: Akihiro Nakatani; 明洋中谷; Tomonaga Itoi; 朋永糸井; Tsukasa Inoue; 司井上
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Information and Telecommunication Engineering Ltd
Priority date: 1995-09-28
Filing date: 1995-09-28
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】命令アドレス加算器の未使用サイクル時に、
先行演算または分岐先命令先行読み出しの何れかを選択
して使用することにより、パイプラインの処理速度を向
上させる。【解決手段】命令アドレス加算器使用方法判定回路１
８は、先行命令用命令レジスタ４内に格納された先行命
令がＬＲ命令であり、後続命令用命令レジスタ５内に格
納された後続命令が分岐命令であるとき、命令アドレス
加算器１３に対して、分岐先命令先行読み出しを指示
し、先行命令がＬＡ命令で、後続命令が分岐命令である
とき、命令アドレス加算器１３に対して、先行演算を指
示する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、パイプライン方式
の情報処理装置に関し、特に、分岐命令を含む命令列を
高速に処理する情報処理装置に関する。

【０００２】

【従来の技術】図２は、従来技術によるパイプライン方
式の情報処理装置を説明するブロック図、図３は、使用
される命令の例を説明する図、図４〜図７は、命令列の
パイプラインを説明するタイムチャートであり、以下、
これらの図面を参照して従来の情報処理装置について説
明する。

【０００３】図２において、１は命令バッファレジス
タ、２は命令切出しアライナＡ、３は命令切出しアライ
ナＢ、４は先行命令用命令レジスタ、５は後続命令用命
令レジスタ、６は先行演算可能命令検出回路、７は分岐
命令検出回路、８は汎用レジスタ、９はオペランドアド
レス加算器、１０はオペランド用ＴＬＢ、１１はオペラ
ンドバッファ記憶装置、１２は演算器、１３は命令アド
レス加算器、１４は命令用ＴＬＢ、１５は命令バッファ
記憶装置、１６は先行演算結果レジスタ、１７は加算器
入力セレクト信号生成回路である。

【０００４】図２に示す従来の情報処理装置は、図示の
ような機能ブロックを備えて構成され、各機能ブロック
は、次に説明する機能を備えるように構成されている。

【０００５】命令バッファレジスタ１は、命令の高速ア
クセスを可能とするために命令を保持しているレジスタ
であり、命令切出しアライナＡ２は、次に処理を開始す
べき命令を命令バッファレジスタ１から切出すための機
能を備える。命令切出しアライナＢ３は、命令切出しア
ライナＡ２で切出した命令に続く命令を切出すための機
能を備える。

【０００６】先行命令用命令レジスタ４は、命令切出し
アライナＡ２から供給される命令が格納されるレジスタ
である。後続命令用命令レジスタ５は、命令切出しアラ
イナＢ３から供給される命令が格納されるレジスタであ
る。先行演算可能命令検出回路６は、先行命令用命令レ
ジスタ４に格納された命令が、先行演算可能な命令であ
るか否かを判定する。先行演算可能な命令については後
述する。なお、各命令レジスタ内の命令は、図示しない
デコーダで解読される。

【０００７】分岐命令検出回路７は、後続命令用命令レ
ジスタ５に格納された命令が、分岐命令であるか否かを
検出する。加算器入力セレクト信号生成回路１７は、先
行命令用命令レジスタ４に格納された命令、および、先
行演算可能命令検出回路６、分岐命令検出回路７で求め
た情報を基に、命令アドレス加算器１３に入力するデー
タをセレクトする機能を備える。

【０００８】オペランドアドレス加算器９は、先行命令
用命令レジスタ４に格納された命令により、その演算内
容が決定され、例えば１６本のレジスタ群で構成された
汎用レジスタ８から供給される指標または基底レジスタ
データ、または、先行命令用命令レジスタ４の一部等を
用いてオペランドの論理アドレスの計算を行う。オペラ
ンド用ＴＬＢ１０は、オペランドアドレス加算器９から
の論理アドレスを物理アドレスに変換する機能を備え
る。オペランドバッファ記憶装置１１は、オペランド用
ＴＬＢ１０からの物理アドレスにより指定されるデータ
を演算器１２に供給する。演算器１２は、オペランドバ
ッファ記憶装置１１、汎用レジスタ８から供給されるオ
ペランドデータを用いて演算を実行する機能を備える。

【０００９】命令アドレス加算器１３は、先行命令用命
令レジスタ４に格納された命令が分岐命令である場合、
例えば汎用レジスタ８から供給される指標または基底レ
ジスタデータ、または、先行命令用命令レジスタ４の一
部等を用いて分岐先論理アドレスを計算する機能を備え
る。

【００１０】また、先行命令用命令レジスタ４に格納さ
れた命令が分岐命令でなく、かつ、分岐命令検出回路７
において、後続命令用命令レジスタ５に格納された命令
が分岐命令であると検出した場合、後続命令用命令レジ
スタ５に格納された分岐命令の分岐先論理アドレスを命
令アドレス加算器１３で計算する機能を備える。

【００１１】命令用ＴＬＢ１４は、命令アドレス加算器
１３からの論理アドレスを物理アドレスに変換し、命令
バッファ記憶装置１５は、命令用ＴＬＢ１４からの物理
アドレスにより指定される命令列を、命令バッファレジ
スタ１と先行命令用命令レジスタ４に供給する機能を備
える。

【００１２】先行命令が分岐命令でなく、後続命令が分
岐命令であり、各命令のオペランドで指定される汎用レ
ジスタが異なるとき、先行命令と後続命令を同時にパイ
プラインに投入し、分岐命令の分岐先アドレスを命令ア
ドレス加算器１３で計算する。これにより、分岐先の命
令列を、通常よりも１サイクル先に供給することができ
る。この機能を分岐先命令先行読出しという。

【００１３】命令アドレス加算器１３の別の機能とし
て、先行演算機能を備えている。先行演算可能命令検出
回路６は、先行命令用命令レジスタ４に格納された命令
が、汎用レジスタ８のデータのみを演算に用いる命令で
あることを検出し、先行演算可能な命令であるか否かを
判定する。すなわち、先行演算可能な命令とは、演算器
１２で得られる値と同じ値を、命令アドレス加算器１３
で得ることが可能な命令である。

【００１４】先行演算可能命令検出回路６において、先
行命令用命令レジスタ４に格納された命令が、先行演算
可能な命令であることを検出すると、加算器入力セレク
ト信号生成回路１７では、先行命令用命令レジスタ４に
格納された命令が必要とするデータをセレクトすべき信
号を生成する。このため、命令アドレス加算器１３にお
いて、先行命令用命令レジスタ４に格納された命令の演
算結果が求まり、演算結果を先行演算結果レジスタ１６
に格納する。よって、演算器１２で演算して汎用レジス
タ８に格納するよりも前のサイクルで、先行演算結果レ
ジスタ１６に演算結果が格納される。

【００１５】その後、加算器入力信号セレクト回路１７
が、後続の分岐先アドレス計算に用いるべき汎用レジス
タの番号と、先行演算結果レジスタ１６に格納された演
算結果の格納先汎用レジスタ番号の一致を検出すると、
汎用レジスタ８の代わりに先行演算結果レジスタ１６の
データを、命令アドレス加算器１３に供給する。

【００１６】次に、前述した機能を備える情報処理装置
で使用される命令の例を、図３に示すフォーマットを使
用して説明する。

【００１７】Ｌ命令（ロード命令）は、第２オペランド
により指定される主記憶のデータを、第１オペランドに
より指定される汎用レジスタに転送するという命令であ
る。ＯＰはこの命令がＬ命令であることを示すオペレー
ションコード、Ｒ１は前述の第１オペランドを示すフィ
ールド、Ｘ２は第２オペランドの指標アドレスレジスタ
を指定するフィールド、Ｂ２は第２オペランドの基底ア
ドレスレジスタを指定するフィールド、Ｄ２は第２オペ
ランドの変位アドレスを示すフィールドである。この命
令において、第２オペランドにより指定されるアドレス
は、Ｘ２フィールドにより指定される指標アドレスレジ
スタの内容とＢ２フィールドにより指定される基底アド
レスレジスタの内容とＤ２フィールドの内容とを加算す
ることにより得ることができる。

【００１８】ＬＲ命令（ロード・レジスタ・ツー・レジ
スタ命令）は、第２オペランドにより指定される汎用レ
ジスタの内容を第１オペランドにより指定される汎用レ
ジスタに転送する命令である。ＯＰはこの命令がＬＲ命
令であることを示すオペレーションコード、Ｒ１、Ｒ２
は前述の第１、第２オペランドを示すフィールドであ
る。

【００１９】ＬＡ命令（ロードアドレス命令）は、第２
オペランドにより指定されるアドレス値を、第１オペラ
ンドにより指定される汎用レジスタに転送するという命
令である。ＯＰはこの命令がＬＡ命令であることを示す
オペレーションコード、Ｒ１は前述の第１オペランドを
示すフィールド、Ｘ２は第２オペランドの指標アドレス
レジスタを指定するフィールド、Ｂ２は第２オペランド
の基底アドレスレジスタを指定するフィールド、Ｄ２は
第２オペランドの変位アドレスを示すフィールドであ
る。この命令において、第２オペランドにより指定され
るアドレス値は、Ｘ２フィールドにより指定される指標
アドレスレジスタの内容とＢ２フィールドにより指定さ
れる基底アドレスレジスタの内容とＤ２フィールドの内
容とを加算することにより得ることができる。

【００２０】ＢＣ命令は、条件コードがマスクフィール
ドにより指定されている状態にセットされているとき
に、第２オペランドにより指定される分岐先アドレスに
分岐するという条件付分岐命令である。ＯＰはこの命令
がＢＣ命令であることを示すオペレーションコード、Ｍ
１はマスクフィールド、Ｘ２は第２オペランドの指標ア
ドレスレジスタを指定するフィールド、Ｂ２は第２オペ
ランドの基底アドレスレジスタを指定するフィールド、
Ｄ２は第２オペランドの変位アドレスを示すフィールド
である。

【００２１】この命令において、第２オペランドにより
指定される分岐先アドレスは、Ｘ２フィールドにより指
定される指標アドレスレジスタの内容とＢ２フィールド
により指定される基底アドレスレジスタの内容とＤ２フ
ィールドの内容とを加算することにより得ることができ
る。Ｍ１は、ＢＣ命令実行時点におけるコンディション
コードと比較され、両者が一致すれば分岐が行われる
が、不一致ならば、ＢＣ命令の次の命令が実行される。

【００２２】なお、上記した分岐命令は、条件付分岐命
令に限定されないが、ここでは、分岐命令の一例である
ＢＣ命令を例に挙げて説明する。

【００２３】次に、図４〜図７を参照して、前述のよう
に構成される従来技術において、前述したような命令を
含む命令列を処理する場合の処理動作を説明する。これ
らの図において、上部の横軸は、パイプラインの実行サ
イクルを示している。また、図中のＤ、Ａ、Ｔ、Ｂ、
Ｌ、Ｅはパイプラインステージを表し、それぞれ、次の
ような処理を行う。

【００２４】Ｄステージは、先行命令用命令レジスタ４
に格納された命令を解読して、Ａステージで行うオペラ
ンドまたは命令アドレス生成用の汎用レジスタ８を参照
する処理を行う。

【００２５】Ａステージは、Ｄステージで参照した汎用
レジスタ８の内容、先行命令用命令レジスタ４の一部を
用いて、オペランドアドレス加算器９によりオペランド
の論理アドレスを求める処理を行う。また、分岐命令の
場合、Ａステージで命令アドレス加算器１３により分岐
先の論理アドレスを求める処理を行う。

【００２６】Ｔステージは、Ａステージにおいて、オペ
ランドアドレス加算器９で求めたオペランドの論理アド
レスを、オペランド用ＴＬＢ１０によって物理アドレス
に変換する処理を行う。また、分岐命令の場合、命令ア
ドレス加算器１３で求めた分岐先命令の論理アドレス
を、命令用ＴＬＢ１４によって物理アドレスに変換する
処理を行う。

【００２７】Ｂステージは、Ｔステージにおいて、オペ
ランド用ＴＬＢ１０で求められたオペランドの物理アド
レスにより、オペランドバッファ記憶装置１１を参照し
て、オペランドデータを得る処理を行う。また、分岐命
令の場合、Ｔステージにおいて、命令用ＴＬＢ１４で求
められた分岐先命令の物理アドレスにより、命令バッフ
ァ記憶装置１５を参照して、分岐先の命令列を得る処理
を行う。

【００２８】Ｌステージは、Ｂステージにおいて、オペ
ランドバッファ記憶装置１１で得たオペランドデータを
演算器１２に転送する。汎用レジスタ８に格納されたデ
ータをオペランドデータとして使用する命令の場合、汎
用レジスタ８の内容を演算器１２に転送する処理を行
う。また、分岐命令の場合、Ｂステージにおいて、命令
バッファ記憶装置１５から得た分岐先命令列を命令バッ
ファレジスタ１に転送する処理を行う。そして、分岐命
令の分岐が成立している場合、分岐先命令を先行命令用
命令レジスタ４に格納する。すなわち、分岐命令の分岐
が成立している場合、分岐先命令がパイプラインに投入
されＤステージが開始されるのは、この分岐命令のＬス
テージの次サイクルとなる。

【００２９】Ｅステージは、演算器１２により、先に求
めたオペランドデータを使用し、演算を実行する処理を
行う。その演算結果は命令によって、汎用レジスタ８、
または、オペランドバッファ記憶装置１１に書き込まれ
る。

【００３０】前述した処理の各ステージは、使用される
論理の競合がなく処理できるので、これを利用した各ス
テージをオーバラップさせて処理を実行することができ
る。

【００３１】以下に、命令アドレス加算器１３の使用方
法のうち、従来の情報処理装置における分岐先命令先行
読出し機能と先行演算機能について説明する。

【００３２】（分岐先命令先行読出し機能）まず、従来
の情報処理装置で分岐先命令先行読出しを実行した場合
について説明する。図４に示すタイムチャートは、Ｌ命
令、ＢＣ命令が連続していて、Ｌ命令が変更するＲ１フ
ィールドで示された汎用レジスタと、ＢＣ命令のＸ２ま
たはＢ２フィールドで示された汎用レジスタが一致しな
い時で、かつ、ＢＣ命令の分岐が成立する場合のパイプ
ラインフローを示している。

【００３３】図２の情報処理装置において、命令レジス
タは、先行命令用命令レジスタ４と後続命令用命令レジ
スタ５の、２命令分のレジスタを備えている。そして、
上記したように、先行するＬ命令は分岐命令ではなく、
かつ、先行するＬ命令のＲ１フィールドで示された汎用
レジスタ番号と、後続するＢＣ命令のＸ２またはＢ２フ
ィールドで示された汎用レジスタ番号が一致しないの
で、分岐先命令先行読出しが可能となる。

【００３４】すなわち、図４の第２サイクルで、先行命
令用命令レジスタ４のＬ命令、後続命令用命令レジスタ
５のＢＣ命令のＤステージが開始される。上記した条件
にないＢＣ命令は、これより１サイクル遅れた第３サイ
クルでＤステージの処理が開始される。

【００３５】パイプラインに投入されたＬ命令は、オペ
ランドアドレス加算器９に入力されてＡステージの処理
が行われ、前述したように以下Ｔ、Ｂ、Ｌ、Ｅの処理が
行われる。一方、Ｌ命令と同時にパイプラインに投入さ
れたＢＣ命令（分岐先命令先行読出しが可能）は、命令
アドレス加算器１３に入力されて、Ａステージの処理が
行われ、以下、Ｌステージまでの処理が行われる。な
お、加算器入力セレクト信号生成回路１７は、分岐命令
検出回路７の分岐命令の検出に応じて、ＢＣ命令の分岐
先アドレスを計算するために、命令アドレス加算器１３
への入力を選択制御する。

【００３６】上記したように、ＢＣ命令（分岐先命令先
行読出し）が第２サイクルから開始できるので、ＢＣ命
令の分岐先命令である命令３は、第７サイクルからパイ
プラインに投入され、通常のＢＣ命令に比べて１サイク
ル早くパイプラインに投入されることになる。

【００３７】このように、上記した分岐先命令先行読出
し機能の起動条件は、先行命令用命令レジスタ４に格納
された命令が分岐命令でなく、後続命令用命令レジスタ
５に格納された命令が分岐命令のときである。

【００３８】（先行演算機能）先行演算が可能なケース
と不可能なケースとを対比するため、まず先行演算が不
可能なケースを説明する。

【００３９】図５に示すタイムチャートは、Ｌ命令、Ｂ
Ｃ命令が連続していて、Ｌ命令が変更するＲ１フィール
ドで示された汎用レジスタと、ＢＣ命令のＸ２またはＢ
２フィールドで示された汎用レジスタが一致し、かつ、
ＢＣ命令の分岐が成立する場合のパイプラインフローを
示している。

【００４０】Ｌ命令は、第２オペランドにより指定され
る主記憶のデータを第１オペランドで指定される汎用レ
ジスタに書き込む。書き込むデータは、第７サイクルの
Ｅステージにおいて求めた結果を、第８サイクルで汎用
レジスタ８に転送し、第９サイクルで汎用レジスタ８に
書き込まれる。ＢＣ命令は、第３サイクルにパイプライ
ンに投入されるが、Ｌ命令の汎用レジスタへの書き込み
が完了するまで、分岐先アドレスを計算できない。この
ため、ＢＣ命令の分岐先アドレス計算は第１０サイクル
で実行可能になる。その後、分岐先命令の命令３が第１
４サイクルからパイプラインに投入される。

【００４１】先行演算が可能なケースは次のようにな
る。図６は、図５に示した命令列のうちＬ命令をＬＡ命
令に変更したもので、命令アドレス加算器１３で先行演
算を実行した場合のパイプラインフローを示している。

【００４２】ＬＡ命令は、第２オペランドにより指定さ
れるアドレス値を第１オペランドで指定される汎用レジ
スタに書き込む命令で、Ｌ命令とは異なり主記憶のデー
タを必要としないため、命令アドレス加算器１３で先行
演算の処理が可能である。この処理は、第３サイクルで
命令アドレス加算器１３によるＬＡ命令の第２オペラン
ドの演算結果を得て、先行演算結果レジスタ１６に格納
される。

【００４３】第４サイクルにおいて、加算器入力セレク
ト信号生成回路１７が、ＢＣ命令の分岐先アドレス計算
に用いるべき汎用レジスタの番号と、先行演算結果レジ
スタ１６に格納された演算結果の格納先汎用レジスタ番
号の一致を検出すると、汎用レジスタ８の代わりに先行
演算結果レジスタ１６のデータをセレクトするように制
御し、命令アドレス加算器１３に供給し、ＢＣ命令の分
岐先アドレス計算が可能となる。分岐先命令の命令３は
第８サイクルからパイプラインに投入される。

【００４４】図５と図６を比較すると、図６の先行演算
機能によって５サイクルのオーバヘッドが削減されるこ
とがわかる。上記した先行演算機能の起動条件は、先行
命令用命令レジスタ４に格納された命令が分岐命令でな
く、主記憶装置のデータを必要としない命令のときであ
る。後続命令用命令レジスタ５に格納された命令が分岐
命令でない場合は、先行演算機能を起動して問題ない。
しかし、図６で説明した命令列のように後続命令が分岐
命令のときは、前述した分岐先命令先行読出し機能の起
動条件と競合することになる。そして、起動条件が競合
したとき、従来の情報処理装置では、図６に示したよう
に、先行演算機能を実行するように制御していた。

【００４５】図７に示すタイムチャートは、ＬＲ命令、
ＢＣ命令が連続していて、ＬＲ命令が変更するＲ１フィ
ールドで示された汎用レジスタと、ＢＣ命令のＸ２また
はＢ２フィールドで示された汎用レジスタが一致せず、
かつ、ＢＣ命令の分岐が成立する場合のパイプラインフ
ローを示している。

【００４６】図７の第２サイクルで先行命令用命令レジ
スタ４にＬＲ命令が、第３サイクルで後続命令用命令レ
ジスタ５にＢＣ命令が格納されている。先行するＬＲ命
令は、分岐命令ではなく主記憶装置のデータを必要とし
ない命令であるので、先行するＬＲ命令のＲ１フィール
ドで示された汎用レジスタと、後続するＢＣ命令のＸ２
またはＢ２フィールドで示された汎用レジスタの一致に
関係なく、先行演算機能を実行するように制御してい
た。

【００４７】従って、ＢＣ命令の分岐先命令の命令列読
出しは、上記した図４のように第２サイクルから開始さ
れず、第３サイクルから開始され（つまり、分岐先命令
先行読み出しが行われない）、ＢＣ命令の分岐先命令で
ある命令３は、第８サイクルからパイプラインに投入さ
れることになる。

【００４８】なお、上記した従来技術は、例えば、特開
昭６２−２６２１４１号公報および特開昭６３−１９５
７３６号公報に記載されている。

【００４９】

【発明が解決しようとする課題】上記したように先行演
算機能を実行しても、先行するＬＲ命令のＲ１フィール
ドで示された汎用レジスタと、後続するＢＣ命令のＸ２
またはＢ２フィールドで示された汎用レジスタが一致し
ていないときは、先行演算機能の効果がない。このよう
な場合には、分岐先命令先行読出し機能を実行した方が
性能が向上するが、従来の情報処理装置では、分岐先命
令先行読出し機能を起動できず、図７に示したパイプラ
インフローとなり、パイプラインの処理速度を向上させ
ることができないという問題があった。

【００５０】本発明の目的は、命令アドレス加算器の未
使用サイクル時に、先行演算または分岐先命令先行読み
出しの何れかを選択して使用することにより、パイプラ
インの処理速度を向上させた情報処理装置を提供するこ
とにある。

【００５１】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、メモリから逐次読出される命令列を一
時的に保持する命令バッファ手段と、該命令バッファ手
段から命令を逐次取出してパイプライン処理を起動する
第１の命令取出し手段と、該第１の命令取出し手段によ
り取出される命令に後続する命令を前記命令バッファ手
段から取出す第２の命令取出し手段と、分岐先アドレス
を求めるための分岐先アドレス加算手段と、該分岐先ア
ドレス加算手段で演算した結果を保持し前記分岐先アド
レス加算手段に供給する手段と、前記第１の命令取出し
手段によって取出された命令が先行演算可能な命令であ
ることを検出する手段と、前記第２の命令取出し手段に
よって取出された命令が分岐命令であることを検出する
手段と、前記第２の命令取出し手段によって取出された
分岐命令の処理の少なくとも一部の処理が、先行する命
令のパイプライン処理と並行して実行される手段とを備
えたパイプライン方式の情報処理装置において、前記第
１の命令取出し手段によって取出された命令が主記憶の
データを使用しない第１の命令であり、前記第２の命令
取出し手段によって取出された命令が分岐命令であると
き、前記分岐先アドレス加算手段に対して、分岐先命令
先行読み出しを指示し、前記第１の命令取出し手段によ
って取出された命令が主記憶のデータを使用しない第２
の命令であり、前記第２の命令取出し手段によって取出
された命令が分岐命令であるとき、前記分岐先アドレス
加算手段に対して、先行演算を指示する手段を設けたこ
とを特徴としている。

【００５２】上記したように、命令アドレス計算用の加
算器の主たる機能は、先行命令が分岐命令のとき、分岐
先アドレスを計算することである。しかし、この機能の
みでは命令アドレス計算用の加算器は、先行命令が分岐
命令以外のとき使用されない状態となる。命令アドレス
加算器使用方法判定回路は、連続した２命令の先行命令
が分岐命令でなく、後続命令が分岐命令であることを検
出して、または、先行命令が変更する汎用レジスタと後
続命令が使用する汎用レジスタが一致することを検出し
て、先行演算機能または分岐先命令先行読出し機能の一
方を選択する。これにより、命令アドレス計算用の加算
器を有効に利用することができ、命令列の処理時間を短
縮できる。

【００５３】

【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。図１は、本発明の実施例に係
るパイプライン方式の情報処理装置の構成を示す。図８
は、本発明のパイプラインフローを説明する図である。
図１において、１８は、本発明によって設けられた命令
アドレス加算器使用方法判定回路である。他の構成要素
は図２のものと同一であるので、その説明を省略する。

【００５４】命令アドレス加算器使用方法判定回路１８
の一方の入力には、先行命令用命令レジスタ４の出力が
接続され、他方の入力には、後続命令用命令レジスタ５
の出力が接続され、判定回路１８の出力１８Ａが加算器
入力セレクト信号生成回路１７に入力されている。本発
明によって設けられた命令アドレス加算器使用方法判定
回路１８は、先行命令用命令レジスタ４と後続命令用命
令レジスタ５を基に、命令アドレス加算器１３で計算す
る内容を決定する回路である。

【００５５】また、命令アドレス加算器使用方法判定回
路１８には、先行命令用命令レジスタ４に格納された先
行命令の命令コードを解読する回路が設けられ、図３で
示したＬＲ命令、ＬＡ命令等を認識し、この認識された
命令コードによって命令アドレス加算器の使用方法を判
定する論理回路も設けられている。

【００５６】前述したように、命令アドレス加算器入力
セレクト信号生成回路１７は、先行演算機能と分岐先命
令先行読出し機能の起動条件のうち、一方の条件のみ成
立した場合に、その成立した条件の計算を命令アドレス
加算器１３で行うように制御するものである。

【００５７】本発明は、先行演算機能の起動条件と分岐
先命令先行読出し機能の起動条件の両者が成立した場合
における、命令アドレス加算器１３の使用方法の判定回
路を備えたことを特徴とするものであって、以下に、そ
の使用方法の判定について説明する。

【００５８】先行演算と分岐先命令先行読出しの両者の
起動条件が成立したとき、従来技術では前述したとお
り、命令の内容に関係なく先行演算を実行していた。こ
のため、先行命令が変更した汎用レジスタを、後続の分
岐命令のアドレス計算に使用しない場合でも、分岐先命
令先行読出しを行わないことから、図７のタイムチャー
トに示すように処理時間の短縮を図ることができないこ
とは前述した通りである。

【００５９】ところで、一般の命令列において、ＬＲ命
令が変更する汎用レジスタＲ１と、ＬＲ命令に続く分岐
命令の分岐先アドレス計算に使用する汎用レジスタＸ２
またはＢ２が競合することは少ない。これに対し、ＬＡ
命令が変更する汎用レジスタＲ１は、分岐命令の分岐先
アドレス計算に使用する汎用レジスタＸ２またはＢ２と
一致する場合が多い。

【００６０】本発明はこの点に着目し、先行命令用命令
レジスタ４に格納された命令がＬＲ命令で、後続命令用
命令レジスタ５に格納された命令が分岐命令であって、
先行演算と分岐先命令先行読出しの両者の起動条件が成
立したときは、図８に示すように分岐先命令先行読出し
を実行する。また、先行命令用命令レジスタ４に格納さ
れた命令がＬＡ命令で、後続命令用命令レジスタ５に格
納された命令が分岐命令であるときは、図６に示すよう
に先行演算を実行する。

【００６１】すなわち、命令アドレス加算器使用方法判
定回路１８では、先行命令用命令レジスタ４に格納され
た命令がＬＲ命令の場合は、分岐先命令先行読出しを示
す値（例えばビット１）をライン１８Ａに出力し、ＬＡ
命令の場合は先行演算を示す値（例えばビット０）をラ
イン１８Ａに出力し、加算器入力セレクト信号生成回路
１７に与える。従って、先行命令がＬＲ命令で、後続命
令がＢＣ命令であるとき、加算器入力セレクト信号生成
回路１７は、命令アドレス加算器１３を分岐先命令先行
読み出し機能として実行させるので、図８に示すよう
に、ＢＣ命令の処理が１サイクル速く開始され、その分
岐先命令列である命令３が第７サイクルでパイプライン
に投入される。

【００６２】このように、本実施例では、先行演算と分
岐先命令先行読出しの成立条件の両者が成立した場合
に、命令アドレス加算器を有効に利用することができ、
情報処理装置の処理速度を向上させることができる。

【００６３】ところで、ＬＲ命令、ＢＣ命令が連続する
ケースにおいて、ＬＲ命令が変更する汎用レジスタＲ１
と、ＢＣ命令の分岐先アドレス計算に使用する汎用レジ
スタＸ２またはＢ２が衝突することがある。このような
ケースでは、分岐先命令先行読出しを実行しようとする
が、ＬＲ命令が変更する汎用レジスタＲ１が求まるまで
分岐先アドレスを計算することができない。この場合の
タイムチャートは、図５のＬ命令をＬＲ命令に置き換え
たものと同じになる。

【００６４】また、ＬＡ命令、ＢＣ命令が連続するケー
スにおいて、ＬＡ命令が変更する汎用レジスタＲ１と、
ＢＣ命令の分岐先アドレス計算に使用する汎用レジスタ
Ｘ２またはＢ２が一致しない場合もある。このようなケ
ースでは、先行演算を実行しＬＡ命令の結果が先行演算
結果レジスタに書き込まれるが、ＬＡ命令が変更する汎
用レジスタＲ１を分岐先アドレスの計算に使用しない。
この場合のタイムチャートは図６と同じになり、汎用レ
ジスタの衝突があるなしに係らず同じになってしまう。

【００６５】そこで、命令アドレス加算器の使用方法を
決定する他の実施例を説明する。命令アドレス加算器使
用方法判定回路１８において、先行命令用命令レジスタ
４に格納された命令が変更する汎用レジスタの番号と、
後続命令用命令レジスタ５に格納された後続分岐命令の
アドレス計算に使用する汎用レジスタの番号が一致して
いるか否か検出する。命令アドレス加算器使用方法判定
回路１８は、加算器入力セレクト信号生成回路１７に対
して、汎用レジスタの番号が一致している場合は、先行
演算機能の実行を出力信号１８Ａ（例えばビット１）で
報告し、また汎用レジスタの番号が一致していない場合
は、分岐先命令先行読出し機能の実行を出力信号１８Ａ
（例えばビット０）で報告する。

【００６６】先行演算機能を実行する場合は、図６に示
したタイムチャートのようになり、命令０の次命令はＬ
Ａ命令に限らず、ＬＲ命令等でも同じタイムチャートに
なる。図５の先行演算を実行しない場合に比べて、分岐
先命令の命令３が、６サイクル早くパイプラインに投入
される。

【００６７】一方、分岐先命令先行読出し機能を実行す
る場合は、図８に示したタイムチャートのようになり、
命令０の次命令はＬＲ命令に限らず、ＬＡ命令等でも同
じタイムチャートになる。図７の分岐先命令先行読出し
を実行しない場合に比べて、分岐先命令の命令３が、１
サイクル早くパイプラインに投入される。この結果、本
実施例では命令アドレス加算器が有効に利用され、情報
処理装置の処理速度を向上させることができる。

【００６８】

【発明の効果】以上、説明したように、本発明によれ
ば、命令アドレス加算器の使用方法を制御することによ
って、命令が変更する汎用レジスタの番号とアドレス計
算に必要な汎用レジスタの番号が一致したときのアドレ
ス計算オーバヘッド、または、汎用レジスタ番号が一致
しないときの分岐先命令読出しのオーバヘッドを削減で
き、情報処理装置の処理速度の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の実施例に係るパイプライン方式の情報
処理装置の構成を示す。

【図２】従来の情報処理装置の構成を示す。

【図３】使用される命令の例を示す。

【図４】従来技術における、命令アドレス加算器で実行
する分岐先命令先行読み出しのパイプラインフローを説
明する図である。

【図５】従来技術における、命令アドレス加算器で先行
演算を実行できない場合のパイプラインフローを説明す
る図である。

【図６】従来技術における、命令アドレス加算器で先行
演算を実行できる場合のパイプラインフローを説明する
図である。

【図７】従来技術における、命令アドレス加算器で先行
演算機能と分岐先命令先行読出し機能の起動条件が競合
した場合のパイプラインフローを説明する図である。

【図８】本発明のパイプラインフローを説明する図であ
る。

【符号の説明】

１命令バッファレジスタ２命令切出しアライナＡ３命令切出しアライナＢ４先行命令用命令レジスタ５後続命令用命令レジスタ６先行演算可能命令検出回路７分岐命令検出回路８汎用レジスタ９オペランドアドレス加算器１０オペランド用ＴＬＢ１１オペランドバッファ記憶装置１２演算器１３命令アドレス加算器１４命令用ＴＬＢ１５命令バッファ記憶装置１６先行演算結果レジスタ１７加算器入力セレクト信号生成回路１８命令アドレス加算器使用方法判定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中谷明洋東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者糸井朋永神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者井上司神奈川県秦野市堀山下１番地株式会社日立コンピュータエレクトロニクス内

Claims

【特許請求の範囲】

【請求項１】メモリから逐次読出される命令列を一時
的に保持する命令バッファ手段と、該命令バッファ手段
から命令を逐次取出してパイプライン処理を起動する第
１の命令取出し手段と、該第１の命令取出し手段により
取出される命令に後続する命令を前記命令バッファ手段
から取出す第２の命令取出し手段と、分岐先アドレスを
求めるための分岐先アドレス加算手段と、該分岐先アド
レス加算手段で演算した結果を保持し前記分岐先アドレ
ス加算手段に供給する手段と、前記第１の命令取出し手
段によって取出された命令が先行演算可能な命令である
ことを検出する手段と、前記第２の命令取出し手段によ
って取出された命令が分岐命令であることを検出する手
段と、前記第２の命令取出し手段によって取出された分
岐命令の処理の少なくとも一部の処理が、先行する命令
のパイプライン処理と並行して実行される手段とを備え
たパイプライン方式の情報処理装置において、前記第１
の命令取出し手段によって取出された命令が主記憶のデ
ータを使用しない第１の命令であり、前記第２の命令取
出し手段によって取出された命令が分岐命令であると
き、前記分岐先アドレス加算手段に対して、分岐先命令
先行読み出しを指示し、前記第１の命令取出し手段によ
って取出された命令が主記憶のデータを使用しない第２
の命令であり、前記第２の命令取出し手段によって取出
された命令が分岐命令であるとき、前記分岐先アドレス
加算手段に対して、先行演算を指示する手段を設けたこ
とを特徴とする情報処理装置。