JPH1031899A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ等に代表される半導体メモリにおい
ては、今後も大容量化が進むため、同じ容量の半導体メ
モリにおいて、結果解析にかかる時間の短縮を図る。 【解決手段】 フェイルデータがシーケンスコントロー
ラ８に入力される度に新たなアドレスを生成し、出力す
るデータポインタ１７と、データポインタ１７から出力
されたアドレスにフェイルデータのアドレスが格納され
るアドレス格納メモリ１６とを設け、シーケンスコント
ローラ８が、予め決められた容量分のフェイルデータの
アドレスがアドレス格納メモリ１６に格納された後にフ
ェイルデータのアドレスをテスタプロセッサ９に対して
出力する構成とし、フェイルデータのアドレスが検索さ
れる度にテスタプロセッサ９に対してフェイルデータの
アドレスを出力することをなくしてテスタプロセッサ９
における処理時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの試
験を行う半導体メモリ試験装置に関する。

【０００２】

【従来の技術】図３は、従来からのメモリ試験装置の一
構成例を示す装置全体のブロック図である。

【０００３】本従来例は図３に示すように、基準クロッ
クを発生するタイミング発生器４０と、タイミング発生
器４０において発生した基準クロックに従って、被試験
メモリ７０に与えるアドレス信号、試験データ信号及び
制御信号を生成し、出力するパターン発生器５０と、パ
ターン発生器５０から出力された信号を試験に必要な波
形に整形し、被試験メモリ７０に書き込む波形整形器６
０と、被試験メモリ７０から試験データを読み出し、読
み出された試験データとパターン発生器５０から出力さ
れた期待値とを比較することにより、被試験メモリ７０
の良否判定を行う論理比較器８０と、論理比較器８０に
おいて被試験メモリ７０が不良と判定された場合にその
フェイル情報が格納される不良解析メモリ３０とから構
成されている。

【０００４】以下に、上記のように構成されたメモリ試
験装置の動作について説明する。

【０００５】まず、パターン発生器５０において、タイ
ミング発生器４０において発生した基準クロックに従っ
て、被試験メモリ７０に与えるアドレス信号、試験デー
タ信号及び制御信号が生成され、出力される。また、被
試験メモリ７０から読み出される試験データに対する期
待値も同時にパターン発生器５０において生成され、出
力される。

【０００６】次に、波形整形器６０において、パターン
発生器５０において発生したアドレス信号、試験データ
信号及び制御信号が、試験に必要な波形に整形され、被
試験メモリ７０に書き込まれる。

【０００７】その後、論理比較器８０において、被試験
メモリ７０から試験データが読み出され、読み出された
試験データとパターン発生器５０から出力された期待値
とが比較されて、被試験メモリ７０の良否判定が行われ
る。

【０００８】論理比較器８０において被試験メモリ７０
が不良と判定された場合、そのフェイル情報が不良解析
メモリ３０に格納される。ここで、不良解析メモリ３０
には、パターン発生器５０において生成されたアドレス
信号も入力される。

【０００９】以下に、上述した不良解析メモリ３０につ
いて詳細に説明する。

【００１０】図４は、図３に示した不良解析メモリ３０
の一構成例を示すブロック図である。

【００１１】本従来例における不良解析メモリ３０は図
４に示すように、パターン発生器５０において生成され
たアドレス信号が入力されるアドレス選択部３１と、論
理比較器８０から出力されたフェイル情報とアドレス選
択部３１に入力されたアドレスのうち上位アドレスとが
入力され、書き込み信号を出力するメモリコントロール
部３２と、メモリコントロール部３２から出力された書
き込み信号とアドレス選択部３１に入力されたアドレス
のうち下位アドレスとが入力され、メモリコントロール
部３２において指定されるセルにフェイル情報が格納さ
れるメモリ部３３とから構成されている。

【００１２】以下に、上記のように構成された不良解析
メモリ３０の動作について説明する。

【００１３】パターン発生器５０からアドレス信号が送
られてくると、アドレス選択部３１において、送られて
きたアドレス信号が上位アドレスと下位アドレスとに分
けられて上位アドレスはメモリコントロール部３２に、
下位アドレスはメモリ部３３にそれぞれに送られる。

【００１４】同時に論理比較器８０から被試験メモリ７
０のフェイル情報が送られてくると、送られてきたフェ
イル情報はメモリコントロール部３２に入力される。

【００１５】すると、メモリコントロール部３２におい
て、入力された上位アドレスとフェイル情報とに基づい
て書き込み信号が出力され、フェイル情報がメモリ部３
３内の、パターン発生器５０から送られてきたアドレス
信号と１対１で対応するセルに格納される。

【００１６】その後、不良解析メモリを読み出すことで
フェイルの発生したアドレスからのみ“１”が読み出さ
れることにより、メモリ部３３内に格納されたフェイル
情報が読み出され、被試験メモリ７０の不良アドレスの
解析が行われる。

【００１７】以下に、上述した被試験メモリ７０の不良
アドレスの解析を行うための、フェイルアドレスサーチ
機能について説明する。

【００１８】不良アドレスの解析の機能の１つとして、
不良セルのアドレスを検索するフェイルアドレスサーチ
機能がある。これは、被試験メモリ７０のフェイル情報
が格納されているメモリ部３３に対して、それをリード
及びライトするためのアドレスを発生させるポインタを
用いてアクセスし、フェイルデータ（データ＝“１”）
が読み出された時にポインタをホールドして読み出し動
作を停止し、ポインタの値を読み出すことでフェイルし
たアドレスを検索するものである。

【００１９】図５は、従来のフェイルアドレスサーチ機
能を説明するためのブロック図である。

【００２０】フェイルアドレスサーチを行う場合は、ま
ず、不良解析の手順が記述されているテストプランプロ
グラム中において、フェイルデータが格納されているフ
ェイルデータ格納メモリ２５の検索開始アドレス及び終
了アドレスと、検索するフェイルの個数を指定する。

【００２１】なお、テストプランプログラムは、翻訳さ
れてテスタプロセッサ９において使用される。

【００２２】ポインタ２２においてアドレスを発生し、
発生したアドレスによってフェイルデータ格納メモリ２
５に対するアクセスが行われる。

【００２３】そして、フェイルデータ格納メモリ２５か
ら読み出されるデータが“１”すなわちフェイルの場
合、シーケンサ２８からポインタ値をホールドするコン
トロール信号が出力され、フェイルフラグがセットされ
る。

【００２４】ここで、メモリ試験装置内の各ユニット間
でやり取りされる信号が流れるテスタバスを介して、メ
モリ試験装置全体を管理しているテスタプロセッサ９に
おいて一定周期毎にフラグの読み出しチェックが行われ
ており、フラグがセットされていた場合、テスタプロセ
ッサ９からの転送命令がフェイルデータ格納メモリ２５
に送られ、ポインタ値がテスタプロセッサ９へ転送され
る。転送終了後、再度テスタプロセッサ９からスタート
命令が出力され、同様の動作が繰り返し行われる。

【００２５】その後、サーチされたフェイルの個数がプ
ログラム中において指定された検索個数に達したり、ポ
インタの値がプログラム中において指定されたた終了ア
ドレスに達すると、動作が終了する。

【００２６】図６は、従来のフェイルアドレスサーチ機
能を実現する回路の一構成例を示す回路ブロック図であ
る。

【００２７】本従来例は図６に示すように、検索開始ア
ドレスが格納されるＳＴＡレジスタ１と、終了アドレス
が格納されるＳＰＡレジスタ１０と、検索アドレスがＳ
ＴＡレジスタ１と同様に格納されるとともに、クロック
信号に同期して検索アドレスを出力するアドレスポイン
タ２と、フェイルの情報が格納されている格納メモリ５
と、フェイルアドレスサーチ機能の制御を行うシーケン
スコントローラ８と、テスタバスを介してシーケンスコ
ントローラ８と接続され、回路全体を制御するテスタプ
ロセッサ９とから構成されており、アドレスポインタ２
と格納メモリ５との間には、アドレスポインタ２にから
出力されるアドレスを格納メモリ５において対応するア
ドレスに変換するための機能ブロックｆ１，ｆ２が設け
られており、また、格納メモリ５とシーケンスコントロ
ーラ８との間には、格納メモリ５から出力されるフェイ
ルデータを所定のデータフォーマットにするための機能
ブロックｆ３が設けられており、さらに、機能ブロック
ｆ１と機能ブロックｆ２との間、機能ブロックｆ２と格
納メモリ５との間、格納メモリ５と機能ブロックｆ３と
の間及び機能ブロックｆ３とシーケンスコントローラ８
との間には、フリップフロップ３，４，６，７がそれぞ
れ設けられており、パイプライン構成となっている。

【００２８】以下に、上記のように構成された回路の動
作について説明する。

【００２９】ＳＴＡレジスタ１には検索開始アドレス
が、ＳＰＡレジスタ１０には終了アドレスがそれぞれ格
納されている。

【００３０】テスタプロセッサ９からシーケンスコント
ローラ８に対して、フェイルアドレス検索動作の開始が
指示されると、まず、シーケンスコントローラ８からフ
リップフロップ３，４，６，７に対してクリア信号が出
力され、フリップフロップ３，４，６，７が初期化され
る。

【００３１】そして、外部からアドレスポインタ２及び
フリップフロップ３，４，６，７にクロック信号が入力
され、アドレスポインタ２から検索開始アドレスが出力
され、機能ブロックｆ１を介してフリップフロップ３に
入力される。

【００３２】次に、再度、アドレスポインタ２及びフリ
ップフロップ３，４，６，７にクロック信号が入力され
ると、フリップフロップ３に入力されていた検索開始ア
ドレスがフリップフロップ３から出力され、機能ブロッ
クｆ２を介してフリップフロップ４に入力される。

【００３３】その後、再度、アドレスポインタ２及びフ
リップフロップ３，４，６，７にクロック信号が入力さ
れると、フリップフロップ４に入力されていたアドレス
がフリップフロップ４から出力され、格納メモリ５に入
力される。

【００３４】ここで、格納メモリ５に入力されたアドレ
スにフェイルデータが格納されている場合、すなわち、
フェイルアドレスである場合は、出力データ“１”が格
納メモリ５から出力され、これがシーケンスコントロー
ラに入力されると、アドレスポインタ２の値がホールド
され、フェイルフラグがセットされる。格納メモリ５に
入力されたアドレスがフェイルアドレスでない場合は、
出力データ“０”が格納メモリ５から出力される。

【００３５】このようにして、本回路はパイプライン動
作し、格納メモリ５から出力されるフェイルデータは、
クロック信号が入力される度にフリップフロップ６，７
と順次出力され、シーケンスコントローラ８に入力され
る。

【００３６】ここで、前述したように、テスタプロセッ
サ９において一定周期毎にフェイルフラグの読み出しチ
ェックが行われており、フェイルフラグが“１”の場
合、シーケンスコントローラ８からアドレスポインタ２
にコントロール信号が送られ、テスタプロセッサ９にお
いてフェイルデータの読み出しチェックが行われるまで
ポインタ値がホールドされる。

【００３７】そして、テスタプロセッサ９におけるアド
レスポインタ値の読み出しが終了すると、再び、上記動
作が繰返し行われる。

【００３８】フェイルフラグが“０”の場合、シーケン
スコントローラ８からアドレスポインタ２に対してコン
トロール信号が送られ、アドレスがインクリメントされ
て再び上記動作が繰返し行われる。

【００３９】その後、アドレスポインタ２から出力され
るアドレスが、ＳＰＡレジスタ１０に格納されている終
了アドレスに一致すると、動作が終了する。

【００４０】

【発明が解決しようとする課題】図７は、図６に示した
回路の動作を示すタイムチャートであり、（ａ）は処理
時間を示す図、（ｂ）は（ａ）の一部を拡大した図であ
る。

【００４１】図７（ａ）に示すように、図６に示した回
路においては、テスタプロセッサ９がサーチ動作の状態
を監視しているため、シーケンスコントローラ８のフェ
イルフラグを読み出す動作は、不良解析メモリの動作と
比較して、非常に長い周期で行われる。そのため、フェ
イルアドレスが発見され、フェイルフラグがセットされ
ていても、テスタプロセッサ９によってフェイルフラグ
が読み出されるまで動作を中断して待機していなければ
ならない。

【００４２】また、フェイルフラグが読み出された後
に、アドレスポインタ値がテスタプロセッサ９に転送さ
れ、テスタプロセッサ９において、シーケンスコントロ
ーラ８に対する再スタートの処理が行われるが、本動作
もテスタプロセッサ９の動作周期で行われるため、時間
がかかってしまう。

【００４３】また、図７（ｂ）に示すように、図６に示
した回路においては、タイミング設計を容易にするた
め、各機能ブロックｆ１〜ｆ３をフリップフロップ３，
４，６，７によって区切り、回路をパイプライン構成に
しているため、１つのアドレスをサーチするのに、５つ
のクロック信号が必要となってしまう。

【００４４】ここで、ＤＲＡＭ等に代表される半導体メ
モリにおいては、今後も大容量化が進むため、被試験メ
モリの全アドレス空間をサーチする場合、サーチに掛か
る時間が増大し、その結果解析にかかる時間も増大す
る。そのため、同じ容量の半導体メモリにおいて、結果
解析にかかる時間の短縮が求められている。

【００４５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、半導体メモ
リ内の不良セルが存在するアドレスを高速に読み出すこ
とができる半導体メモリ試験装置を提供することを目的
とする。

【００４６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、フェイルのアドレスにフェイルデータ
“１”が書き込まれている格納メモリと、前記フェイル
のアドレスを検索するための検索アドレスが格納され、
クロック信号に同期して前記検索アドレスをインクリメ
ントして出力するアドレスポインタと、前記検索アドレ
スにより検索された前記フェイルデータによって前記ア
ドレスポインタの動作を制御するシーケンスコントロー
ラと、該シーケンスコントローラ内のフラグデータを一
定の周期で読み出し、転送するテスタプロセッサと、前
記アドレスポインタと前記格納メモリとの間及び前記格
納メモリと前記シーケンスプロセッサとの間に設けられ
た複数のフリップフロップとを有し、前記複数のフリッ
プフロップは、パイプライン構成となっており、前記ク
ロック信号に同期して前記検索アドレス及び前記フェイ
ルデータが前記シーケンスコントローラ側に送られる半
導体メモリ試験装置において、前記フェイルデータが前
記シーケンスコントローラに入力される度に新たなアド
レスを生成し、出力するデータポインタと、該データポ
インタから出力されたアドレスに前記フェイルデータの
アドレスが格納されるアドレス格納メモリとを有し、前
記シーケンスコントローラは、予め決められた容量分の
前記フェイルデータのアドレスが前記アドレス格納メモ
リに格納された後に前記アドレス格納メモリ内のアドレ
スを全て前記テスタプロセッサに対して出力することを
特徴とする。

【００４７】また、前記アドレスポインタは、前記フェ
イルデータのアドレスで前記アドレス格納メモリが満た
された時に、前記フェイルデータのアドレスのうち最後
のフェイルデータのアドレスを検索した検索アドレスの
次の検索アドレスをロードし、ロードされたアドレスを
次にフェイルアドレス検索開始時に出力することを特徴
とする。

【００４８】（作用）上記のように構成された本発明に
おいては、アドレスポインタから出力された検索アドレ
スによって、格納メモリに格納されているフェイル情報
がシーケンスコントローラに対して出力され、検索アド
レスによって検索されたフェイルデータのアドレスがア
ドレス格納メモリ内の、データポインタから出力される
アドレスに一時的に格納され、格納されるフェイルデー
タのアドレスの量が、予め決められた量になった後に、
シーケンスコントローラを介してテスタプロセッサに対
して出力されるので、フェイルデータのアドレスが検索
される度にフェイルアドレスを検索する動作を停止する
ことなく、テスタプロセッサからの命令を待つ待ち時間
が短縮される。

【００４９】また、アドレス格納メモリからのフェイル
データのアドレスがテスタプロセッサに対して全て出力
された後に、再度、検索を行う場合、出力されたフェイ
ルデータのアドレスのうち最後のフェイルデータのアド
レスを検索した検索アドレスの次の検索アドレスから検
索が行われるので、１サイクルで１アドレスの検索が行
われる。

【００５０】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００５１】図１は、本発明の半導体メモリ試験装置に
おけるフェイルアドレスサーチ機能を実現する回路の実
施の一形態を示す回路ブロック図である。

【００５２】本形態は図１に示すように、検索開始アド
レスが格納されるＳＴＡレジスタ１と、終了アドレスが
格納されるＳＰＡレジスタ１０と、最初に検索アドレス
がＳＴＡレジスタ１と同様に格納されるとともに、クロ
ック信号に同期して検索アドレスを出力するアドレスポ
インタ２と、フェイル情報が格納されている格納メモリ
５と、フェイルアドレスサーチ機能の制御を行うシーケ
ンスコントローラ８と、テスタバスを介してシーケンス
コントローラ８と接続され、回路全体を制御するテスタ
プロセッサ９と、フェイルの発生したアドレスが書き込
まれるアドレス格納メモリ１６と、アドレス格納メモリ
１６においてフェイルアドレスを書き込むためのアドレ
スを発生させるデータポインタ１７と、データポインタ
１７の出力とレジスタ１９の出力とを比較し、一致した
場合にシーケンスコントローラ８に対して“停止”信号
を出力するアドレス検出器１８と、アドレスポインタ２
への入力を切り換えるセレクタ１５とから構成されてお
り、アドレスポインタ２と格納メモリ５との間には、ア
ドレスポインタ２から出力されるアドレスを格納メモリ
５において対応するアドレスに変換するための機能ブロ
ックｆ１，ｆ２が設けられており、また、格納メモリ５
とシーケンスコントローラ８との間には、格納メモリ５
から出力されるフェイルに関するデータをアドレスポイ
ンタ２において対応するデータに変換するための機能ブ
ロックｆ３が設けられており、さらに、機能ブロックｆ
１と機能ブロックｆ２との間、機能ブロックｆ２と格納
メモリ５との間、格納メモリ５と機能ブロックｆ３との
間及び機能ブロックｆ３とシーケンスコントローラ８と
の間には、フリップフロップ３，４，６，７がそれぞれ
設けられており、アドレスポインタ２とアドレス格納メ
モリ１６との間にはフリップフロップ１１〜１４が直列
に接続されており、パイプライン構成となっている。

【００５３】以下に、上記のように構成された回路の動
作について説明する。

【００５４】ＳＴＡレジスタ１には開始検索アドレス
が、ＳＰＡレジスタ１０には終了アドレスがそれぞれ格
納されている。

【００５５】テスタプロセッサ９からシーケンスコント
ローラ８に対して、フェイルアドレス検索動作の開始が
指示されると、まず、シーケンスコントローラ８からフ
リップフロップ３，４，６，７，１１〜１４及びデータ
ポインタ１７に対してクリア信号が出力され、フリップ
フロップ３，４，６，７，１１〜１４及びデータポイン
タ１７が初期化され、シーケンスコントローラ８におい
て“動作中”フラグがセットされる。

【００５６】そして、外部からアドレスポインタ２及び
フリップフロップ３，４，６，７，１１〜１４にクロッ
ク信号が入力され、アドレスポインタ２から検索開始ア
ドレスが出力され、機能ブロックｆ１を介してフリップ
フロップ３に入力される。

【００５７】その後、アドレスポインタ２においてはク
ロック信号が入力される度に出力されるアドレスがイン
クリメントされる。本回路はパイプライン動作し、アド
レスポインタ２の出力するアドレス値が（ｎ＋４）であ
ると、フリップフロップ３，１１の出力は（ｎ＋３）の
アドレス値、フリップフロップ４，１２の出力は（ｎ＋
２）のアドレス値、フリップフロップ６の出力は（ｎ＋
１）のアドレスにおけるデータ、フリップフロップ１３
の出力は（ｎ＋１）のアドレス値、フリップフロップ７
の出力はアドレスｎのデータ、フリップフロップ１４の
出力はｎのアドレス値となる。

【００５８】上述したように、アドレスポインタ２のア
ドレス情報は、一定周期のクロックが入力される度に、
アドレスポインタ２の出力、フリップフロップ３の出
力、フリップフロップ４の出力に順次出現し、また、格
納メモリ５に格納されているフェイルに関するデータ
“０”，“１”は、クロックが入力される度に、フリッ
プフロップ６の出力、フリップフロップ７の出力に順次
出現し、シーケンスコントローラ８に入力される。

【００５９】また、アドレスポインタ２におけるアドレ
ス値は、一定周期のクロックが入力される度に、フリッ
プフロップ１１の出力、フリップフロップ１２の出力、
フリップフロップ１３の出力、フリップフロップ１４の
出力に順次出現し、アドレス格納メモリ１６に入力され
る。

【００６０】シーケンスコントローラ８に入力されるフ
ェイルに関するデータが“０”の場合、フリップフロッ
プ１４から出力されるアドレス値はアドレス格納メモリ
１６に格納されず、また、データポインタ１７におい
て、アドレス格納メモリ１６にアドレス値を格納するた
めに出力されるアドレス値は初期値のまま変化しない。

【００６１】シーケンスコントローラ８に入力されるフ
ェイルに関するデータがフェイルデータ“１”になる
と、シーケンスコントローラ８から、フリップフロップ
１４から出力されるアドレス値をアドレス格納メモリ１
６に格納する旨の信号が出力され、フリップフロップ１
４から出力されるアドレス値がアドレス格納メモリ１６
に格納され、同時に、データポインタ１７において、ア
ドレス格納メモリ１６にアドレス値を格納するために出
力されるアドレス値が１増加される。なお、フリップフ
ロップ１４から出力されるアドレス値のアドレス格納メ
モリ１６内への格納においては、データポインタ１７か
ら出力されるアドレスにおいて行われる。

【００６２】以下に、アドレス格納メモリ１６と、検索
するフェイルの個数の関係に着目して２つの場合に分け
て説明する。

【００６３】（１）フェイルサーチ個数がメモリ容量よ
り少ない場合 この場合、レジスタ１９には、予め、検索したいフェイ
ルの個数が設定されている。

【００６４】データポインタ１７からの出力値とレジス
タにおけるフェイルの個数とが一致していない場合、す
なわち、データポインタ１７から出力されたアドレス値
が、レジスタ１９において予め設定されたフェイルの個
数を越えておらず、アドレス検出器１８から出力される
“停止”フラグが“０”の場合、シーケンスコントロー
ラ８からカウント命令が出力され、データポインタ１７
において出力されるアドレス値が１増加され、引き続き
上記同様の動作が繰り返し行われる。

【００６５】一方、データポインタ１７からの出力値と
レジスタにおけるフェイルの個数とが一致している場
合、すなわち、データポインタ１７から出力されたアド
レス値が、レジスタ１９において予め設定されたフェイ
ルの個数となり、アドレス検出器１８から出力される
“停止”フラグが“１”となった場合、シーケンスコン
トローラ８からホールド命令が出力され、データポイン
タ１７の値がホールドされる。同時に、シーケンスコン
トローラ８において、“動作中”フラグがリセットさ
れ、“完了”フラグ及び“フェイル”フラグがセットさ
れる。

【００６６】その後、一定周期でシーケンスコントロー
ラ８の読み出し動作が行われているテスタプロセッサ９
において、シーケンスコントローラ８における“完了”
フラグ及び“フェイル”フラグが確認されると、転送命
令がシーケンスコントローラ８に送られ、データポイン
タ１７を使用して、アドレス格納メモリ１６内に格納さ
れたフェイルアドレスが転送される。

【００６７】（２）フェイルサーチ個数がメモリ容量よ
り多い場合 この場合、レジスタ１９には、アドレス格納メモリ１６
の深さ方向の容量を示す、アドレスのビット数分だけ
“１”をセットしたデータ（例：１Ｍｗｏｒｄの場合＃
ＦＦＦＦＦ）がサーチ動作開始前に設定されている。

【００６８】データポインタ１７からの出力値とレジス
タにおけるフェイルの個数とが一致していない場合、す
なわち、データポインタ１７から出力されたアドレスの
個数が、アドレス格納メモリ１６の容量を越えておら
ず、アドレス検出器１８から出力される“停止”フラグ
が“０”の場合、シーケンスコントローラ８からカウン
ト命令が出力され、データポインタ１７において出力さ
れるアドレス値が１増加され、引き続き上記同様の動作
が繰り返し行われる。

【００６９】一方、データポインタ１７からの出力値と
レジスタにおけるフェイルの個数とが一致している場
合、すなわち、データポインタ１７から出力されたアド
レスの数が、アドレス格納メモリ１６の容量と等しくな
り、アドレス検出器１８から出力される“停止”フラグ
が“１”となった場合、シーケンスコントローラ８から
ホールド命令が出力され、データポインタ１７の値がホ
ールドされる。同時に、シーケンスコントローラ８にお
いて、“動作中”フラグがリセットされ、“完了”フラ
グ及び“フェイル”フラグがセットされる。

【００７０】その後、一定周期でシーケンスコントロー
ラ８の読み出し動作が行われているテスタプロセッサ９
において、シーケンスコントローラ８における“完了”
フラグ及び“フェイル”フラグが確認されると、転送命
令がシーケンスコントローラ８に送られ、データポイン
タ１７を使用して、アドレス格納メモリ１６内に格納さ
れたフェイルアドレスが転送される。

【００７１】アドレス格納メモリ１６内に格納されたフ
ェイルアドレスがテスタプロセッサ９によって全て転送
されると、シーケンスコントローラ８からアドレスポイ
ンタ２に対してロード命令が出力される。ここで、アド
レスポインタ２は再スタート動作に備えて、フェイルの
存在したアドレスの次のアドレス値を保持していなけれ
ばならないが、アドレスポインタ２のデータ入力には、
セレクタ１５を介してＳＴＡレジスタ１とフリップフロ
ップ１３の出力信号が接続されており、セレクタ１５を
制御している“フェイル”フラグがセットされているた
め、ＳＴＡレジスタ１の出力値ではなく、フリップフロ
ップ１３の出力が印加されることになる。

【００７２】なお、フリップフロップ１３は、フェイル
データがシーケンスコントローラ８に出力されているフ
リップフロップより１段手前である。データポインタ１
７において、アドレス格納メモリ１６におけるアドレス
値が１増加されているために、フリップフロップ１３の
出力信号はフェイルの存在したアドレス値が１増加した
ものである。

【００７３】転送動作の終了後、再度、テスタプロセッ
サ９からシーケンスコントローラ８に対して、フェイル
検索動作の開始の指示が送られる。ロード命令からカウ
ント命令に切り換えられ、保持されていたアドレスから
上述した動作が続けられる。保持されていたアドレスは
フェイルアドレス＋１であるから、フェイルだったアド
レスの次のアドレスから検索動作が開始される。

【００７４】その後、読み出しが終了するアドレスまで
アドレスポインタ２においてカウントが行われたら、
“完了”フラグがセットされ、終了する。

【００７５】図２は、図１に示した回路の動作を示すタ
イムチャートであり、（ａ）は処理時間を示す図、
（ｂ）は（ａ）の一部を拡大した図である。

【００７６】上述したように、本形態においては、フリ
ップフロップ１１〜１４、アドレス格納メモリ１６、デ
ータポインタ１７及びアドレス検出器１８を設け、アド
レス格納メモリ１６の容量が満たされるまで、サーチ動
作途中のテスタプロセッサ９によるデータ転送処理を行
わないようにしたため、フェイルアドレスの転送時間を
除いたプロセッサの処理時間分を短縮することができ、
高速化を実現することができる。

【００７７】また、フリップフロップ１１〜１３及びセ
レクタ１５を使用することによって、格納メモリ５のア
クセス中は、ポインタをインクリメントし続ける仕様と
し、フェイルアドレスの個数が、アドレス格納メモリ１
６の容量を超えてサーチ動作が停止するときは、フリッ
プフロップ１３のデータをロードするようにすることに
よって、フェイルアドレス＋１のアドレスからの再検索
が可能となる。このため、１サイクルで１アドレスの検
索ができる。よってサイクルタイムを短縮が可能とな
る。

【００７８】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。

【００７９】請求項１に記載のものにおいては、フェイ
ルデータがシーケンスコントローラに入力される度に新
たなアドレスを生成し、出力するデータポインタと、デ
ータポインタから出力されたアドレスにフェイルアドレ
スが格納されるアドレス格納メモリとを設け、シーケン
スコントローラが、予め決められた容量分のフェイルア
ドレスがアドレス格納メモリに格納された後にフェイル
アドレスをテスタプロセッサに対して出力する構成とし
たため、フェイルアドレスが検索される度にテスタプロ
セッサに対してフェイルアドレスを出力することはな
く、テスタプロセッサにおける処理時間を短縮すること
ができる。

【００８０】請求項２に記載ものにおいては、アドレス
ポインタが、フェイルアドレスがテスタプロセッサに対
して全て出力された後に、フェイルアドレスのうち最後
のフェイルアドレスを検索した検索アドレスの次の検索
アドレスを出力する構成としたため、１サイクルで１ア
ドレスの検索を行うことができ、試験の高速化を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の半導体メモリ試験装置におけるフェイ
ルアドレスサーチ機能を実現する回路の実施の一形態を
示す回路ブロック図である。

【図２】図１に示した回路の動作を示すタイムチャート
であり、（ａ）は処理時間を示す図、（ｂ）は（ａ）の
一部を拡大した図である。

【図３】従来からのメモリ試験装置の一構成例を示す装
置全体のブロック図である。

【図４】図３に示した不良解析メモリの一構成例を示す
ブロック図である。

【図５】従来のフェイルアドレスサーチ機能を説明する
ためのブロック図である。

【図６】従来のフェイルアドレスサーチ機能を実現する
回路の一構成例を示す回路ブロック図である。

【図７】図６に示した回路の動作を示すタイムチャート
であり、（ａ）は処理時間を示す図、（ｂ）は（ａ）の
一部を拡大した図である。

【符号の説明】

１ ＳＴＡレジスタ ２ アドレスポインタ ３，４，６，７，１１〜１４ フリップフロップ ５ 格納メモリ ８ シーケンスコントローラ ９ テスタプロセッサ １０ ＳＰＡレジスタ １５ セレクタ １６ アドレス格納メモリ １７ データポインタ １８ アドレス検出器 １９ レジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年８月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、フェイルのアドレスにフェイルデータ
“１”が書き込まれている格納メモリと、前記フェイル
のアドレスを検索するための検索アドレスが格納され、
クロック信号に同期して前記検索アドレスをインクリメ
ントして出力するアドレスポインタと、前記検索アドレ
スにより検索された前記フェイルデータによって前記ア
ドレスポインタの動作を制御するシーケンスコントロー
ラと、該シーケンスコントローラ内のフラグデータを一
定の周期で読み出し、転送するテスタプロセッサと、前
記アドレスポインタと前記格納メモリとの間及び前記格
納メモリと前記シーケンスコントローラとの間に設けら
れた複数のフリップフロップとを有し、前記複数のフリ
ップフロップは、パイプライン構成となっており、前記
クロック信号に同期して前記検索アドレス及び前記フェ
イルデータが前記シーケンスコントローラ側に送られる
半導体メモリ試験装置において、前記フェイルデータが
前記シーケンスコントローラに入力される度に新たなア
ドレスを生成し、出力するデータポインタと、該データ
ポインタから出力されたアドレスに前記フェイルデータ
のアドレスが格納されるアドレス格納メモリとを有し、
前記シーケンスコントローラは、予め決められた容量分
の前記フェイルデータのアドレスが前記アドレス格納メ
モリに格納された後に前記アドレス格納メモリ内のアド
レスを全て前記テスタプロセッサに対して出力すること
を特徴とする。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 フェイルのアドレスにフェイルデータ
   “１”が書き込まれている格納メモリと、 前記フェイルのアドレスを検索するための検索アドレス
   が格納され、クロック信号に同期して前記検索アドレス
   をインクリメントして出力するアドレスポインタと、 前記検索アドレスにより検索された前記フェイルデータ
   によって前記アドレスポインタの動作を制御するシーケ
   ンスコントローラと、 該シーケンスコントローラ内のフラグデータを一定の周
   期で読み出し、転送するテスタプロセッサと、 前記アドレスポインタと前記格納メモリとの間及び前記
   格納メモリと前記シーケンスプロセッサとの間に設けら
   れた複数のフリップフロップとを有し、 前記複数のフリップフロップは、パイプライン構成とな
   っており、前記クロック信号に同期して前記検索アドレ
   ス及び前記フェイルデータが前記シーケンスコントロー
   ラ側に送られる半導体メモリ試験装置において、 前記フェイルデータが前記シーケンスコントローラに入
   力される度に新たなアドレスを生成し、出力するデータ
   ポインタと、 該データポインタから出力されたアドレスに前記フェイ
   ルデータのアドレスが格納されるアドレス格納メモリと
   を有し、 前記シーケンスコントローラは、予め決められた容量分
   の前記フェイルデータのアドレスが前記アドレス格納メ
   モリに格納された後に前記アドレス格納メモリ内のアド
   レスを全て前記テスタプロセッサに対して出力すること
   を特徴とする半導体メモリ試験装置。
2. 【請求項２】 請求項１に記載の半導体メモリ試験装置
   において、 前記アドレスポインタは、前記フェイルデータのアドレ
   スで前記アドレス格納メモリが満たされた時に、前記フ
   ェイルデータのアドレスのうち最後のフェイルデータの
   アドレスを検索した検索アドレスの次の検索アドレスを
   ロードし、ロードされたアドレスを次にフェイルアドレ
   ス検索開始時に出力することを特徴とする半導体メモリ
   試験装置。