JPH10319090A - テストベンチ変換方法および変換装置 - Google Patents
テストベンチ変換方法および変換装置Info
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- JPH10319090A JPH10319090A JP9123982A JP12398297A JPH10319090A JP H10319090 A JPH10319090 A JP H10319090A JP 9123982 A JP9123982 A JP 9123982A JP 12398297 A JP12398297 A JP 12398297A JP H10319090 A JPH10319090 A JP H10319090A
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Abstract
(57)【要約】
【課題】 遅延の絶対値を伴って記述されたテストベン
チを、クロック同期の入力パタンのみを入力として許容
する検証システムで使用可能な記述に変換する方法を提
供する。 【解決手段】 本発明の変換方法は、半導体集積回路の
論理検証時にテストベクタを供給するためのハードウェ
ア記述言語で記述されたテストベンチの変換方法におい
て、検証対象回路の各端子への信号の印加に相当する動
作の記述方法が、遅延時間を用いた記述方法から、クロ
ックに同期した記述方法に変換されるものである。本発
明の変換装置は、遅延時間を用いてハードウェア記述言
語で表された検証回路の各端子に与えられる信号の変化
のタイミングを、クロック信号の変化のタイミングと合
致させる変換を行い、クロック信号に同期するテストベ
クタを供給するテストベンチの記述方法に変換する構造
を有する。
チを、クロック同期の入力パタンのみを入力として許容
する検証システムで使用可能な記述に変換する方法を提
供する。 【解決手段】 本発明の変換方法は、半導体集積回路の
論理検証時にテストベクタを供給するためのハードウェ
ア記述言語で記述されたテストベンチの変換方法におい
て、検証対象回路の各端子への信号の印加に相当する動
作の記述方法が、遅延時間を用いた記述方法から、クロ
ックに同期した記述方法に変換されるものである。本発
明の変換装置は、遅延時間を用いてハードウェア記述言
語で表された検証回路の各端子に与えられる信号の変化
のタイミングを、クロック信号の変化のタイミングと合
致させる変換を行い、クロック信号に同期するテストベ
クタを供給するテストベンチの記述方法に変換する構造
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、テストベクタを供
給するテストベンチの変換方法および装置に関し、特
に、クロックに同期した記述方法のテストベンチへの変
換方法および装置に関する。
給するテストベンチの変換方法および装置に関し、特
に、クロックに同期した記述方法のテストベンチへの変
換方法および装置に関する。
【０００２】
【従来の技術】図１０は、従来例の第１の変換方法とし
て、イベントドリブンシミュレータにおけるテストベン
チ記述方法を表す図、図１１は、従来例の第２の変換方
法として、サイクルベースシミュレータにおけるテスト
ベンチ記述方法を表す図である。
て、イベントドリブンシミュレータにおけるテストベン
チ記述方法を表す図、図１１は、従来例の第２の変換方
法として、サイクルベースシミュレータにおけるテスト
ベンチ記述方法を表す図である。
【０００３】半導体集積回路の論理検証を行う際には、
テストベクタが必要となるが、実際のシミュレーション
装置を用いて検証を行う場合、後述の図７に示すように
テストベクタ７３を検証対象回路７１に供給し、必要な
場合はテストベクタ中に期待値として記述された値と目
的の出力値の照合を行う方式を備えたハードウェア記述
言語による記述を、テストベンチ７２と呼称する。
テストベクタが必要となるが、実際のシミュレーション
装置を用いて検証を行う場合、後述の図７に示すように
テストベクタ７３を検証対象回路７１に供給し、必要な
場合はテストベクタ中に期待値として記述された値と目
的の出力値の照合を行う方式を備えたハードウェア記述
言語による記述を、テストベンチ７２と呼称する。
【０００４】従来、このテストベンチにおける信号値の
変化を記述する方法には、図１０に示すような遅延値を
用いて信号伝搬のタイミングを記述する逐次的な記述法
を適用してきた。これは、従来主に使用されてきた
（１）イベントドリブンシミュレータ１０７における処
理が、入力信号の伝搬を時間順に計算処埋記憶していく
逐次的処理であることに起因する。
変化を記述する方法には、図１０に示すような遅延値を
用いて信号伝搬のタイミングを記述する逐次的な記述法
を適用してきた。これは、従来主に使用されてきた
（１）イベントドリブンシミュレータ１０７における処
理が、入力信号の伝搬を時間順に計算処埋記憶していく
逐次的処理であることに起因する。
【０００５】しかし近年、半導体集積回路の大規模化に
伴い、高速処理を特徴とする論理検証システムが出現し
た。この種の検証システムに、（２）サイクルベースシ
ミュレータ１１３（図１１）と（３）ハードウェアエミ
ュレータ（不図示）がある。
伴い、高速処理を特徴とする論理検証システムが出現し
た。この種の検証システムに、（２）サイクルベースシ
ミュレータ１１３（図１１）と（３）ハードウェアエミ
ュレータ（不図示）がある。
【０００６】サイクルベースシミュレータ１１３は、回
路内の素子を駆動するクロックの変化点のみで回路内部
の状態を評価することで高速処理を可能とするシミュレ
ーション装置である。ハードウェアエミュレータ（不図
示）は、検証対象となる回路と論理的に等価な回路をハ
ードウェア上に構築し、ハードウェア上で評価を行うこ
とによって高速処理を可能とするシミュレーション装置
である。これらの検証システムでは、高速処理を可能と
するために、これまでの遅延値による逐次的な記述方法
と異なり、信号伝搬のタイミングを全てクロックに同期
させた記述方法のテストベンチ記述が必要となった。
路内の素子を駆動するクロックの変化点のみで回路内部
の状態を評価することで高速処理を可能とするシミュレ
ーション装置である。ハードウェアエミュレータ（不図
示）は、検証対象となる回路と論理的に等価な回路をハ
ードウェア上に構築し、ハードウェア上で評価を行うこ
とによって高速処理を可能とするシミュレーション装置
である。これらの検証システムでは、高速処理を可能と
するために、これまでの遅延値による逐次的な記述方法
と異なり、信号伝搬のタイミングを全てクロックに同期
させた記述方法のテストベンチ記述が必要となった。
【０００７】図１０、図１１を参照して上記二種の検証
システムにおけるテストベンチ作成の従来技術を説明す
る。図１０、図１１はこれらの検証システムにおいて論
理検証を行おうとする対象回路である半導体集積回路に
対し、必要とされるテストベンチの性質および準備方法
を、ハードウェア記述言語の一種であるＶｅｒｉｌｏｇ
−ＨＤＬを例として模式的に表したものである。
システムにおけるテストベンチ作成の従来技術を説明す
る。図１０、図１１はこれらの検証システムにおいて論
理検証を行おうとする対象回路である半導体集積回路に
対し、必要とされるテストベンチの性質および準備方法
を、ハードウェア記述言語の一種であるＶｅｒｉｌｏｇ
−ＨＤＬを例として模式的に表したものである。
【０００８】図１１におけるサイクルベースシミュレー
タ１１３では、クロックが１周期の動作を終了する時点
のみが従来の時間軸上の最小単位と考慮され、この最小
の時間単位における動作、すなわちクロックの変化点の
みが信号伝搬の対象時刻となるので、検証に用いるテス
トベンチはクロックの変化するタイミングで他の入力端
子に与えられる信号も変化するような、入力テストパタ
ンを対象回路に供給するテストベンチ記述でなければ正
しく評価されない。一方、従来のイベントドリブンシミ
ュレータ１０７における処理は、入力信号の伝搬を時間
順に計算処理記憶していく逐次的処理であるため、検証
に用いるテストベンチ１０６は、遅延時間表現を用いて
逐次的に記述される。このようにサイクルベースシミュ
レータ１１３におけるテストベンチ１１２記述がクロッ
クに同期した記述方法であるのに対し、従来のイベント
ドリブンシミュレータ１０７におけるテストベンチ１０
６記述が遅延時間による逐次記述方法であるため、サイ
クルベースシミュレータ１１３で論理検証を行う設計者
は、新規にクロック同期のテストベンチ１１２記述を手
作業で作成する。
タ１１３では、クロックが１周期の動作を終了する時点
のみが従来の時間軸上の最小単位と考慮され、この最小
の時間単位における動作、すなわちクロックの変化点の
みが信号伝搬の対象時刻となるので、検証に用いるテス
トベンチはクロックの変化するタイミングで他の入力端
子に与えられる信号も変化するような、入力テストパタ
ンを対象回路に供給するテストベンチ記述でなければ正
しく評価されない。一方、従来のイベントドリブンシミ
ュレータ１０７における処理は、入力信号の伝搬を時間
順に計算処理記憶していく逐次的処理であるため、検証
に用いるテストベンチ１０６は、遅延時間表現を用いて
逐次的に記述される。このようにサイクルベースシミュ
レータ１１３におけるテストベンチ１１２記述がクロッ
クに同期した記述方法であるのに対し、従来のイベント
ドリブンシミュレータ１０７におけるテストベンチ１０
６記述が遅延時間による逐次記述方法であるため、サイ
クルベースシミュレータ１１３で論理検証を行う設計者
は、新規にクロック同期のテストベンチ１１２記述を手
作業で作成する。
【０００９】
【発明が解決しようとする課題】上述の通り、従来のイ
ベントドリブンシミュレータにおけるテストベンチが遅
延値を用いた逐次的な記述方法で記述されるのに対し、
サイクルベースシミュレータやハードウェアエミュレー
タといった高速処理を特徴とする検証システムにおける
テストベンチは、クロックに同期した記述方法で記述さ
れる点で、二つのテストベンチ記述方法は異なる。すな
わち、サイクルベースシミュレータやハードウェアエミ
ュレータのように、クロック同期のテストベンチを必要
とする検証システムにおいて論理検証を行う際に、従来
手法で記述された既存のテストベンチは利用できない。
ベントドリブンシミュレータにおけるテストベンチが遅
延値を用いた逐次的な記述方法で記述されるのに対し、
サイクルベースシミュレータやハードウェアエミュレー
タといった高速処理を特徴とする検証システムにおける
テストベンチは、クロックに同期した記述方法で記述さ
れる点で、二つのテストベンチ記述方法は異なる。すな
わち、サイクルベースシミュレータやハードウェアエミ
ュレータのように、クロック同期のテストベンチを必要
とする検証システムにおいて論理検証を行う際に、従来
手法で記述された既存のテストベンチは利用できない。
【００１０】したがって、設計者は常にテストベンチを
新規に作成、あるいは既存のテストベンチを手作業で書
き直す手間と時間を強いられるので、回路検証の前準備
に多くの時間が必要となり、高速処理を特徴とする検証
システムの特性を十分に生かすことができず、検証にか
かる期間が増大する。この問題が生じる理由は、新しい
手法の検証システムに対して、従来の遅延記述を含むテ
ストベンチ記述をクロック同期の記述に変換するシステ
ムが無いからである。
新規に作成、あるいは既存のテストベンチを手作業で書
き直す手間と時間を強いられるので、回路検証の前準備
に多くの時間が必要となり、高速処理を特徴とする検証
システムの特性を十分に生かすことができず、検証にか
かる期間が増大する。この問題が生じる理由は、新しい
手法の検証システムに対して、従来の遅延記述を含むテ
ストベンチ記述をクロック同期の記述に変換するシステ
ムが無いからである。
【００１１】そこで、本発明の目的は、遅延の絶対値を
伴って記述されたテストベンチを、サイクルベースシミ
ュレータやハードウェアエミュレータというクロック同
期の入力パタンのみを入力として許容する検証システム
で使用可能な記述に変換する方法を提供することであ
る。
伴って記述されたテストベンチを、サイクルベースシミ
ュレータやハードウェアエミュレータというクロック同
期の入力パタンのみを入力として許容する検証システム
で使用可能な記述に変換する方法を提供することであ
る。
【００１２】
【問題を解決するための手段】本発明のテストベンチ変
換方法は、半導体集積回路の論理検証時に、テストベク
タを供給するためのハードウェア記述言語で記述された
テストベンチの変換方法において、検証対象回路の各端
子への信号の印加に相当する動作の記述方法が、遅延時
間を用いた記述方法から、クロックに同期した記述方法
に変換されることを特徴としている。なお、このテスト
ベクタは、通常はクロック信号と他の信号のテストベク
タである。
換方法は、半導体集積回路の論理検証時に、テストベク
タを供給するためのハードウェア記述言語で記述された
テストベンチの変換方法において、検証対象回路の各端
子への信号の印加に相当する動作の記述方法が、遅延時
間を用いた記述方法から、クロックに同期した記述方法
に変換されることを特徴としている。なお、このテスト
ベクタは、通常はクロック信号と他の信号のテストベク
タである。
【００１３】また、本発明のテストベンチ変換装置は、
半導体集積回路の論理検証時に、外部からのクロック入
力を含むテストベクタを供給するハードウェア記述言語
で記述されたテストベンチの変換装置において、該テス
トベンチで遅延時間を用いてハードウェア記述言語で表
された検証回路の各端子に与えられる信号の変化のタイ
ミングを、クロック信号の変化のタイミングと合致させ
る変換を行い、クロック信号として対象回路に印加され
る信号に同期するテストベクタを供給するテストベンチ
の記述方法に変換する構造を有することを特徴としてい
る。
半導体集積回路の論理検証時に、外部からのクロック入
力を含むテストベクタを供給するハードウェア記述言語
で記述されたテストベンチの変換装置において、該テス
トベンチで遅延時間を用いてハードウェア記述言語で表
された検証回路の各端子に与えられる信号の変化のタイ
ミングを、クロック信号の変化のタイミングと合致させ
る変換を行い、クロック信号として対象回路に印加され
る信号に同期するテストベクタを供給するテストベンチ
の記述方法に変換する構造を有することを特徴としてい
る。
【００１４】ここで、後述の図８、図９を参照して、本
発明における問題解決の手段を説明する。本発明では、
遅延時間を用いて記述されたテストベンチ記述８２中の
波形情報を読み込み、信号の変化点８５をクロック８１
の変化点８４へ一致処理８６させたテストパタンを出力
してクロックに同期した入力信号を供給するテストベン
チ記述８３へ変換する。
発明における問題解決の手段を説明する。本発明では、
遅延時間を用いて記述されたテストベンチ記述８２中の
波形情報を読み込み、信号の変化点８５をクロック８１
の変化点８４へ一致処理８６させたテストパタンを出力
してクロックに同期した入力信号を供給するテストベン
チ記述８３へ変換する。
【００１５】図９に、信号の変化点のクロック変化点へ
の一致方法については３通りの方法を示す。変換前の波
形９２を、信号変化点直後のクロック９１の立ち上がり
に一致させた波形９３、信号変化点直後のクロックの立
ち下がりに一致させた波形９４、信号変化点前後の最も
近いクロックの立ち下がりあるいは立ち上がり変化点に
一致させた波形９５等、どのクロック変化点に一致させ
るかについては、設計者の意向により任意に変更可能と
する。また、一致させるクロック変化点の設定は、図９
に示した方法以外にも、設計者が自由に設定可能とす
る。
の一致方法については３通りの方法を示す。変換前の波
形９２を、信号変化点直後のクロック９１の立ち上がり
に一致させた波形９３、信号変化点直後のクロックの立
ち下がりに一致させた波形９４、信号変化点前後の最も
近いクロックの立ち下がりあるいは立ち上がり変化点に
一致させた波形９５等、どのクロック変化点に一致させ
るかについては、設計者の意向により任意に変更可能と
する。また、一致させるクロック変化点の設定は、図９
に示した方法以外にも、設計者が自由に設定可能とす
る。
【００１６】本発明の記述変換装置によれば、半導体集
積回路の論理検証時に、既存の遅延値を用いた逐次記述
方法によるテストベンチ記述を、クロックに同期したテ
ストベンチの記述方法に変換することによって、クロッ
ク同期の入力パタンのみを許容する検証システム上で必
要な、クロック同期のテストベンチが得られる。
積回路の論理検証時に、既存の遅延値を用いた逐次記述
方法によるテストベンチ記述を、クロックに同期したテ
ストベンチの記述方法に変換することによって、クロッ
ク同期の入力パタンのみを許容する検証システム上で必
要な、クロック同期のテストベンチが得られる。
【００１７】本発明によって、遅延時間を用いて記述し
たテストベンチを、クロック同期のテストベンチへ変換
することが可能となる。これにより、クロック同期のテ
ストベンチのみが使用可能なサイクルベースシミュレー
タおよびハードウェアエミュレータによる論理検証時
に、設計者が従来、クロック同期のテストベンチの新規
作成に費やしていた、テストベンチ作成の手間と時聞を
大幅に短縮できる。また、高速処理を特徴とする同検証
システムの前準備に費やす時間を削減できるため、その
特性をさらに生かすことができる。
たテストベンチを、クロック同期のテストベンチへ変換
することが可能となる。これにより、クロック同期のテ
ストベンチのみが使用可能なサイクルベースシミュレー
タおよびハードウェアエミュレータによる論理検証時
に、設計者が従来、クロック同期のテストベンチの新規
作成に費やしていた、テストベンチ作成の手間と時聞を
大幅に短縮できる。また、高速処理を特徴とする同検証
システムの前準備に費やす時間を削減できるため、その
特性をさらに生かすことができる。
【００１８】
【発明の実施の形態】次に、本発明のテストベンチ変換
方式および変換装置の一実施形態例について図面を参照
して説明する。
方式および変換装置の一実施形態例について図面を参照
して説明する。
【００１９】図１は、本発明のテストベンチ変換装置一
実施形態例の構成および変換処理手順を表すブロック
図、図２は、本実施形態例のハードウェア記述言語の一
種のＶＨＤＬにおける書式変換方法を表す図、図３は、
同じ記述言語の他の種のＶｅｒｉｌｏｇにおける書式変
換方法を表す図、図４は、本実施形態例における変換前
と変換後の信号のパタンおよびクロックの変化点への一
致方法を表す図である。
実施形態例の構成および変換処理手順を表すブロック
図、図２は、本実施形態例のハードウェア記述言語の一
種のＶＨＤＬにおける書式変換方法を表す図、図３は、
同じ記述言語の他の種のＶｅｒｉｌｏｇにおける書式変
換方法を表す図、図４は、本実施形態例における変換前
と変換後の信号のパタンおよびクロックの変化点への一
致方法を表す図である。
【００２０】図７は、論理検証時に必要なテストベンチ
の構成を表す図、図８は、遅延値による逐次的記述のパ
タンをクロックの変化点へ一致させる処理を模式的に表
す図、図９は、遅延値による逐次的記述のパタンに３通
りの一致条件を与え、クロックの変化点へ一致させる処
理を模式的にを表す図である。
の構成を表す図、図８は、遅延値による逐次的記述のパ
タンをクロックの変化点へ一致させる処理を模式的に表
す図、図９は、遅延値による逐次的記述のパタンに３通
りの一致条件を与え、クロックの変化点へ一致させる処
理を模式的にを表す図である。
【００２１】図１、図２において、設計者がハードウエ
ア記述言語の一種であるＶＨＤＬで記述された遅延時聞
によるテストベンチ記述２と、クロック４１への一致の
条件３をテストベンチ変換装置１に与える。本実施形態
例では、信号の変化点をその直後のクロック４１の立ち
上がりの時点へ一致させることを条件とする。
ア記述言語の一種であるＶＨＤＬで記述された遅延時聞
によるテストベンチ記述２と、クロック４１への一致の
条件３をテストベンチ変換装置１に与える。本実施形態
例では、信号の変化点をその直後のクロック４１の立ち
上がりの時点へ一致させることを条件とする。
【００２２】まずテストベンチ変換装置１は遅延値によ
るテストベンチ記述２から波形部分を検出し（４）、入
力波形５の情報として変換プロセス６に与える。次にこ
の入力波形５の情報からクロック信号の波形を検出する
（７）。そして変換対象となる波形の検出、および信号
の変化点をどのクロック変化点へ一致させるかを決定す
る評価を行う（８）。図４に示す通り、一致の条件を考
慮しつつ入力波形情報（変換前)４２の一致処理を行い
（４４）、出力波形１０情報（変換後）４３を生成する
（９）。
るテストベンチ記述２から波形部分を検出し（４）、入
力波形５の情報として変換プロセス６に与える。次にこ
の入力波形５の情報からクロック信号の波形を検出する
（７）。そして変換対象となる波形の検出、および信号
の変化点をどのクロック変化点へ一致させるかを決定す
る評価を行う（８）。図４に示す通り、一致の条件を考
慮しつつ入力波形情報（変換前)４２の一致処理を行い
（４４）、出力波形１０情報（変換後）４３を生成する
（９）。
【００２３】次に生成された波形情報にＶＨＤＬの書式
情報を与える（１１）。まず、クロックへの一致の条件
３に従い、クロックの立ち上がりをカウントするカウン
ターを作成する（２５）。このカウンターを遅延時間の
代わりとして、信号の伝搬記述を生成していくが、これ
にはｉｆ文で生成する方法２３とｃａｓｅ文で生成する
方法２４の二通りの方法があり、変換時に指定された方
法でテストベンチ記述１２を生成する。
情報を与える（１１）。まず、クロックへの一致の条件
３に従い、クロックの立ち上がりをカウントするカウン
ターを作成する（２５）。このカウンターを遅延時間の
代わりとして、信号の伝搬記述を生成していくが、これ
にはｉｆ文で生成する方法２３とｃａｓｅ文で生成する
方法２４の二通りの方法があり、変換時に指定された方
法でテストベンチ記述１２を生成する。
【００２４】また、図３に示す通り、別種のハードウエ
ア記述言語であるＶｅｒｉｌｏｇＨＤＬにおいても上記
と全く同様に動作するので説明を省略する。
ア記述言語であるＶｅｒｉｌｏｇＨＤＬにおいても上記
と全く同様に動作するので説明を省略する。
【００２５】次に、第２の実施形態例について説明す
る。
る。
【００２６】図５は、本発明の第２の実施形態例におけ
る信号値のパタン記述とこれを読み出すテストベンチ記
述を、クロック同期のテストベンチへ変換する方法を表
す図、図６は、本実施形態例における変換前と変換後の
信号のパターンおよびクロックの変化点への一致方法を
表す図である。
る信号値のパタン記述とこれを読み出すテストベンチ記
述を、クロック同期のテストベンチへ変換する方法を表
す図、図６は、本実施形態例における変換前と変換後の
信号のパターンおよびクロックの変化点への一致方法を
表す図である。
【００２７】図５は、テストベクタを与える入力信号値
あるいは出力値照合のための期待値を０または１で記述
したパタン記述５２と、これを読み出して遅延時間によ
る逐次的な波形情報を生成するハードウェア記述言語で
記述されたテストベンチ記述５１を、クロック６１に同
期するテストベンチ５３へ書式変換する方法を示したも
のである。図５、図６および第１の実施形態例で示した
図１を用いて動作を説明する。図１、図５において、設
計者が信号値を０あるいは１で記述したパタン記述５２
およびこれを読み出して遅延時間による逐次的な波形情
報を生成するハードウェア記述言語の一種であるＶｅｒ
ｉｌｏｇ ＨＤＬで記述されたテストベンチ記述２，５
１と、クロック変化点への一致の条件３を変換装置１に
与える。本実施形態例では、信号の変化点をその直後の
クロックの立ち下がりの時点へ一致させることを条件と
する。
あるいは出力値照合のための期待値を０または１で記述
したパタン記述５２と、これを読み出して遅延時間によ
る逐次的な波形情報を生成するハードウェア記述言語で
記述されたテストベンチ記述５１を、クロック６１に同
期するテストベンチ５３へ書式変換する方法を示したも
のである。図５、図６および第１の実施形態例で示した
図１を用いて動作を説明する。図１、図５において、設
計者が信号値を０あるいは１で記述したパタン記述５２
およびこれを読み出して遅延時間による逐次的な波形情
報を生成するハードウェア記述言語の一種であるＶｅｒ
ｉｌｏｇ ＨＤＬで記述されたテストベンチ記述２，５
１と、クロック変化点への一致の条件３を変換装置１に
与える。本実施形態例では、信号の変化点をその直後の
クロックの立ち下がりの時点へ一致させることを条件と
する。
【００２８】まず変換装置１はテストベンチ記述５１と
パタン記述５２から波形部分を検出し（４）、入力波形
情報５として変換プロセス６に与える。次にこの入力波
形情報５からクロック信号の波形６１を検出する
（７）。そして変換対象となる波形の検出、および信号
の変化点をどのクロック変化点へ一致させるかを決定す
る評価を行う（８）。一致の条件３を考慮しつつ、図６
に示す通り、入力波形情報（変換前）６２の一致処理を
行い、出力波形情報（変換後）６３を生成する。
パタン記述５２から波形部分を検出し（４）、入力波形
情報５として変換プロセス６に与える。次にこの入力波
形情報５からクロック信号の波形６１を検出する
（７）。そして変換対象となる波形の検出、および信号
の変化点をどのクロック変化点へ一致させるかを決定す
る評価を行う（８）。一致の条件３を考慮しつつ、図６
に示す通り、入力波形情報（変換前）６２の一致処理を
行い、出力波形情報（変換後）６３を生成する。
【００２９】次に生成された波形情報１０にＶｅｒｉｌ
ｏｇ ＨＤＬの書式情報を与える。まず、クロック変化
点への一致の条件に従い（６４）、クロックの立ち下が
りをカウントするカウンターを作成する（５６）。この
カウンターを遅延時間の代わりとして、信号の伝搬記述
を生成していくが、これにはｉｆ文で生成する方法５４
とｃａｓｅ文で生成する方法５５の二通りの方法があ
り、変換時に指定された方法でテストベンチ５３記述を
生成する。
ｏｇ ＨＤＬの書式情報を与える。まず、クロック変化
点への一致の条件に従い（６４）、クロックの立ち下が
りをカウントするカウンターを作成する（５６）。この
カウンターを遅延時間の代わりとして、信号の伝搬記述
を生成していくが、これにはｉｆ文で生成する方法５４
とｃａｓｅ文で生成する方法５５の二通りの方法があ
り、変換時に指定された方法でテストベンチ５３記述を
生成する。
【００３０】また、別種のハードウエア記述言語である
ＶＨＤＬにおいても上述と全く同様に動作するので説明
を省略する。
ＶＨＤＬにおいても上述と全く同様に動作するので説明
を省略する。
【００３１】
【発明の効果】以上説明したとおり本発明は、半導体集
積回路の論理検証時に、テストベクタを供給するための
ハードウェア記述言語で記述されたテストベンチの変換
方法において、検証対象回路の各端子への信号の印加に
相当する動作の記述方法が、遅延時間を用いた記述方法
から、クロックに同期した記述方法に変換されることに
より、人手で行っていたテストベンチ作成作業や変換作
業を、既存のテストベンチを利用して行うので、これに
費やされる時間が短くなり、また、既存のテストベンチ
から変換するので、作成時に生じる記述上の誤りを防ぐ
ことができるテストベンチ変換方式および変換装置を提
供できる効果がある。
積回路の論理検証時に、テストベクタを供給するための
ハードウェア記述言語で記述されたテストベンチの変換
方法において、検証対象回路の各端子への信号の印加に
相当する動作の記述方法が、遅延時間を用いた記述方法
から、クロックに同期した記述方法に変換されることに
より、人手で行っていたテストベンチ作成作業や変換作
業を、既存のテストベンチを利用して行うので、これに
費やされる時間が短くなり、また、既存のテストベンチ
から変換するので、作成時に生じる記述上の誤りを防ぐ
ことができるテストベンチ変換方式および変換装置を提
供できる効果がある。
【図１】本発明のテストベンチ変換装置の一実施形態例
の構成および変換処理手順を表すブロック図である。
の構成および変換処理手順を表すブロック図である。
【図２】本実施形態例のハードウェア記述言語の一種の
ＶＨＤＬにおける書式変換方法を表す図である。
ＶＨＤＬにおける書式変換方法を表す図である。
【図３】同じ記述言語の他の種のＶｅｒｉｌｏｇにおけ
る書式変換方法を表す図である。
る書式変換方法を表す図である。
【図４】本実施形態例における変換前と変換後の信号の
パタンおよびクロックの変化点への一致方法を表す図で
ある。
パタンおよびクロックの変化点への一致方法を表す図で
ある。
【図５】本発明の第２の実施形態例における信号値のパ
タン記述とこれを読み出すテストベンチ記述を、クロッ
ク同期のテストベンチへ変換する方法を表す図である。
タン記述とこれを読み出すテストベンチ記述を、クロッ
ク同期のテストベンチへ変換する方法を表す図である。
【図６】本実施形態例における変換前と変換後の信号の
パターンおよびクロックの変化点への一致方法を表す図
である。
パターンおよびクロックの変化点への一致方法を表す図
である。
【図７】論理検証時に必要なテストベンチの構成を表す
図である。
図である。
【図８】遅延値による逐次的記述のパタンをクロックの
変化点へ一致させる処理を模式的に表す図である。
変化点へ一致させる処理を模式的に表す図である。
【図９】遅延値による逐次的記述のパタンに３通りの一
致条件を与え、クロックの変化点へ一致させる処理を模
式的にを表す図である。
致条件を与え、クロックの変化点へ一致させる処理を模
式的にを表す図である。
【図１０】従来例の第１の変換方法として、イベントド
リブンシミュレータにおけるテストベンチ記述方法を表
す図である。
リブンシミュレータにおけるテストベンチ記述方法を表
す図である。
【図１１】従来例の第２の変換方法として、サイクルベ
ースシミュレータにおけるテストベンチ記述方法を表す
図である。
ースシミュレータにおけるテストベンチ記述方法を表す
図である。
１ テストベンチ変換装置 ２ 遅延記述によるテストベンチ記述 ３ 一致処理の条件 ４ 波形検出 ５ 入力波形 ６ 変換プロセス ７ クロック波形検出 ８ 対象波形評価 ９ 出力波形生成 １０ 出力波形 １１ 書式作成 １２ クロック同期のテストベンチ記述 ２１，３１ 遅延値のテストベンチ ２２，３２，５３ クロック同期のテストベンチ ２３，３３，５４ ｉｆ文による実現例 ２４，３４，５５ ｃａｓｅ文による実現例 ２５，３５，５６ カウンタの作成 ２６，３６，５７ ｉｆ文作成 ２７，３７，５８ ｃａｓｅ文作成 ４１，６１，８１，９１ クロック ４２，６２ 変換前情報 ４３，６３ 変換後情報 ４４，６４，８６ クロック変化点への一致処理 ５１ ハードウェア記述言語によるテストベンチ記述 ５２ パタン記述 ７１ 対象回路 ７２ テストベンチ ７３ テストベクタ ７４ シミュレーション装置 ８２ 遅延時間による逐次記述（変換前） ８３ クロック同期の記述（変換後） ８４ クロックの変化点 ８５ 信号の変化点 ９２ 変換前波形 ９３ 直後のクロック立ち上がりに一致させた波形 ９４ 直後のクロックの立ち下がりに一致させた波形 ９５ 前後の最も近いクロック変化点に一致させた波
形 １０５，１１１ ＨＤＬ設計記述 １０６ 遅延記述による従来のテストベンチ １０７ イベントドリブンシミュレータ １１２ 新規作成したクロック同期のテストベンチ １１３ サイクルベースシミュレータ
形 １０５，１１１ ＨＤＬ設計記述 １０６ 遅延記述による従来のテストベンチ １０７ イベントドリブンシミュレータ １１２ 新規作成したクロック同期のテストベンチ １１３ サイクルベースシミュレータ
Claims (3)
- 【請求項１】 半導体集積回路の論理検証時に、テスト
ベクタを供給するためのハードウェア記述言語で記述さ
れたテストベンチの変換方法において、 検証対象回路の各端子への信号の印加に相当する動作の
記述方法が、遅延時間を用いた記述方法から、クロック
に同期した記述方法に変換されることを特徴とするテス
トベンチ変換方法。 - 【請求項２】 前記テストベクタは、クロック信号と他
の信号のテストベクタである、請求項１のテストベンチ
変換方法。 - 【請求項３】 半導体集積回路の論理検証時に、外部か
らのクロック入力を含むテストベクタを供給するハード
ウェア記述言語で記述されたテストベンチの変換装置に
おいて、 該テストベンチで遅延時間を用いてハードウェア記述言
語で表された検証回路の各端子に与えられる信号の変化
のタイミングを、クロック信号の変化のタイミングと合
致させる変換を行い、クロック信号として対象回路に印
加される信号に同期するテストベクタを供給するテスト
ベンチの記述方法に変換する構造を有することを特徴と
するテストベンチ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123982A JPH10319090A (ja) | 1997-05-14 | 1997-05-14 | テストベンチ変換方法および変換装置 |
| EP98108539A EP0878762A1 (en) | 1997-05-14 | 1998-05-11 | Method and apparatus for converting test signals |
| KR1019980017209A KR19980087011A (ko) | 1997-05-14 | 1998-05-13 | 지연시간을 사용해서 기술된 테스트 벤치를 클럭신호에 동기한 기술형식으로 변환하는 테스트 벤치 변환장치 및 그 변환방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123982A JPH10319090A (ja) | 1997-05-14 | 1997-05-14 | テストベンチ変換方法および変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319090A true JPH10319090A (ja) | 1998-12-04 |
Family
ID=14874123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9123982A Pending JPH10319090A (ja) | 1997-05-14 | 1997-05-14 | テストベンチ変換方法および変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0878762A1 (ja) |
| JP (1) | JPH10319090A (ja) |
| KR (1) | KR19980087011A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10125364A1 (de) * | 2001-05-23 | 2002-12-05 | Infineon Technologies Ag | Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371851A (en) * | 1989-04-26 | 1994-12-06 | Credence Systems Corporation | Graphical data base editor |
-
1997
- 1997-05-14 JP JP9123982A patent/JPH10319090A/ja active Pending
-
1998
- 1998-05-11 EP EP98108539A patent/EP0878762A1/en not_active Withdrawn
- 1998-05-13 KR KR1019980017209A patent/KR19980087011A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980087011A (ko) | 1998-12-05 |
| EP0878762A1 (en) | 1998-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991116 |