JPH09190461A - 多相クロック入力論理回路検証用シミュレータ - Google Patents

Abstract

(57)【要約】 【課題】 テストパターン作成時にデータ信号との間の
遅延を考慮することなく、テストパターン修正及びシミ
ュレーションの回数を削減する。 【解決手段】 コンパイル手段２は入力された論理回路
モデル１をコンパイルしてシミュレーションモデル３を
作成し、分割手段４はコンパイル手段２で作成されたシ
ミュレーションモデル３をクロック別のモジュール５，
６に分割する。シミュレーション手段７はこれらモジュ
ール５，６のシミュレーションをテストパターン８を用
いて並行して行い、解析手段９はシミュレーション手段
７のシミュレーション結果を解析する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多相クロック入力論
理回路検証用シミュレータに関し、特にＬＳＩ（大規模
集積回路）やＰＫＧ（パッケージ）等からなるコンピュ
ータシステムにおいて多相クロックを入力する論理回路
の論理検証に関する。

【０００２】

【従来の技術】従来、この種の論理検出においては、図
６に示すようなシミュレーション時のモデル構成が用い
られている。すなわち、シミュレーション時のモデルは
シミュレーションを実行するシミュレータ（シミュレー
ションエンジンを含む）５０と、論理情報が記述された
シミュレーションモデル６０とから構成されている。

【０００３】多相クロックが入力されるシミュレーショ
ンモデル６０のクロックピンはクロック周波数αを入力
するための信号線１１０と、クロック周波数βを入力す
るための信号線１２０とに夫々接続されている。また、
シミュレーションモデル６０の入出力ピンは信号線１１
１，１２１に夫々接続され、シミュレータ５０によって
制御されている。

【０００４】上記のモデルでのシミュレーションは、図
５に示すように、シミュレータ５０に入力される論理回
路４１のモデルをコンパイル手段４２でコンパイルし、
シミュレーションモデル４３（図５のシミュレーション
モデル６０）を作成する。

【０００５】シミュレーション手段４４では作成したシ
ミュレーションモデル４３を検証するためのテストパタ
ーン４５を与えてシミュレーションを実行し、解析手段
４６でシミュレーション手段４４のシミュレーション結
果を解析する。すなわち、解析手段４６はシミュレーシ
ョンモデル４３内の各フリップフロップの出力に基づい
たタイミング検証や出力ピンでの論理検証を行ってい
る。

【０００６】また、多相クロックを使用したシミュレー
ションモデルに対して単一周波数のクロック信号を発生
するシミュレータでシミュレーションを行う場合、単一
周波数のクロック信号から多相のクロック周波数を発生
させる回路をシミュレータとシミュレーションモデルと
の間に挿入することで、シミュレーションができる構成
とする方法もある。この方法については、特開昭６２−
２３３８４８号公報に詳述されている。

【０００７】

【発明が解決しようとする課題】上述した従来のシミュ
レータでは、論理回路に入力するクロック数が一つの１
相同期回路を対象としており、１クロックのタイミング
に合わせてフリップフロップを動作させ、その論理回路
の回路情報をサンプリングしている。

【０００８】多相クロックの場合には、クロック周波数
やサンプリング時間値を１つしか設定できないため、設
定した以外のクロック周波数で動作する論理回路の検証
を、周波数及びサンプリング時間値を別に設定し直して
シミュレーションしなければならない。

【０００９】そのため、現在シミュレーションしている
周波数以外のクロックを考慮してテストパターンを作成
しなければならないので、パターン数及びテストパター
ンの作成工数が増大してしまう。

【００１０】また、単一周波数のクロック信号から多相
のクロック周波数を発生させる回路をシミュレータとシ
ミュレーションモデルとの間に挿入する方法の場合、シ
ミュレータで発生する単一のクロック信号から多相のク
ロック信号をシミュレータとシミュレーションモデルと
の間に挿入した回路で作成しているため、シミュレータ
からシミュレーションモデルのクロックピンまでの遅延
でデータ信号との間に遅延差が生じ、スパイク等の不必
要なパルスを作成してしまう恐れがある。そのため、論
理回路の回路情報を正確に測定するためにはテストパタ
ーン作成時にその遅延を考慮しなければならない。

【００１１】そこで、本発明の目的は上記の問題点を解
消し、テストパターン作成時にデータ信号との間の遅延
を考慮することなく、テストパターン修正及びシミュレ
ーションの回数を削減することができる多相クロック入
力論理回路検証用シミュレータを提供することにある。

【００１２】

【課題を解決するための手段】本発明による多相クロッ
ク入力論理回路検証用シミュレータは、多相クロックを
入力とする論理回路の論理検証を行う多相クロック入力
論理回路検証用シミュレータであって、前記論理回路を
前記多相クロック各々に対応する複数のモジュールに分
割する分割手段と、前記複数のモジュール毎に各々対応
するクロックを用いて互いに並行してシミュレーション
を行う手段とを備えている。

【００１３】本発明による他の多相クロック入力論理回
路検証用シミュレータは、上記の構成のほかに、前記複
数のモジュール間における信号の入出力時に出力元のモ
ジュールからの信号のタイミングを出力先のモジュール
に対応するクロックで調整制御する手段を具備してい
る。

【００１４】本発明による別の多相クロック入力論理回
路検証用シミュレータは、上記の構成において、前記分
割手段を、前記論理回路を前記多相クロック各々を入力
するフリップフロップを含む部分論理回路を同一クロッ
ク毎に個別のモジュールに分割するよう構成している。

【００１５】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００１６】多相クロックを使用した論理回路をシミュ
レーションする場合、論理回路モデルをコンパイル手段
でコンパイルして作成されたシミュレーションモデルを
分割手段でクロック周波数毎にモジュール分割し、夫々
のモジュールに対するシミュレーションをシミュレーシ
ョン手段で並行して実行する。

【００１７】これによって、テストパターンの作成時に
データ信号との間の遅延を考慮することなく、テストパ
ターン修正及びシミュレーションの回数を削減すること
が可能となる。

【００１８】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例を示す構成図
である。図において、本発明の一実施例による多相クロ
ック入力論理回路検証用シミュレータはコンパイル手段
２と、分割手段４と、シミュレーション手段７と、解析
手段９とから構成されている。

【００１９】コンパイル手段２は入力された論理回路モ
デル１をコンパイルしてシミュレーションモデル３を作
成し、分割手段４はコンパイル手段２で作成されたシミ
ュレーションモデル３をクロック別のモジュール５，６
に分割する。

【００２０】シミュレーション手段７はこれらモジュー
ル５，６のシミュレーションをテストパターン８を用い
て並行して行い、解析手段９はシミュレーション手段７
のシミュレーション結果を解析する。

【００２１】図２は本発明の一実施例によるシミュレー
ション時のモデル構成を示す図である。図において、本
発明の一実施例では異なる周波数のクロック信号線数と
同じ数のシミュレーションエンジン１２，１３を使用し
ており、以下、異なる周波数のクロック信号が２つある
２相クロックを使用したシミュレーションモデルについ
て説明する。

【００２２】本発明の一実施例によるシミュレーション
時のモデルは、シミュレータ１と、２つのシミュレーシ
ョンエンジン１２，１３と、モジュール間の信号制御部
１４と、２つのシミュレーションモデル１５，１６とか
ら構成されている。

【００２３】シミュレータ１はシミュレーションエンジ
ン１２，１３及び信号制御部１４を夫々制御し、シミュ
レーションエンジン１２，１３は入力クロック周波数別
に分割された２つのシミュレーションモデル１５，１６
を夫々検証する。信号制御部１４はシミュレーション中
のシミュレーションモデル１５，１６間の信号伝搬及び
信号伝搬のタイミングを制御する。尚、信号制御部１４
はバッファメモリで構成され、そのバッファメモリに対
する書込みクロック及び読出しクロックを出力元及び出
力先に夫々対応させることで実現される。

【００２４】シミュレーションモデル１５，１６は検証
対象のシミュレーションモデルを入力クロック周波数別
に分割したものである。シミュレーションモデル１５は
クロック周波数αを入力するフリップフロップ（以下、
Ｆ／Ｆとする）とそのＦ／Ｆの出力信号を入力する組み
合わせ回路とを含んでいる。

【００２５】また、シミュレーションモデル１６はクロ
ック周波数αとは異なるクロック周波数βを入力するＦ
／ＦとそのＦ／Ｆの出力信号を入力する組み合わせ回路
とを含んでいる。

【００２６】ここで、シミュレーションモデル１５には
クロック信号線１０１を介してクロック周波数αのクロ
ック信号が入力され、シミュレーションモデル１６には
クロック信号線１０２を介してクロック周波数βのクロ
ック信号が入力される。

【００２７】上記のモデルでのシミュレーションは、シ
ミュレータ１１に入力される論理回路モデル１をコンパ
イル手段２でコンパイルし、シミュレーションモデル３
を作成する。

【００２８】分割手段４はコンパイル手段２で作成され
たシミュレーションモデル３をクロック周波数αのクロ
ック信号が入力されるシミュレーションモデル１５（モ
ジュール５）と、クロック周波数βのクロック信号が入
力されるシミュレーションモデル１６（モジュール６）
とに分割する。

【００２９】シミュレーション手段７は作成したシミュ
レーションモデル１５，１６を検証するためのテストパ
ターン８を与えてシミュレーションを実行する。つま
り、シミュレーションエンジン１２，１３は夫々のクロ
ック周波数α，βに合わせて同時刻にシミュレーション
モデル１５，１６に対するシミュレーションを実行し、
シミュレーションモデル１５，１６各々のＦ／Ｆでタイ
ミング検証及び周波数に合わせたサンプリング時間で論
理検証を行う。

【００３０】シミュレーションエンジン１２，１３は互
いに同期してシミュレーションを実行し、シミュレーシ
ョンモデル１５，１６間の信号値は信号制御部１４で双
方のクロックタイミングに合わせて操作される。この
間、シミュレーションエンジン１２，１３及び信号制御
部１４はシミュレータ１１によって制御される。

【００３１】解析手段９はシミュレーション手段７のシ
ミュレーション結果、つまりシミュレーションエンジン
１２，１３のシミュレーション結果を解析する。すなわ
ち、解析手段９はシミュレーションモデル１５，１６内
の各フリップフロップの出力に基づいたタイミング検証
や出力ピンでの論理検証を行っている。

【００３２】図３は本発明の一実施例によるシミュレー
ション時のモデル構成の具体例を示す図であり、図４は
図３のモデル構成における出力信号の観測波形の一例を
示す図である。これらの図において、シミュレーション
モデル２０ａはＦ／Ｆ２１及び組み合わせ回路２２から
構成され、シミュレーションモデル２０ｂはＦ／Ｆ２３
から構成されている。また、シミュレーションモデル３
０はＦ／Ｆ３１，３４及び組み合わせ回路３２，３３か
ら構成されている。

【００３３】これらシミュレーションモデル２０ａ，２
０ｂ及びシミュレーションモデル３０を上記のシミュレ
ーションエンジン１２，１３でクロック周波数及びサン
プリング時間を指定してシミュレーションすることで、
図４に示す観測波形のように、各モジュールの周波数に
合わせたサンプリングポイントを指定することができ
る。

【００３４】尚、図示していないが、シミュレーション
モデル２０ａとシミュレーションモデル３０との間に
は、シミュレーションモデル２０ａに入力された信号１
０３がクロック信号１０１に同期してシミュレーション
モデル２０ａから出力された信号１０４をクロック信号
１０２に同期してシミュレーションモデル３０に出力す
る信号制御部１４が配設されている。

【００３５】また、シミュレーションモデル３０とシミ
ュレーションモデル２０ｂとの間には、クロック信号１
０２に同期してシミュレーションモデル３０から出力さ
れた信号１０５をクロック信号１０１に同期してシミュ
レーションモデル２０ｂに出力する信号制御部１４が配
設されている。

【００３６】よって、シミュレーションモデル２０ｂか
らはクロック信号１０１に同期した信号１０６が出力さ
れ、シミュレーションモデル３０からはクロック信号１
０２に同期した信号１０７が出力される。

【００３７】このように、多相クロックを使用した論理
回路をシミュレーションする場合、論理回路モデル１を
コンパイル手段２でコンパイルして作成されたシミュレ
ーションモデル３を分割手段４でクロック周波数毎にモ
ジュール分割し、夫々のモジュール５，６に対するシミ
ュレーションをシミュレーション手段７で並行して実行
することによって、テストパターン８の作成時にデータ
信号との間の遅延を考慮することなく、テストパターン
修正及びシミュレーションの回数を削減することができ
る。

【００３８】

【発明の効果】以上説明したように本発明によれば、多
相クロックを入力とする論理回路の論理検証を行う多相
クロック入力論理回路検証用シミュレータにおいて、論
理回路を多相クロック各々に対応する複数のモジュール
に分割し、これら複数のモジュール毎に各々対応するク
ロックを用いて互いに並行してシミュレーションを行う
ことによって、テストパターン作成時にデータ信号との
間の遅延を考慮することなく、テストパターン修正及び
シミュレーションの回数を削減することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明の一実施例によるシミュレーション時の
モデル構成を示す図である。

【図３】本発明の一実施例によるシミュレーション時の
モデル構成の具体例を示す図である。

【図４】図３のモデル構成における出力信号の観測波形
の一例を示す図である。

【図５】従来例を示す構成図である。

【図６】従来例によるシミュレーション時のモデル構成
を示す図である。

【符号の説明】

１ 論理回路モデル ２ コンパイル手段 ３ シミュレーションモデル ４ 分割手段 ５，６ モジュール ７ シミュレーション手段 ８ テストパターン ９ 解析手段 １１ シミュレータ １２，１３ シミュレーションエンジン １４ 信号制御部 １５，１６ シミュレーションモデル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多相クロックを入力とする論理回路の論
   理検証を行う多相クロック入力論理回路検証用シミュレ
   ータであって、前記論理回路を前記多相クロック各々に
   対応する複数のモジュールに分割する分割手段と、前記
   複数のモジュール毎に各々対応するクロックを用いて互
   いに並行してシミュレーションを行う手段とを有するこ
   とを特徴とする多相クロック入力論理回路検証用シミュ
   レータ。
2. 【請求項２】 前記複数のモジュール間における信号の
   入出力時に出力元のモジュールからの信号のタイミング
   を出力先のモジュールに対応するクロックで調整制御す
   る手段を含むことを特徴とする請求項１記載の多相クロ
   ック入力論理回路検証用シミュレータ。
3. 【請求項３】 前記分割手段は、前記論理回路を前記多
   相クロック各々を入力するフリップフロップを含む部分
   論理回路を同一クロック毎に個別のモジュールに分割す
   るよう構成したことを特徴とする請求項１または請求項
   ２記載の多相クロック入力論理回路検証用シミュレー
   タ。