JPH10320278A - メモリコントローラ及びコンピュータシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ＤＭＡによって更新されたデータアクセス時間
を短縮し、システム全体の処理性能を向上する。 【解決手段】主としてアドレス制御部２とデータ制御部
３と共有キャッシュメモリ４とＤＭＡアドレスメモリ５
とデータフェッチ制御部６により構成し、これによりキ
ャッシュミスの代表的要因である容量性ミスを削減し、
ＤＭＡにより更新された主記憶へのデータロード要求の
性能を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムメモリコントローラに関する。

【０００２】

【従来の技術】一般的なコンピュータシステムでは、高
速メモリを持ったプロセッサ内部の専用キャッシュメモ
リ(上位レベルメモリ)から安価なＤＲＡＭ等を実装した
大容量・低速の主記憶(下位レベルメモリ)により記憶階
層が作られている。この中で、主記憶へのアクセスは、
コンピュータシステムの処理性能を劣化させる主要因に
なっている。特に、メモリバスは比較的配線長が長くな
り、回路実装上動作周波数を上げることが困難であり、
プロセッサ動作周波数とメモリバス動作周波数の格差が
広がっている。そのため、プロセッサ動作周波数が向上
してもバス速度ネックで全体性能が伸びなくなってきて
いる。そこで、キャッシュ容量を増加させ、主記憶への
アクセス頻度を削減することによって処理性能の向上を
図っている。プロセッサ内のキャッシュ容量もＬＳＩ製
造技術の進歩により増加しているが、要求されるキャッ
シュ容量を満たしていない。そのため、プロセッサ外に
階層化したキャッシュを設けて容量を確保している。マ
ルチプロセッサシステムの場合は、全プロセッサ共有で
使用するキャッシュを設けることがある。この共有キャ
ッシュは、全プロセッサが平等に使用することが前提
で、主記憶へのアクセス頻度を削減するためだけの目的
である。

【０００３】この共有キャッシュメモリを利用して、処
理性能を向上する方式については、特開平０１−２５１
２５０号公報に記載のように、マルチプロセッサシステ
ムを前提に各プロセッサのキャッシュメモリを共有使用
することで、容量性ミスの削減とともにバス転送時間を
削減することを目的としたシステムがある。

【０００４】

【発明が解決しようとする課題】上述した従来技術は、
複数プロセッサでの協調動作によるアクセス記憶領域の
局所性を前提にしており、周辺機器から直接、主記憶へ
アクセス(ダイレクト・メモリ・アクセス:以下、ＤＭＡと
称す)することは配慮していない。本発明の目的は、大
量のデータを扱うＤＭＡにより主記憶へ書き込まれたデ
ータをプロセッサがアクセスする際に、共有キャッシュ
を効率よく利用することで、主記憶へのアクセスを削減
し、ＤＭＡ後のプロセッサによるデータロード要求のス
ループットを上げることで総合的な処理能力の向上を図
ることにある。

【０００５】

【課題を解決しようとする手段】上記目的は、プロセッ
サの専用キャッシュメモリとは別にプロセッサと主記憶
のデータ転送を制御するメモリコントローラに共有キャ
ッシュメモリを設け、さらに共有キャッシュメモリの制
御手段と、周辺機器からのＤＭＡ時にこの共有キャッシ
ュメモリを優先して使用する手段を設けることで、ＤＭ
Ａにより主記憶へ書き込まれる大量のデータを共有キャ
ッシュに優先的に格納できる。この結果、ＤＭＡによっ
て周辺機器から入力されたデータ用のキャッシュ領域が
増加するため、ＤＭＡ要求を出したプロセッサがＤＭＡ
領域内のデータをロードする際の主記憶へのアクセスが
減り、総合的に処理能力を向上する。

【０００６】また、共有キャッシュメモリと共有キャッ
シュメモリの制御手段と周辺機器からのＤＭＡ時にこの
共有キャッシュメモリを優先して使用する手段とＤＭＡ
要求アドレスを記憶する手段とこのアドレスとプロセッ
サがＤＭＡ要求アドレス内のデータをロードする際のア
ドレスをもとに共有キャッシュへの主記憶からのプリフ
ェッチ手段を設けることで、ＤＭＡにより主記憶へ書き
込まれる大量のデータを共有キャッシュに優先的に格納
でき、共有キャッシュの更新もプロセッサからのアクセ
ス処理対応と並行してできる。この結果、ＤＭＡによっ
て周辺機器から入力されたデータ用のキャッシュ領域が
増加し、また、共有キャッシュのミス率も減少するた
め、ＤＭＡ要求を出したプロセッサがデータをロードす
る際に、主記憶へのアクセスが減り、総合的に処理能力
を向上する。

【０００７】

【発明の実施の形態】以下、本発明の一実施例を図１か
ら図１４により具体的に説明する。

【０００８】先ず、本発明によるメモリコントローラの
一構成例をプロセッサと主記憶を含め図１を用いて説明
する。図示のように、本発明を実現するためのメモリコ
ントローラ１は、プロセッサ９やハードディスク装置や
ネットワーク等の周辺機器１０等からのメモリアクセス
時のアドレスと主記憶とのアドレスの対応をとるための
アドレス制御部２とデータ転送を制御するデータ制御部
３を備え、プロセッサに近いキャッシュの下位に属す共
有キャッシュ４とＤＭＡ要求されたアドレスを格納する
ＤＭＡアドレスメモリ５とＤＭＡアドレスメモリの内容
をもとに主記憶から共有キャッシュメモリ４にプリフェ
ッチするデータフェッチ制御部６とＤＭＡの際に仮想ア
ドレスと物理アドレスの対応づけを行うＤＭＡアドレス
変換制御部１７を備えたものとして構成される。また、
各構成要素間の信号については、データのプリフェッチ
要求を出す信号７と共有キャッシュへ送るアドレス信号
１３とアドレスをＤＭＡアドレスメモリへ送る信号１４
とアドレス，データを送る信号１５，１６を備える。制
御部の動作内容と詳細な構成については後述する。

【０００９】次に、本発明が対象とするシステムの概略
構成例を図２により説明する。現状一般的なコンピュー
タシステムは、複数のプロセッサや入出力ユニットを経
由したディスプレイ２６、ネットワーク２７、ハードデ
ィスク２８、ＣＤ−ＲＯＭ２９等の周辺機器がバスやス
イッチマトリクス等の伝送系によりメモリコントロール
ユニット２３を経て主記憶２４に相互接続されている。
プロセッサ２１や周辺機器と主記憶２４との間は特定の
サイズ毎に記憶領域の位置を示すアドレスやデータを転
送する。その転送単位と処理性能やコスト等からそれぞ
れの伝送系は、複数の信号線により接続される。説明の
都合上、伝送系をバスのような図で表現したが、本発明
で伝送系の実現方法は、スイッチマトリクス等その実現
方法は問わない。また、プロセッサとメモリコントロー
ラの伝送系と入出力ユニットの伝送系が共通で図示され
ているが、入出力ユニット２６をメモリコントローラと
直接接続する等、その接続形態も問わない。

【００１０】次に、一般的な記憶階層の考え方について
図３により説明する。一般的なコンピュータシステムの
記憶階層は複数レベルで構成する。階層間の一回のデー
タ転送は隣接する2階層間でのみ行うことになる。通
常、プロセッサに近い階層を上位レベルといい、遠い階
層を下位レベルという。そして、上位レベルのメモリは
下位レベルのメモリよりも記憶容量が小さくて高速であ
る。両レベル間のデータ転送の最小単位を通常ブロック
と呼ぶ、特定のサイズで転送を行う。プロセッサ等から
メモリへ要求されたデータが、上位レベルのどこかのブ
ロックに存在することをヒットと呼び、ない場合はミス
と呼ぶ。ミスの場合、一段下の記憶階層を検索して、要
求データを求めることになり、アクセス速度の低下とデ
ータ転送時間により処理速度が低下する。

【００１１】次に、本発明の動作を詳細に説明する。先
ず、プロセッサからのデータロード要求動作に着目した
通常の共有キャッシュメモリの処理を表すブロック図を
図４に示す。データロード要求動作は、アドレス制御部
２とデータ制御部３と共有キャッシュ４を備えることに
より実現する。その動作内容を図５により説明する。主
記憶１１へのデータロード要求は、まず、プロセッサが
要求するデータのアドレスをアドレス制御部２で受け
る。このアドレスと共有キャッシュのアドレスインデッ
クスであるタグと比較して、一致（ヒット）／不一致
（ミス）を検出する（５１）。一致していれば、共有キ
ャッシュからデータをプロセッサへ返す（５２）。不一
致であれば、主記憶１１からデータを返し（５３）、共
有キャッシュ４へデータを書き込む（５５）。図６にデ
ータロード要求元を、専用キャッシュを持つプロセッサ
に限定した時の共有キャッシュ内のデータの動きを説明
する。プロセッサ６１内の一次キャッシュでミスしたデ
ータロード要求のみが主記憶へのアクセスを行うことに
なり、メモリコントローラ内の共有キャッシュは、二次
キャッシュとして、プロセッサ内部キャッシュの下位レ
ベルキャッシュとなる。この図では、周辺機器からのＤ
ＭＡはなく、プロセッサからの主記憶へのアクセスだけ
を表している。従って、図のように共有キャッシュ内
は、各プロセッサが要求したデータが平等に記憶される
ことになる。

【００１２】図７にＤＭＡによる周辺機器から主記憶へ
のデータ転送時の共有キャッシュ優先使用の例を示す。
ＤＭＡによるデータ転送結果を優先的に共有キャッシュ
に格納することで、ＤＭＡによるデータ転送結果を利用
する場合、共有キャッシュにより主記憶へのアクセスが
削減され、主記憶アクセスによる性能劣化を減少するこ
とができる。

【００１３】次に、データストア要求の動作に着目した
ブロック図を図８に示す。データストア要求動作と共有
キャッシュメモリの優先利用制御は、データロード要求
と同様に、アドレス制御部２とデータ制御部３と共有キ
ャッシュ４を備えるとともに、ＤＭＡからのデータ入力
であることを示すトランザクション等の外部要求により
共有キャッシュの利用優先度を制御することにより実現
する。その動作内容を図９により説明する。主記憶１１
へのデータストア要求は、まずプロセッサまたは周辺機
器からストアするデータのアドレスをアドレス制御部２
で受け、同時にデータ制御部へストアするデータを受け
る。このアドレスと共有キャッシュのアドレスインデッ
クスであるタグと比較して、一致（ヒット）／不一致
（ミス）を検出する（９２）。不一致であれば、主記憶
１１へデータを転送する（９６）。一致していれば、デ
ータロード要求がＤＭＡ（書き込み）要求かを判定する
（９４）。判定した結果、ＤＭＡ要求の場合、共有キャ
ッシュ４へデータを書き込み（９５）、同時に主記憶へ
も転送する（９６）。不一致の場合、共有キャッシュ４
への書き込みは行わなず、主記憶への転送のみを行う。
これにより、データストア要求時の共有キャッシュの更
新は、ＤＭＡ要求を出した周辺機器に限定され、共有キ
ャッシュの優先的な使用を実現する。この例では、共有
キャッシュのコヒーレンシ制御が、ライトスルー方式に
なっているが、ライトバック等他の手法でも構成は変わ
らない。本実施例によれば、ＤＭＡによって主記憶へ書
き込まれたデータのために共有キャッシュを優先的に使
用することができ、そのデータのアクセス時間が短縮さ
れる。また、ＤＭＡで転送されるデータサイズは比較的
大きく、主記憶へ読み込んだデータは、ＤＭＡ後すぐに
プロセッサが使用することが多いため、共有キャッシュ
を優先利用することで、主記憶へのアクセスが減り、主
記憶アクセスによる性能劣化を減少し、処理速度が向上
する。

【００１４】続いて、主記憶から共有キャッシュへのデ
ータプリフェッチ機能を持たせたメモリコントローラの
一例について説明する。まず、図１０を用いてＤＭＡに
よって主記憶へデータ転送する際の転送アドレスの記録
動作について説明する。データ転送要求などのトランザ
クションをアドレス制御部２の比較器１０１で受け、そ
のトランザクションがＤＭＡによる主記憶への書き込み
要求かどうかを判定する。その結果、ＤＭＡによる書き
込み要求であれば、そのアドレスとデータサイズをＤＭ
Ａアドレスメモリ８に記録する。このＤＭＡアドレスメ
モリ８のデータを元に共有キャッシュへのデータプリフ
ェッチ機能を持たせたメモリコントローラの一構成例を
図１１に示す。このメモリコントローラは、ＤＭＡアド
レスメモリ８とアドレス判定器１１１と新規フェッチア
ドレスを算出する演算器１１２を備えている。この動作
の流れを図１２を用いて説明する。まず、プロセッサか
らデータロードアドレスをアドレス制御部で受ける（１
２１）。アドレスを読み共有キャッシュのタグと比較し
て、一致（ヒット）／不一致（ミス）を検出する(１２
３）。一致していれば、共有キャッシュ４からデータを
プロセッサへ返す。そして、プロセッサからのロード要
求のアドレスがＤＭＡアドレス領域かを判定し（１２
４）、領域内であれば、その要求アドレスを元にプリフ
ェッチアドレスを算出する（１２５）。その後、主記憶
よりデータをフェッチし（１２６）、１２２で一致した
共有キャッシュブロックに格納する（１２７）。不一致
であれば、共有キャッシュ４への書き込みは行わない。
これにより、プロセッサからのロード要求に対応すると
同時に共有キャッシュの更新ができ、処理の並列化が可
能となる。このＤＭＡの記憶領域の局所性を有効に利用
することができ、主記憶へのアクセスが並列化されるこ
とになる。本実施例によれば、共有キャッシュ４の優先
利用による主記憶へのアクセスの削減と、プロセッサか
らのロード処理と主記憶からのフェッチ処理の並列化に
より処理速度が向上する。

【００１５】次に、プロセッサバスと周辺機器用のバス
を分割したメモリコントローラの実施例について説明す
る。図１４に周辺機器用バスを設けたメモリコントロー
ラの一構成例を示す。このメモリコントローラは、ＤＭ
Ａアドレスメモリ５とデータフェッチ制御部６に加え、
周辺機器用バスインターフェイスユニット１８を設け
た。本実施例によれば、共有キャッシュ４の優先利用に
よる主記憶へのアクセスの削減と、フェッチ処理の並列
化により処理速度が向上し、周辺機器からのＤＭＡ処理
とプロセッサからのアクセス要求を並列処理することが
可能になり、さらに処理速度が向上する。

【００１６】次に共有キャッシュによるアクセス時間短
縮効果を実際の数値を用いて説明する。アクセスレイテ
ンシ＝Ｌ、あるプログラムの実行命令数＝Ｉ、共有キャ
ッシュミス率＝Ｍとしてアクセス時間を計算するとＬ×
Ｉ×Ｍとなる。例えば、プロセッサから主記憶へのアク
セスレイテンシが３０サイクルとし、メモリコントロー
ルユニット内のキャッシュまでのアクセスレイテンシを
５サイクルとする。共有キャッシュがない場合のアクセ
ス時間をＬｎとするとＬｎ＝３０×Ｉとなる。共有キャ
ッシュがある場合をＬｅとすると、Ｌｅ＝（５×Ｉ-５
×Ｉ×Ｍ）＋３０×Ｉ×Ｍとなる。ミス率を２０％とし
た場合、Ｌｅ＝１０×Ｉとなり、アクセス時間は１／３
になる。

【００１７】

【発明の効果】本発明によれば、キャッシュミスの代表
的要因である容量性ミスを削減し、ＤＭＡにより更新さ
れた主記憶へのデータロード要求の性能が向上する。

【図面の簡単な説明】

【図１】本発明のブロック図。

【図２】一般的なマルチプロセッサ・コンピュータシス
テムのブロック図。

【図３】一般的なコンピュータシステムの記憶階層を示
す説明図。

【図４】本発明のデータロード要求時の動作に着目した
ブロック図。

【図５】本発明のデータロード動作時の処理のフローチ
ャート。

【図６】協調動作時の共有キャッシュの使用状態を示し
た説明図。

【図７】共有キャッシュをＤＭＡデータに優先的に使用
させたときの使用状態を示した説明図。

【図８】本発明の周辺機器からのＤＭＡによるデータ書
き込み動作に着目したブロック図。

【図９】本発明の周辺機器からのＤＭＡによるデータ書
き込み動作時の処理のフロチャート。

【図１０】本発明のＤＭＡアドレスを記録する動作に着
目した説明図。

【図１１】本発明の共有キャッシュへのデータプリフェ
ッチ動作に着目した説明図。

【図１２】本発明の共有キャッシュへのデータプリフェ
ッチ動作時の処理のフローチャート。

【図１３】本発明の周辺機器用バスインターフェイスユ
ニットを設けた説明図。

【符号の説明】

１…メモリコントロールユニット、２…アドレス制御
部、３…データ制御部、４…共有キャッシュメモリ、５
…ＤＭＡアドレスメモリ、６…データフェッチ制御部、
７…プリフェッチ要求信号、９…プロセッサ、１０…周
辺機器、１１…主記憶、１２…ＲＡＭコントローラ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】プロセッサ及び周辺機器と主記憶間のアド
   レスとデータの入出力を制御する入出力制御手段と要求
   アドレスと上記主記憶のアクセスの対応づけを行うアド
   レス制御手段とデータ転送を制御するデータ制御手段と
   上記プロセッサと上記主記憶および上記周辺機器との上
   記データ制御手段から成るコンピュータシステムのメモ
   リコントローラにおいて、複数の上記プロセッサ及び上
   記周辺機器で使用する共有キャッシュメモリと上記共有
   キャッシュメモリの制御手段と、上記周辺機器から上記
   主記憶へのアクセス時に、上記共有キャッシュメモリを
   優先使用する手段を設けたことを特徴とするメモリコン
   トローラ。
2. 【請求項２】プロセッサ及び周辺機器と主記憶間のアド
   レスとデータの入出力を制御する入出力制御手段と要求
   アドレスと上記主記憶のアクセスの対応づけを行うアド
   レス制御手段とデータ転送を制御するデータ制御手段と
   上記プロセッサと上記主記憶および上記周辺機器との上
   記データ制御手段と上記プロセッサと上記主記憶および
   上記周辺機器との上記データ制御手段から成るコンピュ
   ータシステムのメモリコントローラにおいて、複数の上
   記プロセッサ及び上記周辺機器で使用する共有キャッシ
   ュメモリと上記共有キャッシュメモリの制御手段と、上
   記周辺機器から上記主記憶へのアクセス時に、上記共有
   キャッシュメモリを優先使用する手段と上記周辺機器か
   らストアした上記主記憶のアドレスを記憶する手段と、
   上記プロセッサからの要求に対し、そのアドレスをもと
   に上記主記憶から上記共有キャッシュにあらかじめデー
   タを取り込む手段を設けたことを特徴とするメモリコン
   トローラ。
3. 【請求項３】請求項１または２において、複数の上記プ
   ロセッサとキャッシュ利用機器より成り上記メモリコン
   トローラを設けたコンピュータシステム。