JPH1032162A - Antireflection film for resist use and method of forming resist pattern using this - Google Patents

Antireflection film for resist use and method of forming resist pattern using this

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JPH1032162A
JPH1032162A JP18758896A JP18758896A JPH1032162A JP H1032162 A JPH1032162 A JP H1032162A JP 18758896 A JP18758896 A JP 18758896A JP 18758896 A JP18758896 A JP 18758896A JP H1032162 A JPH1032162 A JP H1032162A
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JP
Japan
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film
resist
amorphous carbon
hydrogen concentration
forming
Prior art date
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Pending
Application number
JP18758896A
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Japanese (ja)
Inventor
Hitoshi Hirano
均 平野
Yoichi Domoto
洋一 堂本
Keiichi Kuramoto
慶一 蔵本
Makoto Akizuki
誠 秋月
Keiichi Ueda
慶一 植田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce irregularities in the line width of an antireflection film for resist use and the like in a microscopic processing using a photolithography technique and to enhance the processing accuracy of the film by a method, wherein the antireflection film is constituted of an amorphous carbon film having a specified hydrogen concentration. SOLUTION: A polycrystalline silicon film 14a and a tungsten silicide film 14b are formed on a silicon oxide film 12 and a gate oxide film 13. Then, a silicon oxide film 15 is formed on the film 14b and an amorphous carbon film 16, which is used as an antireflection film, is formed on the film 15 by an ECR plasma CVD method. Then, an N-type resist film 17 is formed on the film 16. When this film 16 is formed by the ECR plasma CVD method, a substrate bias voltage is changed, whereby a hydrogen concentration in the film 16 is controlled. That is, by setting the substrate bias voltage in about -50V or lower, the film 16 having 25% or lower in hydrogen concentration is formed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、フォトリソグラフ
ィでレジスト膜を選択的に露光しパターニングする際、
レジスト膜の下地層として用いるレジスト用反射防止膜
及びこれを用いたレジストパターン形成方法に関するも
のである。
The present invention relates to a method for selectively exposing and patterning a resist film by photolithography.
The present invention relates to a resist antireflection film used as a base layer of a resist film and a method of forming a resist pattern using the same.

【0002】[0002]

【従来の技術】LSI(大規模集積回路)において集積
度を向上させるためには、半導体素子の構成要素及び配
線等を微細化する必要がある。このような微細化を行う
ためには、フォトリソグラフィにおける加工線幅及び加
工精度を向上させ、分解能を高める必要がある。このよ
うな分解能の向上のためには、レジスト膜を露光する光
を短波長化する必要があり、例えば紫外線光のg線から
i線(365nm)へと照射光の短波長化が検討されて
いる。さらには、KrFエキシマレーザー光(248n
m)、ArFエキシマレーザー光(193nm)を照射
光として用いることが検討されている。
2. Description of the Related Art In order to improve the degree of integration in an LSI (Large Scale Integrated Circuit), it is necessary to miniaturize components and wiring of a semiconductor element. In order to achieve such miniaturization, it is necessary to improve the processing line width and processing accuracy in photolithography and to increase the resolution. In order to improve such resolution, it is necessary to shorten the wavelength of light for exposing the resist film. For example, it has been studied to shorten the wavelength of irradiation light from g-line to i-line (365 nm) of ultraviolet light. I have. Further, KrF excimer laser light (248n
m), the use of ArF excimer laser light (193 nm) as irradiation light is being studied.

【0003】ところで、このようなフォトリソグラフィ
法によりパターニングするものとして薄膜トランジスタ
のゲート電極があるが、このゲート電極は、シリコン半
導体、タングステンシリサイド等の高融点金属シリサイ
ド、タングステン等の高融点金属などから形成される場
合が多い。これらの材料は、紫外線領域で高い反射率を
有するため、紫外光を用いて露光すると、ゲート電極と
なる薄膜の表面で紫外光が反射し、この反射光によって
もレジスト膜が感光する。このため、加工線幅に大きな
ばらつきを生じ、加工精度が低下するという問題があっ
た。
A gate electrode of a thin film transistor is patterned by such a photolithography method. The gate electrode is formed of a silicon semiconductor, a refractory metal silicide such as tungsten silicide, a refractory metal such as tungsten, or the like. Often done. Since these materials have high reflectance in the ultraviolet region, when exposure is performed using ultraviolet light, ultraviolet light is reflected on the surface of the thin film serving as a gate electrode, and the resist film is also exposed to the reflected light. For this reason, there has been a problem that a large variation occurs in the processing line width and the processing accuracy is reduced.

【0004】図9は、このような反射光によるレジスト
膜の感光を説明するための断面図である。基板1の上に
は、素子分離用のシリコン酸化膜2が形成されており、
シリコン酸化膜2の間には、ゲート酸化膜3が形成され
ている。シリコン酸化膜2及びゲート酸化膜3の上に、
多結晶シリコン膜とタングステンシリサイド膜の積層構
造からなるゲート電極層4が形成されている。このゲー
ト電極層4の上にレジスト膜5が設けられている。
FIG. 9 is a cross-sectional view for explaining the exposure of a resist film by such reflected light. A silicon oxide film 2 for element isolation is formed on a substrate 1.
A gate oxide film 3 is formed between the silicon oxide films 2. On the silicon oxide film 2 and the gate oxide film 3,
A gate electrode layer 4 having a laminated structure of a polycrystalline silicon film and a tungsten silicide film is formed. On this gate electrode layer 4, a resist film 5 is provided.

【0005】レジスト膜5の上方にはパターニングマス
ク6が設けられており、パターニングマスク6の孔6a
を通り、例えばi線などの紫外光が照射され、レジスト
膜5が選択的に露光される。このとき、上述のようにゲ
ート電極層4は紫外光等を高い反射率で反射するので、
ゲート電極層4の表面で紫外光が反射し、紫外光が照射
されるべきでない領域5aにも紫外光が照射され、この
結果ゲート線幅が細くなったり、線幅にばらつきが生じ
る。
[0005] A patterning mask 6 is provided above the resist film 5, and a hole 6 a of the patterning mask 6 is provided.
Then, ultraviolet light such as i-ray is irradiated, and the resist film 5 is selectively exposed. At this time, as described above, the gate electrode layer 4 reflects ultraviolet light and the like with a high reflectance,
Ultraviolet light is reflected on the surface of the gate electrode layer 4, and the region 5a to which the ultraviolet light should not be irradiated is also irradiated with the ultraviolet light. As a result, the gate line width becomes narrow or the line width varies.

【0006】このような問題を解決する方法として、ゲ
ート電極層の上に反射防止膜を設け、露光の際の反射を
防止する方法が提案されている。このような反射防止膜
として、特開平6−342744号公報及び特開平6−
69123号公報などでは、非晶質カーボン膜を用いる
ことが提案されている。
As a method for solving such a problem, a method has been proposed in which an antireflection film is provided on the gate electrode layer to prevent reflection during exposure. JP-A-6-342744 and JP-A-6-342744 disclose such an antireflection film.
No. 69123 proposes to use an amorphous carbon film.

【0007】[0007]

【発明が解決しようとする課題】上記公報においては、
非晶質カーボン膜をスパッタリング法により形成してい
るが、これらの方法で形成された非晶質カーボン膜は、
反射防止効果を有するものの、未だ不十分であった。レ
ジスト用反射防止膜として非晶質カーボン膜を用いるこ
とは検討されているが、どのような非晶質カーボン膜が
レジスト用反射膜として適したものであるかについて詳
細には知られていなかった。
In the above publication,
Although the amorphous carbon film is formed by a sputtering method, the amorphous carbon film formed by these methods is:
Although having an antireflection effect, it was still insufficient. The use of an amorphous carbon film as a resist anti-reflection film has been studied, but it was not known in detail what kind of amorphous carbon film is suitable as a resist reflection film. .

【0008】本発明の目的は、フォトリソグラフィ技術
による線幅0.35μm以下の微細加工において線幅の
ばらつき等を著しく低減し、加工精度を高めることがで
きる非晶質カーボン膜からなるレジスト用反射防止膜及
びこれを用いたレジストパターン形成方法を提供するこ
とにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a resist reflection film made of an amorphous carbon film which can significantly reduce the line width variation and the like and improve the processing accuracy in fine processing with a line width of 0.35 μm or less by photolithography. An object of the present invention is to provide a method of forming a resist pattern and a resist pattern using the same.

【0009】[0009]

【課題を解決するための手段】本発明のレジスト用反射
防止膜は、水素濃度が25%以下の非晶質カーボンから
構成されることを特徴としている。本発明において、水
素濃度は好ましくは23%以下であり、さらに好ましく
は21%以下である。水素濃度をこのような範囲内とす
ることにより、レジストパターン形成における線幅のば
らつき等を著しく低減し加工精度を高めることができ
る。
The resist anti-reflection film of the present invention is characterized in that it is made of amorphous carbon having a hydrogen concentration of 25% or less. In the present invention, the hydrogen concentration is preferably 23% or less, more preferably 21% or less. By setting the hydrogen concentration in such a range, it is possible to remarkably reduce variations in line width and the like in forming a resist pattern and increase processing accuracy.

【0010】本発明において、水素濃度の%は、原子%
を示しており、例えば2次イオン質量分析(SIMS)
により測定することができる。本発明において、i線を
用いて露光する場合には、非晶質カーボン膜の膜厚は5
0〜75nmの範囲内であることが好ましい。このよう
な膜厚の範囲内とすることにより、より加工精度の高い
レジストパターンを形成することができる。
In the present invention,% of the hydrogen concentration is represented by atomic%.
, For example, secondary ion mass spectrometry (SIMS)
Can be measured. In the present invention, when exposure is performed using i-line, the thickness of the amorphous carbon film is 5
It is preferable that it is in the range of 0 to 75 nm. By setting the thickness within such a range, a resist pattern with higher processing accuracy can be formed.

【0011】本発明のレジストパターン形成方法は、基
板上方に設けられた薄膜をパターニングするため該薄膜
の上方に設けたレジスト膜の一部の領域を露光してレジ
ストパターンを形成する方法であり、薄膜の上に上記本
発明のレジスト用反射膜を形成する工程と、レジスト用
反射膜の上にレジスト膜を形成する工程と、レジスト膜
の一部の領域を露光する工程とを備えている。
The method of forming a resist pattern according to the present invention is a method of forming a resist pattern by exposing a partial region of a resist film provided above a thin film in order to pattern the thin film provided above the substrate. The method includes the steps of forming the resist reflective film of the present invention on a thin film, forming a resist film on the resist reflective film, and exposing a partial region of the resist film.

【0012】上記レジスト用反射防止膜となる非晶質カ
ーボン膜は、例えばプラズマCVD法により形成するこ
とができ、基板に負の自己バイアス電圧が生じるように
基板または基板ホルダーに高周波電圧を印加しながら形
成することにより上記水素濃度範囲の非晶質カーボン膜
を形成することができる。プラズマCVD法としては、
特にECRプラズマCVD法が好ましい。自己バイアス
電圧としては、約−50V以下であることが好ましく、
さらに好ましくは約−80V以下である。一般に、基板
に発生する自己バイアスが低いほど、水素濃度の低い非
晶質カーボン膜を形成することができる。
The amorphous carbon film serving as the resist anti-reflection film can be formed by, for example, a plasma CVD method. A high frequency voltage is applied to the substrate or the substrate holder so that a negative self-bias voltage is generated on the substrate. By forming the film while forming the film, an amorphous carbon film having the above hydrogen concentration range can be formed. As the plasma CVD method,
In particular, the ECR plasma CVD method is preferable. The self-bias voltage is preferably about -50 V or less,
More preferably, the voltage is about -80 V or less. Generally, an amorphous carbon film having a lower hydrogen concentration can be formed as the self-bias generated on the substrate is lower.

【0013】また、本発明において、非晶質カーボン膜
の水素濃度は、膜厚方向において、所定の範囲の水素濃
度であればよく、例えば膜厚方向に水素濃度分布が変化
していてもよい。従って、膜厚方向に水素濃度の傾斜構
造が存在していてもよい。なお、このような場合、水素
濃度が低い方が反射防止の効果が高いので、水素濃度は
基板側よりもレジスト膜側で低いことが好ましい。
In the present invention, the hydrogen concentration of the amorphous carbon film may be a hydrogen concentration within a predetermined range in the film thickness direction. For example, the hydrogen concentration distribution may change in the film thickness direction. . Therefore, a gradient structure of the hydrogen concentration may exist in the film thickness direction. In such a case, it is preferable that the hydrogen concentration be lower on the resist film side than on the substrate side, because the lower the hydrogen concentration is, the higher the antireflection effect is.

【0014】本発明のレジスト用反射防止膜は、i線な
どの短波長の光の反射を防止し、例えば線幅0.35μ
m以下の微細加工における線幅のばらつき及び線幅の細
り等を著しく低減し、フォトリソグラフィ技術における
加工精度を著しく高めることができる。
The resist anti-reflection film of the present invention prevents reflection of short-wavelength light such as i-line, and has a line width of, for example, 0.35 μm.
It is possible to remarkably reduce variations in line width and thinning of line width in fine processing of m or less, and to remarkably increase processing accuracy in photolithography technology.

【0015】[0015]

【発明の実施の形態】図2〜図4は、本発明のレジスト
パターン形成方法に従う一実施例を説明するための断面
図であり、MOSFETのゲート電極をパターニングす
るパターン形成方法を示している。図2(a)に示すよ
うに、シリコン基板11の上に、素子分離用のシリコン
酸化膜12が形成されている。シリコン酸化膜12は、
選択酸化法により特定の領域にのみ形成されており、膜
厚が400nmとなるように形成されている。
2 to 4 are cross-sectional views for explaining an embodiment according to a method for forming a resist pattern according to the present invention, and show a pattern forming method for patterning a gate electrode of a MOSFET. As shown in FIG. 2A, a silicon oxide film 12 for element isolation is formed on a silicon substrate 11. The silicon oxide film 12
It is formed only in a specific region by the selective oxidation method, and is formed to have a thickness of 400 nm.

【0016】次に、トランジスタが形成される活性領域
に、ゲート酸化膜13が形成されている。ゲート酸化膜
13は800℃のドライ酸化法により、厚み7nmとな
るように形成されている。シリコン酸化膜2及びゲート
酸化膜3の上には、膜厚100nmの多結晶シリコン膜
14aと、膜厚100nmのタングステンシリサイド膜
14bが、減圧CVD法により形成されている。この多
結晶シリコン膜14aとタングステンシリサイド膜14
bの複合膜から、ゲート電極層が形成される。
Next, a gate oxide film 13 is formed in an active region where a transistor is to be formed. The gate oxide film 13 is formed to a thickness of 7 nm by a dry oxidation method at 800 ° C. On the silicon oxide film 2 and the gate oxide film 3, a 100-nm-thick polycrystalline silicon film 14a and a 100-nm-thick tungsten silicide film 14b are formed by low-pressure CVD. The polycrystalline silicon film 14a and the tungsten silicide film 14
A gate electrode layer is formed from the composite film of b.

【0017】次に、タングステンシリサイド膜14bの
上に、シリコン酸化膜15を膜厚150nmとなるよう
に減圧CVD法により形成する。このシリコン酸化膜1
5は、その下層のゲート電極層をドライエッチングによ
り加工する際、パターニングマスクとなる。
Next, a silicon oxide film 15 is formed on the tungsten silicide film 14b to a thickness of 150 nm by a low pressure CVD method. This silicon oxide film 1
Reference numeral 5 serves as a patterning mask when the underlying gate electrode layer is processed by dry etching.

【0018】次に、反射防止膜となる非晶質カーボン膜
16を、シリコン酸化膜15の上に形成する。本実施例
においては、非晶質カーボン膜16を、後述するECR
プラズマCVD法により形成している。また、ECRプ
ラズマCVD法で形成する際、基板に発生する自己バイ
アスを0Vから−150Vの範囲で変化させ、また膜厚
を0nmから100nmの範囲で変化させて形成させて
いる。
Next, an amorphous carbon film 16 serving as an antireflection film is formed on the silicon oxide film 15. In the present embodiment, the amorphous carbon film 16 is formed by an ECR to be described later.
It is formed by a plasma CVD method. In the formation by the ECR plasma CVD method, the self-bias generated on the substrate is changed in a range of 0 V to -150 V, and the film thickness is changed in a range of 0 nm to 100 nm.

【0019】次に、非晶質カーボン膜16の上に、ネガ
レジスト膜17を厚さ1000nmとなるように塗布
し、レジスト膜17を形成する。次に、図2(b)に示
すように、レジスト膜17の上方にマスク18を配置
し、i線露光装置を用いて、i線をレジスト膜17に照
射し露光する。マスク18の孔18aを通り、i線がレ
ジスト膜17に選択的に照射される。これによりレジス
ト膜17の非露光領域17aとそれ以外の露光領域が形
成される。
Next, a negative resist film 17 is applied on the amorphous carbon film 16 so as to have a thickness of 1000 nm, and a resist film 17 is formed. Next, as shown in FIG. 2B, a mask 18 is disposed above the resist film 17 and the resist film 17 is exposed by irradiating the resist film 17 with an i-line exposure device. The i-line is selectively irradiated to the resist film 17 through the holes 18a of the mask 18. As a result, a non-exposed area 17a of the resist film 17 and other exposed areas are formed.

【0020】次に、図3(c)に示すように、レジスト
膜の非露光領域17aのみを残すように、他の領域のレ
ジスト膜を除去する。次に、レジスト膜の非露光領域1
7aをマスクとして、ドライエッチング法により、非晶
質カーボン膜16、シリコン酸化膜15、ゲート電極層
である多結晶シリコン膜14aとタングステンシリサイ
ド膜14bを順次エッチング加工する。これにより、図
3(d)に示すように、レジスト膜の非露光領域17a
に対応する領域以外の部分が除去される。これによりゲ
ート酸化膜13の上にゲート電極層14c、シリコン酸
化膜15a、非晶質カーボン膜16a、レジスト膜17
aがパターニングされる。次に、酸素プラズマ雰囲気に
さらすことにより、レジスト膜17a及び非晶質カーボ
ン膜16aを除去し、図4(e)に示すように、チャネ
ル領域の上にゲート電極14cが形成された状態とな
る。
Next, as shown in FIG. 3C, the resist film in other regions is removed so as to leave only the non-exposed regions 17a of the resist film. Next, the non-exposed area 1 of the resist film
Using the mask 7a as a mask, the amorphous carbon film 16, the silicon oxide film 15, the polycrystalline silicon film 14a as the gate electrode layer, and the tungsten silicide film 14b are sequentially etched by dry etching. Thereby, as shown in FIG. 3D, the non-exposed area 17a of the resist film is formed.
Are removed from the area other than the area corresponding to. Thus, a gate electrode layer 14c, a silicon oxide film 15a, an amorphous carbon film 16a, and a resist film 17 are formed on the gate oxide film 13.
a is patterned. Next, by exposing to an oxygen plasma atmosphere, the resist film 17a and the amorphous carbon film 16a are removed, and as shown in FIG. 4E, a state is formed in which the gate electrode 14c is formed on the channel region. .

【0021】図5は、上記実施例において非晶質カーボ
ン膜を形成するために用いるECRプラズマCVD装置
の一例を示す概略断面図である。以下、このECRプラ
ズマ装置について説明する。
FIG. 5 is a schematic sectional view showing an example of an ECR plasma CVD apparatus used for forming an amorphous carbon film in the above embodiment. Hereinafter, this ECR plasma apparatus will be described.

【0022】図5を参照して、真空チャンバ108の内
部には、プラズマ発生室104と、基板113が設置さ
れる反応室が設けられている。プラズマ発生室104に
は、導波管102の一端が取り付けられており、導波管
102の他端には、マイクロ波供給手段101が設けら
れている。マイクロ波供給手段101で発生したマイク
ロ波は、導波管102及びマイクロ波導入窓103を通
って、プラズマ発生室104に導かれる。プラズマ発生
室104には、プラズマ発生室104内にアルゴン(A
r)ガス等の放電ガスを導入させるための放電ガス導入
管105が設けられている。また、プラズマ発生室10
4の周囲には、プラズマを反応室に導くためのプラズマ
磁界発生装置106が設けられている。
Referring to FIG. 5, inside a vacuum chamber 108, a plasma generation chamber 104 and a reaction chamber in which a substrate 113 is installed are provided. One end of a waveguide 102 is attached to the plasma generation chamber 104, and a microwave supply unit 101 is provided at the other end of the waveguide 102. Microwaves generated by the microwave supply means 101 are guided to the plasma generation chamber 104 through the waveguide 102 and the microwave introduction window 103. In the plasma generation chamber 104, argon (A
r) A discharge gas introduction pipe 105 for introducing a discharge gas such as a gas is provided. In addition, the plasma generation chamber 10
4, a plasma magnetic field generator 106 for guiding plasma to the reaction chamber is provided.

【0023】真空チャンバ108内の反応室には、ドラ
ム状の基板ホルダー112が、図5の紙面に垂直な回転
軸のまわりを回転自在となるように設置されており、該
基板ホルダー112には、図示省略するモーターが連結
されている。基板ホルダー112の外周面には、複数
(本実施例では24個)の基板113が等しい間隔で装
着されている。基板ホルダー112には、高周波電源1
10が接続されている。
In the reaction chamber in the vacuum chamber 108, a drum-shaped substrate holder 112 is installed so as to be rotatable around a rotation axis perpendicular to the paper surface of FIG. , A motor not shown is connected. On the outer peripheral surface of the substrate holder 112, a plurality of (in this embodiment, 24) substrates 113 are mounted at equal intervals. The substrate holder 112 has a high-frequency power source 1
10 are connected.

【0024】基板ホルダー112の周囲には、金属製の
筒状のシールドカバー114が基板ホルダー112から
約5mmの距離隔てて設けられている。このシールドカ
バー114は、接地電極に接続されている。このシール
ドカバー114は、被膜を形成するときに、基板ホルダ
ー112に印加される高周波(RF)電圧によって被膜
形成箇所以外の基板ホルダー112と真空チャンバ10
8との間の放電が発生するのを防止するために設けられ
ている。
A metallic cylindrical shield cover 114 is provided around the substrate holder 112 at a distance of about 5 mm from the substrate holder 112. This shield cover 114 is connected to a ground electrode. When a film is formed, the shield cover 114 is connected to the substrate holder 112 and the vacuum chamber 10 other than where the film is formed by a high frequency (RF) voltage applied to the substrate holder 112.
8 is provided to prevent the occurrence of a discharge between them.

【0025】シールドカバー114には、開口部115
が形成されている。この開口部115を通って、プラズ
マ発生室104から引き出されたプラズマが、基板ホル
ダー112に装着された基板113に放射されるように
なっている。真空チャンバ108内には、反応ガス導入
管116が設けられている。この反応ガス導入管116
の先端は、開口部115の上方に位置する。
The shield cover 114 has an opening 115
Are formed. The plasma drawn from the plasma generation chamber 104 passes through the opening 115 and is emitted to the substrate 113 mounted on the substrate holder 112. In the vacuum chamber 108, a reaction gas introduction pipe 116 is provided. This reaction gas introduction pipe 116
Is located above the opening 115.

【0026】図6は、この反応ガス導入管116の先端
部分近傍を示す平面図である。図6を参照して、反応ガ
ス導入管116は、外部から真空チャンバ内にCH4
スを導入するガス導入部116aと、このガス導入部1
16aに対し垂直方向に接続されたガス放出部116b
とから構成されている。ガス放出部116bは、基板ホ
ルダー112の回転方向Aに対して垂直方向に配置さ
れ、かつ開口部115の上方の回転方向の上流側に位置
するように設けられている。ガス放出部116bには、
下方に向けて約45度の方向に複数の孔117が形成さ
れている。本実施例では、8個の孔117が形成されて
いる。孔117の間隔は、中央から両側に向かうに従い
徐々に狭くなるように形成されている。このような間隔
で孔117を形成することにより、ガス導入部116a
から導入されたCH4 ガスがそれぞれ孔117からほぼ
均等に放出される。
FIG. 6 is a plan view showing the vicinity of the tip of the reaction gas introduction pipe 116. Referring to FIG. 6, a reaction gas introduction pipe 116 has a gas introduction part 116a for introducing CH 4 gas from the outside into the vacuum chamber, and a gas introduction part 1
Outgassing portion 116b connected vertically to 16a
It is composed of The gas discharge portion 116b is disposed perpendicular to the rotation direction A of the substrate holder 112, and is provided so as to be located upstream of the opening 115 in the rotation direction. In the gas discharge part 116b,
A plurality of holes 117 are formed in a direction of about 45 degrees downward. In this embodiment, eight holes 117 are formed. The interval between the holes 117 is formed so as to gradually decrease from the center toward both sides. By forming the holes 117 at such intervals, the gas introduction portions 116a
CH 4 gas introduced from the holes 117 is almost uniformly released from the holes 117, respectively.

【0027】上記のECRプラズマCVD装置を用い
て、図2に示す非晶質カーボン膜16を以下のようにし
て形成する。まず、真空チャンバ108内を10-5〜1
-7Torrに排気して、基板ホルダー112を約10
rpmの速度で回転させる。次に、放電ガス導入管10
5からArガスを5.7×10-4Torrで供給すると
ともに、マイクロ波供給手段101から2.45GH
z、100Wのマイクロ波を供給して、プラズマ発生室
104内に形成されたArプラズマを基板113の表面
に放射する。これと同時に、反応ガス管116からCH
4 ガスを1.3×10-3Torrで供給しながら、高周
波電源110から13.56MHzのRF電力を基板ホ
ルダー112に印加する。
Using the above-described ECR plasma CVD apparatus, an amorphous carbon film 16 shown in FIG. 2 is formed as follows. First, the inside of the vacuum chamber 108 is 10 −5 to 1.
After exhausting to 0 -7 Torr, the substrate holder 112 is
Rotate at a speed of rpm. Next, the discharge gas introduction pipe 10
5 to supply Ar gas at 5.7 × 10 −4 Torr, and from the microwave supply means 101 to 2.45 GH.
A microwave of z, 100 W is supplied to radiate the Ar plasma formed in the plasma generation chamber 104 to the surface of the substrate 113. At the same time, CH
While supplying 4 gases at 1.3 × 10 −3 Torr, RF power of 13.56 MHz is applied to the substrate holder 112 from the high frequency power supply 110.

【0028】基板ホルダー112に印加させるRF電力
を、基板に発生する自己バイアス電圧(基板バイアス電
圧)が−50V、−100V、−150Vとなるように
変化させて非晶質カーボン膜を形成する。また、比較と
して、基板ホルダー112にRF電力を印加せずに、す
なわち基板バイアス電圧が0Vとなるようにして非晶質
カーボン膜を形成する。非晶質カーボン膜の膜厚は60
nmとなるように形成する。
The RF power applied to the substrate holder 112 is changed so that the self-bias voltage (substrate bias voltage) generated on the substrate becomes -50 V, -100 V, and -150 V to form an amorphous carbon film. For comparison, an amorphous carbon film is formed without applying RF power to the substrate holder 112, that is, so that the substrate bias voltage becomes 0V. The thickness of the amorphous carbon film is 60
nm.

【0029】図7は、以上のようにして、基板バイアス
電圧を0V、−50V、−100V、−150Vとして
形成した場合の非晶質カーボン膜中の水素濃度を示す図
である。ここで、水素濃度はSIMSにより測定してい
る。図7に示すように、基板バイアスが0Vの場合に
は、膜中の水素濃度は30%である。基板バイアス電圧
を−50V、−100V、−150Vとすると、膜中の
水素濃度はそれぞれ23%、20%、15%となってい
る。従って、ECRプラズマCVD装置において、基板
バイアス電圧を変化させることにより、非晶質カーボン
膜中の水素濃度をコントロールすることができる。本実
施例の条件では、基板バイアス電圧を約−50V以下に
することにより、水素濃度が25%以下の非晶質カーボ
ン膜を形成できることがわかる。
FIG. 7 is a diagram showing the hydrogen concentration in the amorphous carbon film when the substrate bias voltage is formed at 0 V, -50 V, -100 V, and -150 V as described above. Here, the hydrogen concentration is measured by SIMS. As shown in FIG. 7, when the substrate bias is 0 V, the hydrogen concentration in the film is 30%. Assuming that the substrate bias voltage is −50 V, −100 V, and −150 V, the hydrogen concentrations in the film are 23%, 20%, and 15%, respectively. Therefore, in the ECR plasma CVD apparatus, the hydrogen concentration in the amorphous carbon film can be controlled by changing the substrate bias voltage. It can be seen that under the conditions of this embodiment, an amorphous carbon film having a hydrogen concentration of 25% or less can be formed by setting the substrate bias voltage to about -50 V or less.

【0030】図8は、基板バイアス電圧−50V、−1
00V、−150Vのそれぞれの条件で、非晶質カーボ
ン膜の膜厚を0〜100nmに変化させて形成させたと
きの、ゲート線幅(ゲート長)のばらつきを示す図であ
る。すなわち、図4(e)に示すゲート電極14cの幅
αのばらつきを示している。なお、ゲート線幅は0.3
5μmとしている。図8から明らかなように、基板バイ
アス電圧が低いほどゲート線幅のばらつきが小さくなっ
ている。また、非晶質カーボン膜の膜厚が60nmのと
きに最も小さなばらつきとなっている。従って、非晶質
カーボン膜の膜厚50〜75nmの範囲で相対的に小さ
なばらつきとなることがわかる。なお、反射防止膜を用
いずに、ゲート電極層の上に直接レジスト膜を設けた場
合、ゲート線幅0.35μmに対し、ゲート線幅のばら
つきは0.10μmである。従って、ゲート線幅のばら
つきは28.5%となる。
FIG. 8 shows a substrate bias voltage of -50 V, -1.
FIG. 4 is a diagram showing variations in gate line width (gate length) when the amorphous carbon film is formed by changing the thickness of the amorphous carbon film from 0 to 100 nm under the respective conditions of 00V and -150V. That is, the variation in the width α of the gate electrode 14c shown in FIG. The gate line width is 0.3
It is 5 μm. As is apparent from FIG. 8, the lower the substrate bias voltage, the smaller the variation in gate line width. The smallest variation occurs when the thickness of the amorphous carbon film is 60 nm. Therefore, it can be seen that the variation is relatively small in the range of the thickness of the amorphous carbon film of 50 to 75 nm. When a resist film is provided directly on the gate electrode layer without using the anti-reflection film, the variation of the gate line width is 0.10 μm with respect to the gate line width of 0.35 μm. Therefore, the variation of the gate line width is 28.5%.

【0031】図1は、非晶質カーボン膜中の水素濃度と
ゲート線幅のばらつきとの関係を示す図である。なお、
ここでは非晶質カーボン膜の膜厚を60nmとしてい
る。図1から明らかなように、水素濃度が低くなるにつ
れて、ゲート線幅のばらつきが低下しており、水素濃度
が25%以下になると急激にゲート線幅のばらつきが小
さくなることがわかる。従って、水素濃度を25%以下
とすることにより、反射防止効果に優れた非晶質カーボ
ン膜とすることができる。
FIG. 1 is a diagram showing the relationship between the hydrogen concentration in the amorphous carbon film and the variation in gate line width. In addition,
Here, the thickness of the amorphous carbon film is 60 nm. As is clear from FIG. 1, the variation in the gate line width decreases as the hydrogen concentration decreases, and the variation in the gate line width sharply decreases when the hydrogen concentration becomes 25% or less. Therefore, by setting the hydrogen concentration to 25% or less, an amorphous carbon film having an excellent antireflection effect can be obtained.

【0032】上記のようにして基板バイアス電圧を−5
0V、−100V、−150Vと変化させて形成した非
晶質カーボン膜(膜厚60nm)のi線(波長365n
m)に対する複素屈折率の実数部(屈折率)n、及び虚
数部(消衰係数)kを、表1に示す。
As described above, the substrate bias voltage is set to -5.
I-line (wavelength 365 n) of an amorphous carbon film (60 nm thick) formed by changing the voltage to 0 V, -100 V, and -150 V
Table 1 shows the real part (refractive index) n and the imaginary part (extinction coefficient) k of the complex refractive index with respect to m).

【0033】[0033]

【表1】 [Table 1]

【0034】表1に示す屈折率n及び消衰係数kから
も、本実施例の非晶質カーボン膜がi線に対し優れた反
射防止効果を示すことがわかる。上記実施例では、波長
が365nmのi線を用いて露光し、レジストパターン
を形成しているが、本発明のレジスト用反射防止膜は、
365nm以下の短波長領域においても光吸収効果を得
ることができるものである。従って、波長が248nm
のKrFエキシマレーザー、波長が193nmのArF
エキシマレーザーを用いてレジストパターンを形成する
場合においても、上記実施例と同様、線幅のばらつき等
を低減することができる。
From the refractive index n and the extinction coefficient k shown in Table 1, it can be seen that the amorphous carbon film of this embodiment exhibits an excellent antireflection effect on i-line. In the above embodiment, the resist pattern is formed by exposing using an i-ray having a wavelength of 365 nm.
The light absorption effect can be obtained even in a short wavelength region of 365 nm or less. Therefore, the wavelength is 248 nm.
KrF excimer laser, ArF with wavelength of 193 nm
Even when a resist pattern is formed using an excimer laser, variations in line width and the like can be reduced, as in the above-described embodiment.

【0035】また、上記実施例では、ゲート電極がタン
グステンシリサイド膜と多結晶シリコン膜の積層膜から
構成された例を示したが、本発明はこれに限定されるも
のではなく、例えば電極材料が多結晶シリコン膜の単一
層で形成された場合や、タングステン及びチタンシリサ
イドなど他の電極材料が用いられた場合にも同様の効果
を得ることができるものである。
Further, in the above embodiment, an example was shown in which the gate electrode was formed of a laminated film of a tungsten silicide film and a polycrystalline silicon film. However, the present invention is not limited to this. The same effect can be obtained when a single layer of a polycrystalline silicon film is used or when another electrode material such as tungsten and titanium silicide is used.

【0036】また、上記実施例では、ゲート電極層と反
射防止膜との間にシリコン酸化膜を形成する例を示した
が、本発明はこれに限定されるものではなく、ゲート電
極層と反射防止膜の間にシリコン酸化膜を形成しない場
合にも適用することができ、同様の効果を得ることがで
きる。
Further, in the above embodiment, an example was described in which the silicon oxide film was formed between the gate electrode layer and the antireflection film. However, the present invention is not limited to this, and the present invention is not limited to this. The present invention can be applied to a case where a silicon oxide film is not formed between the prevention films, and the same effect can be obtained.

【0037】[0037]

【発明の効果】本発明のレジスト用反射防止膜を用いる
ことにより、例えばi線、KrFエキシマレーザー、A
rFエキシマレーザーなどの短波長の光を用いた、線幅
0.35μm以下の微細加工において、線幅のばらつき
等を著しく低減し、加工精度の高いレジストパターンを
形成することができる。
By using the resist antireflection film of the present invention, for example, i-line, KrF excimer laser, A
In fine processing with a line width of 0.35 μm or less using light of a short wavelength such as an rF excimer laser, variations in line width and the like can be significantly reduced, and a resist pattern with high processing accuracy can be formed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】非晶質カーボン膜中の水素濃度とゲート線幅ば
らつきとの関係を示す図。
FIG. 1 is a diagram showing a relationship between a hydrogen concentration in an amorphous carbon film and variations in gate line width.

【図2】本発明に従う実施例のレジスト用反射膜を用い
てレジストパターンを形成しゲート電極をパターニング
する工程を示す断面図。
FIG. 2 is a cross-sectional view showing a step of forming a resist pattern and patterning a gate electrode by using the resist reflection film of the embodiment according to the present invention.

【図3】本発明に従う実施例のレジスト用反射膜を用い
てレジストパターンを形成しゲート電極をパターニング
する工程を示す断面図。
FIG. 3 is a cross-sectional view showing a step of forming a resist pattern and patterning a gate electrode using the reflective film for resist of the embodiment according to the present invention.

【図4】本発明に従う実施例のレジスト用反射膜を用い
てレジストパターンを形成しゲート電極をパターニング
する工程を示す断面図。
FIG. 4 is a cross-sectional view showing a step of forming a resist pattern and patterning a gate electrode by using the resist reflection film of the embodiment according to the present invention.

【図5】ECRプラズマCVD装置を示す概略構成図。FIG. 5 is a schematic configuration diagram showing an ECR plasma CVD apparatus.

【図6】図5に示すECRプラズマCVD装置の開口部
近傍を示す平面図。
6 is a plan view showing the vicinity of an opening of the ECR plasma CVD apparatus shown in FIG.

【図7】基板に発生する自己バイアス電圧(基板バイア
ス電圧)と非晶質カーボン膜中の水素濃度との関係を示
す図。
FIG. 7 is a diagram showing a relationship between a self-bias voltage (substrate bias voltage) generated on a substrate and a hydrogen concentration in an amorphous carbon film.

【図8】非晶質カーボン膜の膜厚及び基板バイアス電圧
とゲート線幅のばらつきとの関係を示す図。
FIG. 8 is a diagram showing the relationship between the thickness of the amorphous carbon film, the substrate bias voltage, and the variation in the gate line width.

【図9】レジストパターン形成の際の反射光によるパタ
ーン形状の異常を説明するための断面図。
FIG. 9 is a cross-sectional view for explaining an abnormal pattern shape due to reflected light when forming a resist pattern.

【符号の説明】[Explanation of symbols]

11…基板 12…シリコン酸化膜 13…ゲート酸化膜 14a…多結晶シリコン膜 14b…タングステンシリサイド膜 14c…ゲート電極 15…シリコン酸化膜 16…非晶質カーボン膜(反射防止膜) 17…レジスト膜 18…マスク DESCRIPTION OF SYMBOLS 11 ... Substrate 12 ... Silicon oxide film 13 ... Gate oxide film 14a ... Polycrystalline silicon film 14b ... Tungsten silicide film 14c ... Gate electrode 15 ... Silicon oxide film 16 ... Amorphous carbon film (anti-reflection film) 17 ... Resist film 18 …mask

───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋月 誠 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 植田 慶一 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Makoto Akizuki 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Keiichi Ueda 2-5-1 Keihanhondori, Moriguchi-shi, Osaka No. 5 Sanyo Electric Co., Ltd.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 水素濃度が25%以下の非晶質カーボン
膜から構成されたことを特徴とするレジスト用反射防止
膜。
1. An anti-reflection film for a resist, comprising an amorphous carbon film having a hydrogen concentration of 25% or less.
【請求項2】 前記非晶質カーボン膜の膜厚が50〜7
5nmの範囲内である請求項1に記載のレジスト用反射
防止膜。
2. The film thickness of the amorphous carbon film is 50-7.
2. The anti-reflection film for a resist according to claim 1, wherein the thickness is within a range of 5 nm.
【請求項3】 前記レジスト用反射防止膜がi線を用い
てレジストをパターニングするときに用いられる反射防
止膜である請求項1または2に記載のレジスト用反射防
止膜。
3. The anti-reflection film for resist according to claim 1, wherein the anti-reflection film for resist is an anti-reflection film used when patterning a resist using i-line.
【請求項4】 基板上方に設けられた薄膜をパターニン
グするため該薄膜の上方に設けたレジスト膜の一部の領
域を露光してレジストパターンを形成する方法であっ
て、 前記薄膜上に請求項1〜3のいずれか1項に記載のレジ
スト用反射防止膜を形成する工程と、 前記レジスト用反射防止膜の上に前記レジスト膜を形成
する工程と、 前記レジスト膜の一部の領域を露光する工程とを備える
レジストパターン形成方法。
4. A method for forming a resist pattern by exposing a partial region of a resist film provided above a thin film for patterning the thin film provided above the substrate, wherein the resist pattern is formed on the thin film. Forming a resist anti-reflection film according to any one of claims 1 to 3, forming the resist film on the resist anti-reflection film, exposing a partial region of the resist film; Forming a resist pattern.
【請求項5】 前記レジスト用反射防止膜となる非晶質
カーボン膜をプラズマCVD法により前記基板に負の自
己バイアス電圧が生じるように高周波電圧を印加しなが
ら形成する請求項4に記載のレジストパターン形成方
法。
5. The resist according to claim 4, wherein the amorphous carbon film serving as the resist anti-reflection film is formed by applying a high frequency voltage to the substrate by a plasma CVD method so as to generate a negative self-bias voltage. Pattern formation method.
【請求項6】 前記プラズマCVD法がECRプラズマ
CVD法である請求項5に記載のレジストパターン形成
方法。
6. The method according to claim 5, wherein the plasma CVD method is an ECR plasma CVD method.
【請求項7】 前記自己バイアス電圧が約−50V以下
である請求項5または6に記載のレジストパターン形成
方法。
7. The method according to claim 5, wherein the self-bias voltage is about −50 V or less.
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* Cited by examiner, † Cited by third party
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JP2000269160A (en) * 1999-03-17 2000-09-29 Fujitsu Ltd Method for manufacturing semiconductor device

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