JPH10321739A - 電界効果トランジスターおよびその製造方法 - Google Patents
電界効果トランジスターおよびその製造方法Info
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- JPH10321739A JPH10321739A JP9231845A JP23184597A JPH10321739A JP H10321739 A JPH10321739 A JP H10321739A JP 9231845 A JP9231845 A JP 9231845A JP 23184597 A JP23184597 A JP 23184597A JP H10321739 A JPH10321739 A JP H10321739A
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Abstract
(57)【要約】
【課題】 キャパシタのない記憶素子(capacitorless m
emory device) 、特に、強誘電薄膜をゲート誘電膜とし
て採用した非破壊性読出機（non-destructive read-ou
t) 型電界効果トランジスターの構造およびその製造方
法を提供することである。 【解決手段】 従来のトランジスターのソース／ドレー
ンの形成のために不純物の活性化をすることにおいて、
現在用いられている工程では高温の熱処理が必要である
ため、高温で強誘電性を失う強誘電薄膜は、これをゲー
ト膜として採用することが不可能であり、今まで用いら
れてきた酸化物をゲート誘電膜として利用すれば硅素界
面に自然酸化物が形成され強誘電性を得ることが難しい
ので、多結晶硅素ソース／ドレーンが先に形成され、ゲ
ート誘電膜が非酸化物強誘電薄膜に代替されると、ゲー
ト誘電膜と多結晶硅素のソース／ドレーンは硅素酸化膜
により遮蔽され、二つの材料の間に生じ易い反応や電流
の洩れを抑制することによってトランジスターの電界効
果を増加させる。
emory device) 、特に、強誘電薄膜をゲート誘電膜とし
て採用した非破壊性読出機（non-destructive read-ou
t) 型電界効果トランジスターの構造およびその製造方
法を提供することである。 【解決手段】 従来のトランジスターのソース／ドレー
ンの形成のために不純物の活性化をすることにおいて、
現在用いられている工程では高温の熱処理が必要である
ため、高温で強誘電性を失う強誘電薄膜は、これをゲー
ト膜として採用することが不可能であり、今まで用いら
れてきた酸化物をゲート誘電膜として利用すれば硅素界
面に自然酸化物が形成され強誘電性を得ることが難しい
ので、多結晶硅素ソース／ドレーンが先に形成され、ゲ
ート誘電膜が非酸化物強誘電薄膜に代替されると、ゲー
ト誘電膜と多結晶硅素のソース／ドレーンは硅素酸化膜
により遮蔽され、二つの材料の間に生じ易い反応や電流
の洩れを抑制することによってトランジスターの電界効
果を増加させる。
Description
【０００１】
【発明の属する技術分野】この発明は、トランジスター
およびその製造方法に関し、特に、強誘電体をゲート誘
電膜として用いる電界効果トランジスターおよびその製
造方法に関する。
およびその製造方法に関し、特に、強誘電体をゲート誘
電膜として用いる電界効果トランジスターおよびその製
造方法に関する。
【０００２】
【従来の技術】従来の強誘電電界効果トランジスター
は、図２に示したように強誘電体薄膜(ferroelectric t
hin film) をゲート薄膜に用いて、この強誘電体薄膜の
磁発分極の方向による電界効果トランジスターのソース
／ドレーン間の抵抗の変化を検出することによって、メ
モリー素子に応用する方法が研究されてきた。
は、図２に示したように強誘電体薄膜(ferroelectric t
hin film) をゲート薄膜に用いて、この強誘電体薄膜の
磁発分極の方向による電界効果トランジスターのソース
／ドレーン間の抵抗の変化を検出することによって、メ
モリー素子に応用する方法が研究されてきた。
【０００３】また、図２に示したように、DRAM(dynamic
random access memory)素子構造において、貯蔵容量器
の誘電膜に強誘電体を用いることによって再充電時間を
大変長くすることができる。
random access memory)素子構造において、貯蔵容量器
の誘電膜に強誘電体を用いることによって再充電時間を
大変長くすることができる。
【０００４】これによって、SRAM(static random acces
s memory) と同一の機能をするだけでなく、読み書きの
回数が増え従来のEEPROM(electrically erasable progr
ammable read only memory) より優れた性能を発揮でき
る。
s memory) と同一の機能をするだけでなく、読み書きの
回数が増え従来のEEPROM(electrically erasable progr
ammable read only memory) より優れた性能を発揮でき
る。
【０００５】
【発明が解決しようとする課題】しかし、図１に示した
構造の電界効果トランジスターのソース／ドレーンを形
成するための不純物を活性化させることにおいて、現
在、広く用いられている工程では高温(850℃以上) の熱
処理が必要であるため、高温で強誘電性を失う強誘電薄
膜をゲート誘電膜として採用するのが不可能であった。
構造の電界効果トランジスターのソース／ドレーンを形
成するための不純物を活性化させることにおいて、現
在、広く用いられている工程では高温(850℃以上) の熱
処理が必要であるため、高温で強誘電性を失う強誘電薄
膜をゲート誘電膜として採用するのが不可能であった。
【０００６】また、現在まで強誘電薄膜として知られて
いる大部分のものは、BaTiO3とPbTiO3、それから、PZT
とKNbO3 等のペロブスキー石(perovskite)型の酸化物で
ある。
いる大部分のものは、BaTiO3とPbTiO3、それから、PZT
とKNbO3 等のペロブスキー石(perovskite)型の酸化物で
ある。
【０００７】従って、前記の酸化物をそのままゲート誘
電膜に利用すれば、 硅素界面に自然に酸化物が形成され
るので、 硅素の上では強誘電性を得るのが大変難しい。
電膜に利用すれば、 硅素界面に自然に酸化物が形成され
るので、 硅素の上では強誘電性を得るのが大変難しい。
【０００８】前記の理由のため、強誘電薄膜を形成した
後に高温工程が不要なトランジスター構造が必須であ
り、非酸化物系の強誘電薄膜が必要となった。
後に高温工程が不要なトランジスター構造が必須であ
り、非酸化物系の強誘電薄膜が必要となった。
【０００９】さらに、前記非酸化物系の強誘電薄膜とし
ては、現在、BaMgF4等が開発され、薄膜化と性能改善を
図っている。
ては、現在、BaMgF4等が開発され、薄膜化と性能改善を
図っている。
【００１０】従って、強誘電薄膜を形成した後に、高温
工程を不要にできる電界効果トランジスター構造が要求
されている。
工程を不要にできる電界効果トランジスター構造が要求
されている。
【００１１】本発明は、前記の点に鑑みて成されたもの
であって、キャパシタのない記憶素子(capacitorless m
emory device) 、特に強誘電体の薄膜をゲート誘電膜と
して採用した非破壊性読み出し(non-destructive read-
out)形電界効果トランジスターおよびその製造方法を提
供することをその目的とする。
であって、キャパシタのない記憶素子(capacitorless m
emory device) 、特に強誘電体の薄膜をゲート誘電膜と
して採用した非破壊性読み出し(non-destructive read-
out)形電界効果トランジスターおよびその製造方法を提
供することをその目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明による電界効果トランジスターは、ゲート電
極が金属系で形成され、かつ、ゲート誘電膜が非酸化物
系である強誘電体薄膜でなることを特徴とする。
め、本発明による電界効果トランジスターは、ゲート電
極が金属系で形成され、かつ、ゲート誘電膜が非酸化物
系である強誘電体薄膜でなることを特徴とする。
【００１３】また、強誘電薄膜をゲート誘電膜として採
用した非破壊性読出(NDRO)- 形トランジスターを製造す
る方法において、硅素基板(1) に硅素酸化膜(3a, 3b)に
よって隔離領域を形成する第１段階と、前記基板(1) 上
に熱酸化膜、あるいは化学気相蒸着板(CVD) 上に硅素酸
化膜(9) を形成した後、低圧化学気相蒸着(LPCVD) によ
って硅素窒化膜(10)と化学気相蒸着(CVD) によって硅素
酸化膜(11)とを順次形成する第２段階と、前記硅素酸化
膜(11)の上に感光膜を形成した後、ソース／ドレーンマ
スク作業を行ないソース／ドレーン領域のみ感光膜を除
去する第３段階と、前記感光膜が除去されたソース／ド
レーン領域の硅素酸化膜(11)と硅素窒化膜(10)と硅素酸
化膜(9) を反応性イオンエッチング(RIE) によって順次
エッチングする第４段階と、前記第３段階におけるエッ
チングによって残りの感光膜(12a,12b, 12c) を除去し
た後、低圧化学蒸気蒸着(LPCVD) によって多結晶硅素膜
(4)を形成する第５段階と、前記多結晶硅素膜(13)を前
記硅素酸化膜(11a, 11b, 11c)が露出されるまで平坦に
する第６段階と、前記ソース／ドレーン領域に形成され
た多結晶硅素膜(4a, 4b)にP とAsとをイオン注入して熱
酸化し、硅素酸化膜(14a, 14b)を形成する第７段階と、
燐酸溶液を用いて前記残りの硅素窒化膜(10a, 10b, 10
c) を除去した後、弗酸溶液を用いて前記硅素酸化膜(9)
を除去する第８段階と、酸化物系強誘電体と、又は酸
化膜と強誘電体薄膜との２層構造、あるいは硅素と反応
して酸化物を形成しない非酸化物系強誘電薄膜(15)をゲ
ート絶縁膜として形成する第９段階と、前記の強誘電薄
膜(15)上にPVD とか有機金属化学による蒸気蒸着(MOCV
D) を用いて金属を蒸着した後、ゲートマスク作業を行
なって感光膜をゲート領域に残した後、反応性イオンエ
ッチング(RIE) 、あるいは湿式エッチングによって前記
金属と強誘電薄膜(15)とをエッチングして、ゲート誘電
膜(7) とゲート電極(8) とを形成する第10段階と、コン
タクトの形成と金属配線の形成工程によりソース電極(1
7a) とドレーン電極(17b) とを形成する第11段階とから
なることを特徴とする。
用した非破壊性読出(NDRO)- 形トランジスターを製造す
る方法において、硅素基板(1) に硅素酸化膜(3a, 3b)に
よって隔離領域を形成する第１段階と、前記基板(1) 上
に熱酸化膜、あるいは化学気相蒸着板(CVD) 上に硅素酸
化膜(9) を形成した後、低圧化学気相蒸着(LPCVD) によ
って硅素窒化膜(10)と化学気相蒸着(CVD) によって硅素
酸化膜(11)とを順次形成する第２段階と、前記硅素酸化
膜(11)の上に感光膜を形成した後、ソース／ドレーンマ
スク作業を行ないソース／ドレーン領域のみ感光膜を除
去する第３段階と、前記感光膜が除去されたソース／ド
レーン領域の硅素酸化膜(11)と硅素窒化膜(10)と硅素酸
化膜(9) を反応性イオンエッチング(RIE) によって順次
エッチングする第４段階と、前記第３段階におけるエッ
チングによって残りの感光膜(12a,12b, 12c) を除去し
た後、低圧化学蒸気蒸着(LPCVD) によって多結晶硅素膜
(4)を形成する第５段階と、前記多結晶硅素膜(13)を前
記硅素酸化膜(11a, 11b, 11c)が露出されるまで平坦に
する第６段階と、前記ソース／ドレーン領域に形成され
た多結晶硅素膜(4a, 4b)にP とAsとをイオン注入して熱
酸化し、硅素酸化膜(14a, 14b)を形成する第７段階と、
燐酸溶液を用いて前記残りの硅素窒化膜(10a, 10b, 10
c) を除去した後、弗酸溶液を用いて前記硅素酸化膜(9)
を除去する第８段階と、酸化物系強誘電体と、又は酸
化膜と強誘電体薄膜との２層構造、あるいは硅素と反応
して酸化物を形成しない非酸化物系強誘電薄膜(15)をゲ
ート絶縁膜として形成する第９段階と、前記の強誘電薄
膜(15)上にPVD とか有機金属化学による蒸気蒸着(MOCV
D) を用いて金属を蒸着した後、ゲートマスク作業を行
なって感光膜をゲート領域に残した後、反応性イオンエ
ッチング(RIE) 、あるいは湿式エッチングによって前記
金属と強誘電薄膜(15)とをエッチングして、ゲート誘電
膜(7) とゲート電極(8) とを形成する第10段階と、コン
タクトの形成と金属配線の形成工程によりソース電極(1
7a) とドレーン電極(17b) とを形成する第11段階とから
なることを特徴とする。
【００１４】更に、基板(1) に隔離領域のために形成さ
れた硅素酸化膜(3a, 3b)と、前記硅素酸化膜上に順次形
成される熱酸化膜、あるいは化学気相蒸着(CVD) による
酸化膜(9) と硅素窒化膜(10)、および化学気相蒸着(CV
D) による硅素酸化膜(11)と、前記化学気相蒸着による
酸化膜(9) と硅素窒化膜(10)と化学気相蒸着による硅素
酸化膜(11)とが、エッチングされたソース／ドレーン領
域に蒸着と化学機械的研磨(CMP) とによって形成された
多結晶硅素膜(4a, 4b)と、前記多結晶硅素膜(4a, 4b)を
熱酸化させて形成された硅素酸化膜(14a, 14b)と、前記
熱酸化によって前記多結晶硅素膜(4a, 4b)に含まれたリ
ンと砒素とが前記基板(1) 内に拡散しながら形成された
ソース／ドレーン拡散層(6a, 6b)と、前記硅素窒化膜(1
0)と硅素酸化膜(9) とを除去する時、薄い厚さに形成さ
れる硅素酸化膜(5a, 5b)と、前記硅素窒化膜(10)と硅素
酸化膜(9) との上にゲート電極を絶縁させるために形成
された強誘電薄膜(15)と、前記強誘電薄膜(15)がエッチ
ングされて形成された強誘電薄膜(7) と、この上に形成
されたゲート電極(8) からなることを特徴とする。
れた硅素酸化膜(3a, 3b)と、前記硅素酸化膜上に順次形
成される熱酸化膜、あるいは化学気相蒸着(CVD) による
酸化膜(9) と硅素窒化膜(10)、および化学気相蒸着(CV
D) による硅素酸化膜(11)と、前記化学気相蒸着による
酸化膜(9) と硅素窒化膜(10)と化学気相蒸着による硅素
酸化膜(11)とが、エッチングされたソース／ドレーン領
域に蒸着と化学機械的研磨(CMP) とによって形成された
多結晶硅素膜(4a, 4b)と、前記多結晶硅素膜(4a, 4b)を
熱酸化させて形成された硅素酸化膜(14a, 14b)と、前記
熱酸化によって前記多結晶硅素膜(4a, 4b)に含まれたリ
ンと砒素とが前記基板(1) 内に拡散しながら形成された
ソース／ドレーン拡散層(6a, 6b)と、前記硅素窒化膜(1
0)と硅素酸化膜(9) とを除去する時、薄い厚さに形成さ
れる硅素酸化膜(5a, 5b)と、前記硅素窒化膜(10)と硅素
酸化膜(9) との上にゲート電極を絶縁させるために形成
された強誘電薄膜(15)と、前記強誘電薄膜(15)がエッチ
ングされて形成された強誘電薄膜(7) と、この上に形成
されたゲート電極(8) からなることを特徴とする。
【００１５】
【発明の実施の形態】以下、添附された図面を参照して
本発明の実施の形態を詳細に説明する。
本発明の実施の形態を詳細に説明する。
【００１６】図１及び図２は、従来の強誘電体メモリー
素子の等価回路図であって、図１は、強誘電体薄膜をゲ
ート誘電膜として用いて、この強誘電体薄膜の磁発分極
の方向により、電界効果トランジスターのソース／ドレ
ーン間の抵抗の変化を検出することによってメモリー素
子に応用する方法が研究されている。
素子の等価回路図であって、図１は、強誘電体薄膜をゲ
ート誘電膜として用いて、この強誘電体薄膜の磁発分極
の方向により、電界効果トランジスターのソース／ドレ
ーン間の抵抗の変化を検出することによってメモリー素
子に応用する方法が研究されている。
【００１７】さらに、図２は、DRAM(dynamic random ac
cess memory)素子構造において、貯蔵容量器の誘電膜を
強誘電体にすることによって、再充電時間を非常に長く
してSRAM(static random access memory) と同一のアク
セス機能を有するだけでなく、読み書きの回数が増え
て、従来のEEPROMより優れた性能を発揮することができ
る。
cess memory)素子構造において、貯蔵容量器の誘電膜を
強誘電体にすることによって、再充電時間を非常に長く
してSRAM(static random access memory) と同一のアク
セス機能を有するだけでなく、読み書きの回数が増え
て、従来のEEPROMより優れた性能を発揮することができ
る。
【００１８】しかしながら、前記図１の構造で、電界効
果トランジスターソース／ドレーンの形成のために不純
物を活性化させることにおいて、現在広く用いられてい
る工程では高温(850℃以上) の熱処理が必要であるた
め、高温で強誘電性を失う強誘電薄膜をゲート誘電膜と
して採用するのが不可能であった。
果トランジスターソース／ドレーンの形成のために不純
物を活性化させることにおいて、現在広く用いられてい
る工程では高温(850℃以上) の熱処理が必要であるた
め、高温で強誘電性を失う強誘電薄膜をゲート誘電膜と
して採用するのが不可能であった。
【００１９】また、現在まで強誘電薄膜として知られて
いた大部分はBaTiO3とPbTiO3とPZTとKNbO3 とのペロブ
スキー石(perovskite)型の酸化物である。
いた大部分はBaTiO3とPbTiO3とPZTとKNbO3 とのペロブ
スキー石(perovskite)型の酸化物である。
【００２０】前記の酸化物をそのままゲート誘電膜とし
て利用すれば、硅素界面に自然酸化物が形成されるた
め、硅素の上では強誘電性を得るのが大変難しいのであ
る。
て利用すれば、硅素界面に自然酸化物が形成されるた
め、硅素の上では強誘電性を得るのが大変難しいのであ
る。
【００２１】前記の理由で、強誘電薄膜を形成した後、
高温工程が不要となるトランジスター構造が必須的であ
り、非酸化物系強誘電薄膜が必要となる。
高温工程が不要となるトランジスター構造が必須的であ
り、非酸化物系強誘電薄膜が必要となる。
【００２２】前記によって非酸化物系の強誘電薄膜は、
現在BaMgF4等が開発されて薄膜化と性能改善とを図って
いる。
現在BaMgF4等が開発されて薄膜化と性能改善とを図って
いる。
【００２３】従って、強誘電薄膜を形成した後、高温工
程が必要でない電界効果トランジスターの構造が要求さ
れている。
程が必要でない電界効果トランジスターの構造が要求さ
れている。
【００２４】図３は、本発明による強誘電トランジスタ
ーの設計図である。
ーの設計図である。
【００２５】前記構造は多結晶硅素（又は、ポリサイ
ド）(4a, 4b)をソース／ドレーンとした電界効果トラン
ジスターの設計図を示したものである。
ド）(4a, 4b)をソース／ドレーンとした電界効果トラン
ジスターの設計図を示したものである。
【００２６】図４は、本発明による強誘電体トランジス
ターの断面図であって、前記図３の構造をＡ−Ａ′線に
沿う断面を示したものである。
ターの断面図であって、前記図３の構造をＡ−Ａ′線に
沿う断面を示したものである。
【００２７】図４に示したように、トランジスター間の
隔離は溝形の硅素酸化膜(3a, 3b)によってなされ、ソー
ス／ドレーン拡散層(source/drain diffusion layer)(6
a, 6b)の形成は、多結晶硅素（又は、ポリサイド）(4a,
4b)に含まれたリン(P) と砒素(As)不純物が硅素基板
(1) に拡散しながら、各々n-とn+拡散層を形成すること
から成る。
隔離は溝形の硅素酸化膜(3a, 3b)によってなされ、ソー
ス／ドレーン拡散層(source/drain diffusion layer)(6
a, 6b)の形成は、多結晶硅素（又は、ポリサイド）(4a,
4b)に含まれたリン(P) と砒素(As)不純物が硅素基板
(1) に拡散しながら、各々n-とn+拡散層を形成すること
から成る。
【００２８】また、ゲート誘電膜(7) は強誘電体化さ
れ、ゲート誘電膜(7) と多結晶硅素（又は、ポリサイ
ド）のソース／ドレーン(4a, 4b)は硅素酸化膜(5a, 5b)
によって遮蔽され、二つの材料の間に生じ易い反応や電
流漏洩を抑制する。
れ、ゲート誘電膜(7) と多結晶硅素（又は、ポリサイ
ド）のソース／ドレーン(4a, 4b)は硅素酸化膜(5a, 5b)
によって遮蔽され、二つの材料の間に生じ易い反応や電
流漏洩を抑制する。
【００２９】さらに、前記金属ゲート電極(metal gate
electrode)(8) は、金属酸化膜半導体(Metal-Oxide Sem
iconductor；MOS)トランジスターで一般に多く用いられ
る多結晶硅素でなく金属から成る。
electrode)(8) は、金属酸化膜半導体(Metal-Oxide Sem
iconductor；MOS)トランジスターで一般に多く用いられ
る多結晶硅素でなく金属から成る。
【００３０】次の図５〜図１５は、本発明の強誘電体ト
ランジスターの製造工程を説明する断面図である。
ランジスターの製造工程を説明する断面図である。
【００３１】前記の工程順序を見れば、まず図５は、硅
素基板(silicon substrate)(1)に硅素酸化膜(3a, 3b)に
よって隔離を形成したことを示したものである。
素基板(silicon substrate)(1)に硅素酸化膜(3a, 3b)に
よって隔離を形成したことを示したものである。
【００３２】前記の構造を見れば、P-形硅素基板(1) に
熱酸化、あるいは化学気相蒸着(chemical vapor deposi
tion；CVD)によって硅素酸化膜(3a, 3b)を形成した後、
活性マスク(active mask) 作業を行ない、隔離領域(iso
lation region)(3) （図３参照）の感光膜を除去する。
熱酸化、あるいは化学気相蒸着(chemical vapor deposi
tion；CVD)によって硅素酸化膜(3a, 3b)を形成した後、
活性マスク(active mask) 作業を行ない、隔離領域(iso
lation region)(3) （図３参照）の感光膜を除去する。
【００３３】前記感光膜(photoresist) の除去後、酸化
膜(3a, 3b)を有する硅素基板(1) とを反応性イオン・エ
ッチング(reactive ion etching ；RIE)によって溝を形
成した後、溝の表面を熱酸化して化学気相蒸着(CVD) に
よる硅素酸化膜によって溝を埋めこんだ後、逆−エッチ
(etch-back) とか化学−機械的研磨(chemical-mechanic
al polishing；CMP)によって表面を平坦にすれば、前記
図５のような構造が形成される。
膜(3a, 3b)を有する硅素基板(1) とを反応性イオン・エ
ッチング(reactive ion etching ；RIE)によって溝を形
成した後、溝の表面を熱酸化して化学気相蒸着(CVD) に
よる硅素酸化膜によって溝を埋めこんだ後、逆−エッチ
(etch-back) とか化学−機械的研磨(chemical-mechanic
al polishing；CMP)によって表面を平坦にすれば、前記
図５のような構造が形成される。
【００３４】前記図６は前記図５の構造の上に熱酸化
膜、あるいは化学気相蒸着(CVD) による酸化膜(9) を形
成した後、低圧化学気相蒸着(low pressure ；LPCVD)に
よって硅素窒化膜(silicon nitride film)(10)と化学気
相蒸着(CVD) による硅素酸化膜(11)を順々に形成したこ
とを示したものである。
膜、あるいは化学気相蒸着(CVD) による酸化膜(9) を形
成した後、低圧化学気相蒸着(low pressure ；LPCVD)に
よって硅素窒化膜(silicon nitride film)(10)と化学気
相蒸着(CVD) による硅素酸化膜(11)を順々に形成したこ
とを示したものである。
【００３５】前記硅素酸化膜(9) の厚さは10〜30nmであ
って、熱酸化は拡散炉(diffusion furnace) 中で 850℃
の温度と混合雰囲気(H2/O2) で15〜30分の間行われる。
って、熱酸化は拡散炉(diffusion furnace) 中で 850℃
の温度と混合雰囲気(H2/O2) で15〜30分の間行われる。
【００３６】なお、前記硅素窒化膜(10)の厚さは20〜50
nmであって、低圧化学気相蒸着(LPCVD) 炉中で 825℃の
温度とSiH4/NH3/H2 雰囲気で窒化が行われる。
nmであって、低圧化学気相蒸着(LPCVD) 炉中で 825℃の
温度とSiH4/NH3/H2 雰囲気で窒化が行われる。
【００３７】それから、前記硅素酸化膜(11)の厚さは20
0 〜400nm であって、化学気相蒸着(CVD) 炉中でSiH4/O
2 雰囲気で酸化が行われる。
0 〜400nm であって、化学気相蒸着(CVD) 炉中でSiH4/O
2 雰囲気で酸化が行われる。
【００３８】図７はソース／ドレーンマスク作業を行な
い、ソース／ドレーン領域の感光膜を除去したことを示
した図である。
い、ソース／ドレーン領域の感光膜を除去したことを示
した図である。
【００３９】これによってソース／ドレーン領域以外の
み感光膜(12a, 12b, 12c) が残ることになる。
み感光膜(12a, 12b, 12c) が残ることになる。
【００４０】次の図８は反応性イオンエッチング(react
ive ion etching ；RIE)によってソース／ドレーン領域
の硅素酸化膜(11)と硅素窒化膜(10)、更に硅素酸化膜
(9) とを順々にエッチングしたことを示した図である。
ive ion etching ；RIE)によってソース／ドレーン領域
の硅素酸化膜(11)と硅素窒化膜(10)、更に硅素酸化膜
(9) とを順々にエッチングしたことを示した図である。
【００４１】前記の工程によってソース／ドレーンが形
成される硅素基板(1) が露出される。図９は、前記感光
膜(12a, 12b, 12c) を除去した後、低圧化学気相蒸着(L
PCVD) により多結晶硅素膜(13)を形成したことを示した
図であるが、多結晶硅素の代わりに非晶質硅素を蒸着し
てもかまわない。
成される硅素基板(1) が露出される。図９は、前記感光
膜(12a, 12b, 12c) を除去した後、低圧化学気相蒸着(L
PCVD) により多結晶硅素膜(13)を形成したことを示した
図であるが、多結晶硅素の代わりに非晶質硅素を蒸着し
てもかまわない。
【００４２】また、前記多結晶硅素膜(13)の厚さは前記
硅素酸化膜(11a, 11b, 11c)の高さより50〜100nm 程度
厚くする。
硅素酸化膜(11a, 11b, 11c)の高さより50〜100nm 程度
厚くする。
【００４３】図１０は、化学−機械的研磨(CMP) によっ
て前記多結晶硅素膜(13a,13b) を平坦とするために、前
記硅素酸化膜(11a, 11b, 11c) が露出されるまで研磨を
行なう。
て前記多結晶硅素膜(13a,13b) を平坦とするために、前
記硅素酸化膜(11a, 11b, 11c) が露出されるまで研磨を
行なう。
【００４４】前記化学−機械的研磨(CMP) にはKOH 溶液
とシリカとを混合したスラリー(slurry)が用いられる。
とシリカとを混合したスラリー(slurry)が用いられる。
【００４５】前記過程において、多結晶硅素膜と硅素酸
化膜との研磨比は、20:1以上であるため、前記の硅素酸
化膜(11a, 11b, 11c) はほぼ研磨されない。
化膜との研磨比は、20:1以上であるため、前記の硅素酸
化膜(11a, 11b, 11c) はほぼ研磨されない。
【００４６】また、次の基板と反対の形のN-形不純物で
あるリン(P) と砒素(As)とをイオン注入することにおい
て、リンの線量(dose)は 5〜20×1012cm-2であり、エネ
ルギーは30〜50KeV とし、砒素の線量(dose)は 2〜6 ×
1015cm-2であり、エネルギーは20〜50KeV とする。
あるリン(P) と砒素(As)とをイオン注入することにおい
て、リンの線量(dose)は 5〜20×1012cm-2であり、エネ
ルギーは30〜50KeV とし、砒素の線量(dose)は 2〜6 ×
1015cm-2であり、エネルギーは20〜50KeV とする。
【００４７】尚、リンと砒素のイオン−注入は前記図９
の段階で行なっても構わない。
の段階で行なっても構わない。
【００４８】前記段階を実行した以後、多結晶硅素に金
属を蒸着した後で熱処理することによってポリサイド(p
olycide)を形成することもできる。
属を蒸着した後で熱処理することによってポリサイド(p
olycide)を形成することもできる。
【００４９】次に、図１１は、ソース／ドレーン領域に
形成された多結晶硅素(4a,4b) を熱酸化して厚さ30〜50
nmの硅素酸化膜(14a, 14b)を形成したことを示した図で
あるが、チャンネル領域は硅素窒化膜(10b) によって熱
酸化されない。
形成された多結晶硅素(4a,4b) を熱酸化して厚さ30〜50
nmの硅素酸化膜(14a, 14b)を形成したことを示した図で
あるが、チャンネル領域は硅素窒化膜(10b) によって熱
酸化されない。
【００５０】前記熱酸化は、850 ℃の高温炉中で混合雰
囲気(H2/02) で20〜60分間行われる。
囲気(H2/02) で20〜60分間行われる。
【００５１】前記過程において、多結晶硅素(4a, 4b)内
に含まれたリンと砒素とが硅素基板(1) 内に拡散してソ
ース／ドレーン(6a, 6b)を形成する。
に含まれたリンと砒素とが硅素基板(1) 内に拡散してソ
ース／ドレーン(6a, 6b)を形成する。
【００５２】また、リンは砒素よりもっと深く拡散して
n-層を形成し、砒素はリンより小さく拡散して高濃度の
n+層を形成する。
n-層を形成し、砒素はリンより小さく拡散して高濃度の
n+層を形成する。
【００５３】次の図１２は、燐酸溶液を用いて前記の硅
素窒化膜(10a, 10b, 10c) を除去した後、弗酸溶液を用
いて前記硅素酸化膜(9a)を除去したことを示した図であ
る。
素窒化膜(10a, 10b, 10c) を除去した後、弗酸溶液を用
いて前記硅素酸化膜(9a)を除去したことを示した図であ
る。
【００５４】この過程において、前記酸化膜(14a, 14b)
はわずかにエッチングされ、元の厚さより薄くなって硅
素酸化膜(5a, 5b)の厚さは20〜40nmとなる。
はわずかにエッチングされ、元の厚さより薄くなって硅
素酸化膜(5a, 5b)の厚さは20〜40nmとなる。
【００５５】前記硅素酸化膜(5a, 5b)は、強誘電薄膜が
多結晶硅素のソース／ドレーンと反応することと、ゲー
ト／ドレーンの重畳キャパシタンスが大きくなることと
を防止する役割を果たす。
多結晶硅素のソース／ドレーンと反応することと、ゲー
ト／ドレーンの重畳キャパシタンスが大きくなることと
を防止する役割を果たす。
【００５６】次の図１３は、ゲート絶縁膜としてのゲー
ト誘電膜(15)を形成したことを示した図である。
ト誘電膜(15)を形成したことを示した図である。
【００５７】前記のゲート誘電膜(15)としては、酸化物
系強誘電体と、酸化膜と強誘電体薄膜の２層構造、及び
硅素と反応して酸化物を形成しない非酸化物系強誘電薄
膜の中から採用する。
系強誘電体と、酸化膜と強誘電体薄膜の２層構造、及び
硅素と反応して酸化物を形成しない非酸化物系強誘電薄
膜の中から採用する。
【００５８】例えば、極超真空(ultra high vacuum；UH
V)化学気相蒸着(CVD) によりBaMgF4 を硅素基板上に蒸
着する。
V)化学気相蒸着(CVD) によりBaMgF4 を硅素基板上に蒸
着する。
【００５９】次の図１４は、ゲート誘電膜(7) とゲート
電極(8) とを形成したことを示した図である。
電極(8) とを形成したことを示した図である。
【００６０】前記ゲート誘電膜(15)の上に物理的気相蒸
着法(physical vapor deposition)とか有機金属化学気
相蒸着(metal organic CVD；MOCVD)により金属(W、Al、
或はAl/TiW、Cu/TiN等の多層金属) を500 〜1000nmの厚
さで蒸着した後、ゲートマスク作業を行ない感光膜をゲ
ート領域に残した後、反応性イオンエッチング(RIE)、
又は湿式エッチングによって前記金属とゲート誘電膜(1
5)とをエッチングして、ゲート誘電膜(7) とゲート電極
(8) とを形成する。
着法(physical vapor deposition)とか有機金属化学気
相蒸着(metal organic CVD；MOCVD)により金属(W、Al、
或はAl/TiW、Cu/TiN等の多層金属) を500 〜1000nmの厚
さで蒸着した後、ゲートマスク作業を行ない感光膜をゲ
ート領域に残した後、反応性イオンエッチング(RIE)、
又は湿式エッチングによって前記金属とゲート誘電膜(1
5)とをエッチングして、ゲート誘電膜(7) とゲート電極
(8) とを形成する。
【００６１】図１５は、コンタクトの形成と金属配線の
形成等、一般的な金属酸化膜半導体(MOS) 工程によりソ
ース電極(16a) とドレーン電極(16b) とを形成したこと
を示した図である。
形成等、一般的な金属酸化膜半導体(MOS) 工程によりソ
ース電極(16a) とドレーン電極(16b) とを形成したこと
を示した図である。
【００６２】
【発明の効果】上記で説明したように、電界効果トラン
ジスターおよびその製造方法は、多結晶硅素ソース／ド
レーンをFET(field-effect transistor)に当てはめ、ゲ
ート誘電膜と多結晶硅素ソース／ドレーンは硅素酸化膜
(silicon oxide film)により遮蔽されて二つの材料の間
に生じ易い反応や電流漏洩を抑制することによって、ト
ランジスターの電界効果を増加させることができる。
ジスターおよびその製造方法は、多結晶硅素ソース／ド
レーンをFET(field-effect transistor)に当てはめ、ゲ
ート誘電膜と多結晶硅素ソース／ドレーンは硅素酸化膜
(silicon oxide film)により遮蔽されて二つの材料の間
に生じ易い反応や電流漏洩を抑制することによって、ト
ランジスターの電界効果を増加させることができる。
【図１】従来の強誘電体メモリー素子の等価回路図であ
る。
る。
【図２】従来の強誘電体メモリー素子の等価回路図であ
る。
る。
【図３】本発明による強誘電トランジスターの配置図で
ある。
ある。
【図４】本発明による強誘電体トランジスターの断面図
である。
である。
【図５】本発明の強誘電体トランジスターの製造工程を
説明する断面図である。
説明する断面図である。
【図６】本発明の強誘電体トランジスターの製造工程を
説明する断面図である。
説明する断面図である。
【図７】本発明の強誘電体トランジスターの製造工程を
説明する断面図である。
説明する断面図である。
【図８】本発明の強誘電体トランジスターの製造工程を
説明する断面図である。
説明する断面図である。
【図９】本発明の強誘電体トランジスターの製造工程を
説明する断面図である。
説明する断面図である。
【図１０】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
【図１１】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
【図１２】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
【図１３】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
【図１４】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
【図１５】本発明の強誘電体トランジスターの製造工程
を説明する断面図である。
を説明する断面図である。
１ 硅素基板 ２ 活性領域 ３ 隔離領域 ３ａ、３ｂ、３ｃ、３ｄ、５ａ、５ｂ、５ｃ、５ｄ、５
ｅ、５ｆ、９、９ａ、１１、１１ａ、１１ｂ、１１ｃ、
１４ａ、１４ｂ、１６ａ、１６ｂ、１６ｃ 硅素酸化膜 ４ａ、４ｂ 多結晶硅素（又はポリサイド）のソース／
ドレーン ６ａ、６ｂ ソース／ドレーン拡散層 ７、１５ ゲート誘電膜 ８ 金属ゲート電極 １０、１０ａ、１０ｂ、１０ｃ 硅素窒化膜 １２ａ、１２ｂ 感光膜 １３ 多結晶硅素膜 １７ａ、１７ｂ 金属電極
ｅ、５ｆ、９、９ａ、１１、１１ａ、１１ｂ、１１ｃ、
１４ａ、１４ｂ、１６ａ、１６ｂ、１６ｃ 硅素酸化膜 ４ａ、４ｂ 多結晶硅素（又はポリサイド）のソース／
ドレーン ６ａ、６ｂ ソース／ドレーン拡散層 ７、１５ ゲート誘電膜 ８ 金属ゲート電極 １０、１０ａ、１０ｂ、１０ｃ 硅素窒化膜 １２ａ、１２ｂ 感光膜 １３ 多結晶硅素膜 １７ａ、１７ｂ 金属電極
Claims (10)
- 【請求項１】 強誘電薄膜をゲート誘電膜として採用し
た非破壊性読出(NDRO)- 形トランジスターを製造する方
法において、 硅素基板(1) に硅素酸化膜(3a, 3b)によって隔離領域を
形成する第１段階と、前記基板(1) 上に熱酸化膜、ある
いは化学気相蒸着板(CVD) 上に硅素酸化膜(9)を形成し
た後、低圧化学気相蒸着(LPCVD) によって硅素窒化膜(1
0)と化学気相蒸着(CVD) によって硅素酸化膜(11)とを順
次形成する第２段階と、 前記硅素酸化膜(11)の上に感光膜を形成した後、ソース
／ドレーンマスク作業を行ないソース／ドレーン領域の
み感光膜を除去する第３段階と、 前記感光膜が除去されたソース／ドレーン領域の硅素酸
化膜(11)と硅素窒化膜(10)と硅素酸化膜(9) を反応性イ
オンエッチング(RIE) によって順次エッチングする第４
段階と、 前記第３段階におけるエッチングによって残りの感光膜
(12a, 12b, 12c) を除去した後、低圧化学蒸気蒸着(LPC
VD) によって多結晶硅素膜(13)を形成する第５段階と、 前記多結晶硅素膜(4) を前記硅素酸化膜(11a, 11b, 11
c) が露出されるまで平坦にする第６段階と、 前記ソース／ドレーン領域に形成された多結晶硅素膜(4
a, 4b)にP とAsとをイオン注入して熱酸化し、硅素酸化
膜(14a, 14b)を形成する第７段階と、 燐酸溶液を用いて前記残りの硅素窒化膜(10a, 10b, 10
c) を除去した後、弗酸溶液を用いて前記硅素酸化膜(9)
を除去する第８段階と、 酸化物系強誘電体と、又は酸化膜と強誘電体薄膜との２
層構造、あるいは硅素と反応して酸化物を形成しない非
酸化物系強誘電薄膜(15)をゲート絶縁膜として形成する
第９段階と、 前記の強誘電薄膜(15)上にPVD とか有機金属化学による
蒸気蒸着(MOCVD) を用いて金属を蒸着した後、ゲートマ
スク作業を行なって感光膜をゲート領域に残した後、反
応性イオンエッチング(RIE) 、あるいは湿式エッチング
によって前記金属と強誘電薄膜(15)とをエッチングし
て、ゲート誘電膜(7) とゲート電極(8) とを形成する第
10段階と、 コンタクトの形成と金属配線の形成工程によりソース電
極(17a) とドレーン電極(17b) とを形成する第11段階と
からなることを特徴とする電界効果トランジスターの製
造方法。 - 【請求項２】 前記第３段階は、活性マスク作業の後、
ソース／ドレーンマスク作業を行なうことを特徴とする
請求項１記載の電界効果トランジスターの製造方法。 - 【請求項３】 前記第５段階は、下部硅素酸化膜／硅素
窒化膜／上部硅素酸化膜の厚さをそれぞれ10〜30nmと20
〜50nmと200〜400nm とで形成することを特徴とする請
求項１記載の電界効果トランジスターの製造方法。 - 【請求項４】 前記第６段階は、多結晶硅素膜(4) を化
学機械的研磨(CMP)により平坦化させることを特徴とす
る請求項１記載の電界効果トランジスターの製造方法。 - 【請求項５】 前記第７段階は、多結晶硅素膜(4a, 4b)
のソース／ドレーンのみを熱酸化によって硅素酸化膜(1
4a, 14b)を形成して、厚さが30〜50nmになるようにする
ことを特徴とする請求項１記載の電界効果トランジスタ
ーの製造方法。 - 【請求項６】 基板(1) に隔離領域のために形成された
硅素酸化膜(3a, 3b)と、 前記硅素酸化膜上に順次形成される熱酸化膜、あるいは
化学気相蒸着(CVD) による酸化膜(9) と硅素窒化膜(1
0)、および化学気相蒸着(CVD) による硅素酸化膜(11)と
前記化学気相蒸着による酸化膜(9) と硅素窒化膜(10)と
化学気相蒸着による硅素酸化膜(11)とが、エッチングさ
れたソース／ドレーン領域に蒸着と化学機械的研磨(CM
P) とによって形成された多結晶硅素膜(4a, 4b)と、 前記多結晶硅素膜(4a, 4b)を熱酸化させて形成された硅
素酸化膜(14a, 14b)と、前記熱酸化によって前記多結晶
硅素膜(4a, 4b)に含まれたリンと砒素とが前記基板(1)
内に拡散しながら形成されたソース／ドレーン拡散層(6
a, 6b)と、前記硅素窒化膜(10)と硅素酸化膜(9) とを除
去する時、薄い厚さに形成される硅素酸化膜(5a, 5b)
と、 前記硅素窒化膜(10)と硅素酸化膜(9) との上にゲート電
極を絶縁させるために形成された強誘電薄膜(15)と、 前記強誘電薄膜(15)がエッチングされて形成された強誘
電薄膜(7) と、この上に形成されたゲート電極(8) から
なることを特徴とする電界効果トランジスター。 - 【請求項７】 下部硅素酸化膜／硅素窒化膜／上部硅素
酸化膜とで成された多層絶縁膜を用いて、反応性イオン
エッチング(RIE) による損傷からチャンネル領域を保護
することを特徴とする請求項６記載の電界効果トランジ
スター。 - 【請求項８】 ソース／ドレーン拡散層(6a, 6b)上のみ
について、チャンネル領域の硅素窒化膜／硅素酸化膜を
用いて厚い厚さに硅素酸化膜(5a, 5b, 5d, 5e)を形成
し、強誘電薄膜(7, 15) と反応することと、及びゲート
／ドレーン重畳キャパシタンスが大きくなることとを特
徴とする請求項６記載の電界効果トランジスター。 - 【請求項９】 前記強誘電薄膜(7, 15) は、酸化物系強
誘電体酸化膜と、強誘電体薄膜の２層構造、あるいはBa
MgF4等の非酸化物系である強誘電体薄膜からなることを
特徴とする請求項６記載の電界効果トランジスター。 - 【請求項１０】 前記ゲート電極(8) は、 W、Al、金属
単体、あるいはAl/TiWとAl/TiNとCu/TiN等の金属系で形
成することを特徴とする請求項６記載の電界効果トラン
ジスター。
Applications Claiming Priority (2)
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|---|---|---|---|
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| KR1996P34661 | 1996-08-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321739A true JPH10321739A (ja) | 1998-12-04 |
| JP3013166B2 JP3013166B2 (ja) | 2000-02-28 |
Family
ID=19470265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9231845A Expired - Fee Related JP3013166B2 (ja) | 1996-08-21 | 1997-08-13 | 電界効果トランジスターおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3013166B2 (ja) |
| KR (1) | KR19980015364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449687C (zh) * | 2005-03-21 | 2009-01-07 | 三星电子株式会社 | 制造图案化的铁电介质的方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851859B2 (en) | 2006-11-01 | 2010-12-14 | Samsung Electronics Co., Ltd. | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
| KR100801707B1 (ko) | 2006-12-13 | 2008-02-11 | 삼성전자주식회사 | 플로팅 바디 메모리 및 그 제조방법 |
-
1996
- 1996-08-21 KR KR1019960034661A patent/KR19980015364A/ko not_active Ceased
-
1997
- 1997-08-13 JP JP9231845A patent/JP3013166B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449687C (zh) * | 2005-03-21 | 2009-01-07 | 三星电子株式会社 | 制造图案化的铁电介质的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980015364A (ko) | 1998-05-25 |
| JP3013166B2 (ja) | 2000-02-28 |
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