JPH10321805A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH10321805A JPH10321805A JP10110570A JP11057098A JPH10321805A JP H10321805 A JPH10321805 A JP H10321805A JP 10110570 A JP10110570 A JP 10110570A JP 11057098 A JP11057098 A JP 11057098A JP H10321805 A JPH10321805 A JP H10321805A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】流入された静電気を効率的に放電し得る入力保
護回路を提供する。 【解決手段】ベースが基板電圧VBB ライン１４に連結さ
れ、基板電圧VBライン１４からダイオードＤ１を経て接
地電圧VSS 端子に連結されたバイポーラトランジスタＢ
１〜Ｂ４を隣接する各パッドＰＡＤ１〜ＰＡＤ５間にそ
れぞれ接続し、Ｎ+ 領域１０とのバイポーラ動作を行っ
て流入された静電気をパッドＰＡＤ１から隣接するパッ
ドＰＡＤ２に放電し、Ｐ+ 領域１２を経て基板電圧VBB
ライン１４に放電された電荷を、基板電圧VBB ライン１
４と接地電圧VSS 端子との接合を経て接地電圧VSS 端子
に放電する。
護回路を提供する。 【解決手段】ベースが基板電圧VBB ライン１４に連結さ
れ、基板電圧VBライン１４からダイオードＤ１を経て接
地電圧VSS 端子に連結されたバイポーラトランジスタＢ
１〜Ｂ４を隣接する各パッドＰＡＤ１〜ＰＡＤ５間にそ
れぞれ接続し、Ｎ+ 領域１０とのバイポーラ動作を行っ
て流入された静電気をパッドＰＡＤ１から隣接するパッ
ドＰＡＤ２に放電し、Ｐ+ 領域１２を経て基板電圧VBB
ライン１４に放電された電荷を、基板電圧VBB ライン１
４と接地電圧VSS 端子との接合を経て接地電圧VSS 端子
に放電する。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気放電（Elec
tro Static Discharge：以下、ESD と称する）の入力保
護回路に係るもので、より詳しくは、流入した静電気を
効率的に放電し得る入力保護回路に関するものである。
tro Static Discharge：以下、ESD と称する）の入力保
護回路に係るもので、より詳しくは、流入した静電気を
効率的に放電し得る入力保護回路に関するものである。
【０００２】
【従来の技術】従来の入力保護回路においては、図４に
示したように、各パッド毎に、パッド１と内部回路３と
の間にバイポーラトランジスタ２が接続されて構成され
ていた。バイポーラトランジスタ２のベースは基板電圧
(VBB) 端子に、エミッタは接地電圧(VSS) 端子に、コレ
クタはパッド１及び内部回路３の双方に、それぞれ接続
されている。
示したように、各パッド毎に、パッド１と内部回路３と
の間にバイポーラトランジスタ２が接続されて構成され
ていた。バイポーラトランジスタ２のベースは基板電圧
(VBB) 端子に、エミッタは接地電圧(VSS) 端子に、コレ
クタはパッド１及び内部回路３の双方に、それぞれ接続
されている。
【０００３】図５はバイポーラトランジスタ２の断面を
示す。図５に示すように、バイポーラトランジスタ２
は、半導体基板内に形成されたＰウェル４と、半導体基
板の表面に形成されたフィールド酸化膜５と、Ｐウェル
４内に形成され、コレクタを形成しているＮ+ 領域６ａ
と、Ｐウェル４内に形成され、エミッタを形成している
Ｎ+ 領域６ｂとからなっている。
示す。図５に示すように、バイポーラトランジスタ２
は、半導体基板内に形成されたＰウェル４と、半導体基
板の表面に形成されたフィールド酸化膜５と、Ｐウェル
４内に形成され、コレクタを形成しているＮ+ 領域６ａ
と、Ｐウェル４内に形成され、エミッタを形成している
Ｎ+ 領域６ｂとからなっている。
【０００４】以下、このように構成された従来の入力保
護回路の動作を説明する。各パッド１を経て静電気が入
力すると、Ｎ+ 領域６ａ，６ｂとＰウェル４との間にお
いて降伏（Break down）が起こり、Ｐウェル４の電位が
上昇する。このため、Ｐウェル４と接地電圧VSS （Ｎ+
領域６ｂ）との間のバイポーラ動作により静電気が放電
されるようになっていた。
護回路の動作を説明する。各パッド１を経て静電気が入
力すると、Ｎ+ 領域６ａ，６ｂとＰウェル４との間にお
いて降伏（Break down）が起こり、Ｐウェル４の電位が
上昇する。このため、Ｐウェル４と接地電圧VSS （Ｎ+
領域６ｂ）との間のバイポーラ動作により静電気が放電
されるようになっていた。
【０００５】
【発明が解決しようとする課題】このように、従来の入
力保護回路においては、各パッド毎に別途の入力保護回
路が設けられているため、静電気が注入されるときに、
静電気の放電パスが極めて小さいものとなっていた。こ
のため、大きい静電気が入力されると、放電パスの容量
を超えることがあり、静電気の放電が適切に行われない
という不都合な点があった。
力保護回路においては、各パッド毎に別途の入力保護回
路が設けられているため、静電気が注入されるときに、
静電気の放電パスが極めて小さいものとなっていた。こ
のため、大きい静電気が入力されると、放電パスの容量
を超えることがあり、静電気の放電が適切に行われない
という不都合な点があった。
【０００６】そこで、本発明の目的は、静電気の量の大
小にかかわらず、入力された静電気を適切に放電し得る
入力保護回路を提供しようとするものである。
小にかかわらず、入力された静電気を適切に放電し得る
入力保護回路を提供しようとするものである。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１に記載の入力保護回路は、半導体
基板内のＰウェル上に形成された複数のパッド（PAD1〜
PAD5）と、隣接したパッド（PAD1〜PAD5）間に形成され
る第１放電パスと、各パッド（PAD1〜PAD5）と接地電圧
(VSS) との間に形成される第２放電パスと、を有する構
成とした。
め、本発明の請求項１に記載の入力保護回路は、半導体
基板内のＰウェル上に形成された複数のパッド（PAD1〜
PAD5）と、隣接したパッド（PAD1〜PAD5）間に形成され
る第１放電パスと、各パッド（PAD1〜PAD5）と接地電圧
(VSS) との間に形成される第２放電パスと、を有する構
成とした。
【０００８】この請求項１に係る入力保護回路において
は、入力された静電気は第１放電パス及び第２放電パス
を通って接地電圧に放電される。即ち、請求項１に係る
入力保護回路においては、隣接する各パッドを相互に連
結して多段階の放電ループを形成する。このため、静電
気に対する耐圧が向上し、多量の静電気であっても、支
障なく放電することができる。
は、入力された静電気は第１放電パス及び第２放電パス
を通って接地電圧に放電される。即ち、請求項１に係る
入力保護回路においては、隣接する各パッドを相互に連
結して多段階の放電ループを形成する。このため、静電
気に対する耐圧が向上し、多量の静電気であっても、支
障なく放電することができる。
【０００９】また、流入した静電気は複数のパッド間に
おいて相互に連結された第１放電パス及び第２放電パス
を通って多段階にわたって放電されるため、結果的に、
静電気を低減させることができる。請求項２に記載され
ているように、前記複数のパッド（PAD1〜PAD5）は、前
記Ｐウェル内に形成されたＮ+ 領域と接続される。この
Ｎ+ 領域の内部には、該Ｎ + 領域よりも深い深さを有す
るＮ+ ウェルが形成されており、接合抵抗を低減するこ
とができるようになっている。
おいて相互に連結された第１放電パス及び第２放電パス
を通って多段階にわたって放電されるため、結果的に、
静電気を低減させることができる。請求項２に記載され
ているように、前記複数のパッド（PAD1〜PAD5）は、前
記Ｐウェル内に形成されたＮ+ 領域と接続される。この
Ｎ+ 領域の内部には、該Ｎ + 領域よりも深い深さを有す
るＮ+ ウェルが形成されており、接合抵抗を低減するこ
とができるようになっている。
【００１０】請求項３に記載されているように、前記第
２放電パスは、前記Ｐウェルと接地電極間に形成された
ダイオードから形成することができる。パッドから供給
された静電荷はこの該ダイオードを経て放電される。請
求項４に記載されているように、各ダイオードは、例え
ば、前記Ｐウェル内に形成されたＰ+ 領域及びＮ+ 領域
に形成され、前記Ｎ+ 領域に接地電極が接続するように
形成することができる。
２放電パスは、前記Ｐウェルと接地電極間に形成された
ダイオードから形成することができる。パッドから供給
された静電荷はこの該ダイオードを経て放電される。請
求項４に記載されているように、各ダイオードは、例え
ば、前記Ｐウェル内に形成されたＰ+ 領域及びＮ+ 領域
に形成され、前記Ｎ+ 領域に接地電極が接続するように
形成することができる。
【００１１】或いは、請求項５に記載されているよう
に、前記各ダイオードは、第１Ｎ+ 領域と平行に形成さ
れ、接地電極が接続された第２Ｎ+ 領域と、前記Ｐウェ
ルとの間に形成することができる。本発明のうち、請求
項６に記載の入力保護回路は、半導体基板内に形成され
た第１導電型ウェルと、該第１導電型ウェル上に形成さ
れた複数のパッド（PAD1〜PAD5）と、隣接したパッド
（PAD1〜PAD5）間に形成されたバイポーラトランジスタ
と、前記第１導電型ウェルと接地電極間に形成されたダ
イオードと、を備えて構成されることを特徴とする。
に、前記各ダイオードは、第１Ｎ+ 領域と平行に形成さ
れ、接地電極が接続された第２Ｎ+ 領域と、前記Ｐウェ
ルとの間に形成することができる。本発明のうち、請求
項６に記載の入力保護回路は、半導体基板内に形成され
た第１導電型ウェルと、該第１導電型ウェル上に形成さ
れた複数のパッド（PAD1〜PAD5）と、隣接したパッド
（PAD1〜PAD5）間に形成されたバイポーラトランジスタ
と、前記第１導電型ウェルと接地電極間に形成されたダ
イオードと、を備えて構成されることを特徴とする。
【００１２】請求項７に記載されているように、前記バ
イポーラトランジスタは、基板電圧電極をベース電極と
し、隣接する各パッドをそれぞれコレクタ電極及びエミ
ッタ電極とすることができる。更に、請求項８に記載さ
れているように、前記ダイオードは、前記第１導電型ウ
ェル内に形成され、第２導電型不純物領域に接続された
接地電極及び第１導電型ウェルに接続されて構成するこ
とができる。
イポーラトランジスタは、基板電圧電極をベース電極と
し、隣接する各パッドをそれぞれコレクタ電極及びエミ
ッタ電極とすることができる。更に、請求項８に記載さ
れているように、前記ダイオードは、前記第１導電型ウ
ェル内に形成され、第２導電型不純物領域に接続された
接地電極及び第１導電型ウェルに接続されて構成するこ
とができる。
【００１３】請求項９に記載されているように、前記第
１導電型は、Ｎ型及びＰ型のいずれか一方であり、前記
第２導電型は他方である。
１導電型は、Ｎ型及びＰ型のいずれか一方であり、前記
第２導電型は他方である。
【００１４】
【発明の実施の形態】以下、本発明に係る一実施形態を
図１〜図３を用いて説明する。図１は本実施形態に係る
入力保護回路の回路図であり、図２は同入力保護回路の
平面図であり、図３は図２のＡ−Ｂ矢視断面図である。
本実施形態に係る入力保護回路においては、図１に示し
たように、隣接するパッドＰＡＤ１〜ＰＡＤ５の間にそ
れぞれバイポーラトランジスタＢ１〜Ｂ４が接続され、
それらバイポーラトランジスタＢ１〜Ｂ４のベースは基
板電圧(VBB) ライン１４及びダイオードＤ１を経て接地
電圧(VSS) 端子に接続されている。バイポーラトランジ
スタＢ１〜Ｂ４が第１放電パスを形成している。
図１〜図３を用いて説明する。図１は本実施形態に係る
入力保護回路の回路図であり、図２は同入力保護回路の
平面図であり、図３は図２のＡ−Ｂ矢視断面図である。
本実施形態に係る入力保護回路においては、図１に示し
たように、隣接するパッドＰＡＤ１〜ＰＡＤ５の間にそ
れぞれバイポーラトランジスタＢ１〜Ｂ４が接続され、
それらバイポーラトランジスタＢ１〜Ｂ４のベースは基
板電圧(VBB) ライン１４及びダイオードＤ１を経て接地
電圧(VSS) 端子に接続されている。バイポーラトランジ
スタＢ１〜Ｂ４が第１放電パスを形成している。
【００１５】各パッドＰＡＤ１〜ＰＡＤ５とバイポーラ
トランジスタＢ１〜Ｂ４のベース間には、ダイオードＤ
２が並列に連結されている。更に、それらパッドＰＡＤ
１〜ＰＡＤ５とバイポーラトランジスタＢ１〜Ｂ４のベ
ース間には、抵抗Ｒ及びダイオードＤ３の直列回路が前
記ダイオードＤ２に並列に接続されている。ダイオード
Ｄ１，Ｄ３が第２放電パスを形成している。抵抗Ｒとダ
イオードＤ３との接続点には内部回路３が接続されてい
る。前記第２放電パスは、初期バイポーラトランジスタ
がターンオンされる前に流入される電荷の一部が抵抗
Ｒ、ダイオードＤ３及びダイオードＤ1 を介して接地電
圧(VSS) 端子に放電されるパスを意味する。尚、ダイオ
ードＤ２は、バイポーラトランジスタのＰＮ接合により
自然に形成されるものである。
トランジスタＢ１〜Ｂ４のベース間には、ダイオードＤ
２が並列に連結されている。更に、それらパッドＰＡＤ
１〜ＰＡＤ５とバイポーラトランジスタＢ１〜Ｂ４のベ
ース間には、抵抗Ｒ及びダイオードＤ３の直列回路が前
記ダイオードＤ２に並列に接続されている。ダイオード
Ｄ１，Ｄ３が第２放電パスを形成している。抵抗Ｒとダ
イオードＤ３との接続点には内部回路３が接続されてい
る。前記第２放電パスは、初期バイポーラトランジスタ
がターンオンされる前に流入される電荷の一部が抵抗
Ｒ、ダイオードＤ３及びダイオードＤ1 を介して接地電
圧(VSS) 端子に放電されるパスを意味する。尚、ダイオ
ードＤ２は、バイポーラトランジスタのＰＮ接合により
自然に形成されるものである。
【００１６】図３に示すように、相互に隣接するパッド
ＰＡＤ１とパッドＰＡＤ２との間に形成され、抵抗Ｒと
して作用するＮ+ 領域１０は、メタルオプション（Meta
l Option）処理を行って、抵抗値の再調整を可能にして
いる。更に、接合容量（Junction Capacitance）を減少
させるため、Ｎウェル１１をＮ+ 領域１０の内部におい
てＮ+ 領域１０よりも深く形成した。
ＰＡＤ１とパッドＰＡＤ２との間に形成され、抵抗Ｒと
して作用するＮ+ 領域１０は、メタルオプション（Meta
l Option）処理を行って、抵抗値の再調整を可能にして
いる。更に、接合容量（Junction Capacitance）を減少
させるため、Ｎウェル１１をＮ+ 領域１０の内部におい
てＮ+ 領域１０よりも深く形成した。
【００１７】更に、各パッドの周辺にＰ+ 領域１２を形
成し、Ｎ+ 領域１０からＰウェル１３に流入される電荷
が、容易にＰ+ 領域１２を経て基板電圧VBB ライン１４
に伝達されるようになっている。このとき、総接合容量
は、従来技術（静電容量は３〜４pf）に比べて１／３程
度減少した値である２pf未満になるように構成する。図
３に示すように、各バイポーラトランジスタＢ１〜Ｂ４
は、Ｐウェル１３内に形成されたＰ+ 領域１２に接続さ
れる基板電圧(VBB) ライン１４に接続する部分をベース
電極とし、隣接する各パッドＰＡＤ１，ＰＡＤ２をそれ
ぞれコレクタ電極及びエミッタ電極として構成される。
成し、Ｎ+ 領域１０からＰウェル１３に流入される電荷
が、容易にＰ+ 領域１２を経て基板電圧VBB ライン１４
に伝達されるようになっている。このとき、総接合容量
は、従来技術（静電容量は３〜４pf）に比べて１／３程
度減少した値である２pf未満になるように構成する。図
３に示すように、各バイポーラトランジスタＢ１〜Ｂ４
は、Ｐウェル１３内に形成されたＰ+ 領域１２に接続さ
れる基板電圧(VBB) ライン１４に接続する部分をベース
電極とし、隣接する各パッドＰＡＤ１，ＰＡＤ２をそれ
ぞれコレクタ電極及びエミッタ電極として構成される。
【００１８】また、図２に示すように、各パッドＰＡＤ
１〜ＰＡＤ５には突出部１５，１６が相互に平行に形成
されている。各バイポーラトランジスタＢ１〜Ｂ４のコ
レクタ電極及びエミッタ電極は、各パッドＰＡＤ１〜Ｐ
ＡＤ５の突出部１５，１６と直交する基板電圧(VBB) ラ
イン１４及び絶縁層５（図３参照）を介して形成されて
いる。尚、図中、Ｂ５，Ｂ６は、バイポーラトランジス
タを示す。
１〜ＰＡＤ５には突出部１５，１６が相互に平行に形成
されている。各バイポーラトランジスタＢ１〜Ｂ４のコ
レクタ電極及びエミッタ電極は、各パッドＰＡＤ１〜Ｐ
ＡＤ５の突出部１５，１６と直交する基板電圧(VBB) ラ
イン１４及び絶縁層５（図３参照）を介して形成されて
いる。尚、図中、Ｂ５，Ｂ６は、バイポーラトランジス
タを示す。
【００１９】以下、このように構成された入力保護回路
の動作を説明する。先ず、Ｎ+ 領域１０を経てパッドＰ
ＡＤ１に静電気が流入すると、Ｎ+ 領域１０とＰウェル
１３との間の降伏により、電荷がＰウェル１３側に流入
される。Ｐウェル１３に流入された電荷は、Ｐ+ 領域１
２を経て基板電圧VBB ライン１４に放電され、且つ、隣
接するＮ+ 領域１０との間でバイポーラ動作が行われ、
静電気はパッドＰＡＤ２に流入される。このとき、Ｐ+
領域１２を経て基板電圧VBBライン１４に放電された電
荷は、基板電圧VBB と接地電圧VSS との接合により、接
地電圧VSS に放電される。
の動作を説明する。先ず、Ｎ+ 領域１０を経てパッドＰ
ＡＤ１に静電気が流入すると、Ｎ+ 領域１０とＰウェル
１３との間の降伏により、電荷がＰウェル１３側に流入
される。Ｐウェル１３に流入された電荷は、Ｐ+ 領域１
２を経て基板電圧VBB ライン１４に放電され、且つ、隣
接するＮ+ 領域１０との間でバイポーラ動作が行われ、
静電気はパッドＰＡＤ２に流入される。このとき、Ｐ+
領域１２を経て基板電圧VBBライン１４に放電された電
荷は、基板電圧VBB と接地電圧VSS との接合により、接
地電圧VSS に放電される。
【００２０】パッドＰＡＤ２に流入された電荷は、パッ
ドＰＡＤ１と同様な過程により、一部は基板電圧VBB ラ
イン１４に放電され、一部は隣接したパッドＰＡＤ３と
の間でバイポーラ動作を行ってパッドＰＡＤ３に放電さ
れる。以上の動作を隣接するパッドＰＡＤ１〜ＰＡＤ５
の間で繰り返すことにより、動作を終了するようになっ
ている。
ドＰＡＤ１と同様な過程により、一部は基板電圧VBB ラ
イン１４に放電され、一部は隣接したパッドＰＡＤ３と
の間でバイポーラ動作を行ってパッドＰＡＤ３に放電さ
れる。以上の動作を隣接するパッドＰＡＤ１〜ＰＡＤ５
の間で繰り返すことにより、動作を終了するようになっ
ている。
【００２１】本実施形態に係る入力保護回路では、接地
電圧VSS を最終放電パスとして形成したが、電源電圧
（図示せず）ラインを最終放電パスとして形成すること
もできる。更に、接地電圧VSS に放電された静電気が、
放電を容易に行うため、接地電圧VSS ラインと電源電圧
ラインを接続する放電パスを用いることもできる。
電圧VSS を最終放電パスとして形成したが、電源電圧
（図示せず）ラインを最終放電パスとして形成すること
もできる。更に、接地電圧VSS に放電された静電気が、
放電を容易に行うため、接地電圧VSS ラインと電源電圧
ラインを接続する放電パスを用いることもできる。
【００２２】
【発明の効果】以上説明したように本発明に係る入力保
護回路においては、各パッドを相互連結して多段階の放
電ループを形成するため、静電気に対する耐圧を向上し
得るという効果がある。又、流入した静電気は、複数の
パッド間に相互連結されたバイポーラトランジスタを経
て多段階に放電され、更に、基板電圧VBB ラインを経て
放電されるため、静電気を低減し得るという効果があ
る。
護回路においては、各パッドを相互連結して多段階の放
電ループを形成するため、静電気に対する耐圧を向上し
得るという効果がある。又、流入した静電気は、複数の
パッド間に相互連結されたバイポーラトランジスタを経
て多段階に放電され、更に、基板電圧VBB ラインを経て
放電されるため、静電気を低減し得るという効果があ
る。
【００２３】更に、Ｎ＋領域の内方側にＮウェルを形成
しているため、接合キャパシタンスを低減し得るという
効果がある。
しているため、接合キャパシタンスを低減し得るという
効果がある。
【図１】本発明の一実施形態に係る入力保護回路の回路
図である。
図である。
【図２】図１に示した入力保護回路の平面図である。
【図３】図２のＡ−Ｂ線矢視断面図である。
【図４】従来の入力保護回路の回路図である。
【図５】従来の入力保護回路のレイアウトを示した図で
ある。
ある。
３ 内部回路 ５ フィールド酸化膜 １０ Ｎ+ 領域 １１ Ｎウェル １２ Ｐ+ 領域 １３ Ｐウェル １４ 基板電圧ライン １５，１６ 突出部 Ｂ１〜Ｂ６ バイポーラトランジスタ Ｄ１〜Ｄ３ ダイオード ＰＡＤ１〜ＰＡＤ５ パッド VBB 基板電圧 VSS 接地電圧
Claims (9)
- 【請求項１】 半導体基板内のＰウェル上に形成された
複数のパッド（PAD1〜PAD5）と、 隣接したパッド（PAD1〜PAD5）間に形成される第１放電
パスと、 各パッド（PAD1〜PAD5）と接地電圧(VSS) との間に形成
される第２放電パスと、 を有することを特徴とする入力保護回路。 - 【請求項２】 前記複数のパッド（PAD1〜PAD5）は、前
記Ｐウェル内に形成されたＮ+ 領域と接続され、該Ｎ+
領域の内部には該Ｎ+ 領域よりも深い深さを有するＮ+
ウェルが形成されていることを特徴とする請求項１記載
の入力保護回路。 - 【請求項３】 前記第２放電パスは、前記Ｐウェルと接
地電極間に形成されたダイオードからなり、前記パッド
から供給された静電荷が前記ダイオードを経て放電する
ように形成されることを特徴とする請求項１記載の入力
保護回路。 - 【請求項４】 前記各ダイオードは、前記Ｐウェル内に
形成されたＰ+ 領域及びＮ+ 領域に形成され、前記Ｎ+
領域に接地電極が接続されたことを特徴とする請求項３
記載の入力保護回路。 - 【請求項５】 前記各ダイオードは、第１Ｎ+ 領域と平
行に形成され、接地電極が接続された第２Ｎ+ 領域と、
前記Ｐウェルとの間に形成されることを特徴とする請求
項３記載の入力保護回路。 - 【請求項６】 半導体基板内に形成された第１導電型ウ
ェルと、 該第１導電型ウェル上に形成された複数のパッド（PAD1
〜PAD5）と、 隣接したパッド（PAD1〜PAD5）間に形成されたバイポー
ラトランジスタと、 前記第１導電型ウェルと接地電極間に形成されたダイオ
ードと、 を備えて構成されることを特徴とする入力保護回路。 - 【請求項７】 前記バイポーラトランジスタは、基板電
圧電極をベース電極とし、隣接する各パッドをそれぞれ
コレクタ電極及びエミッタ電極とすることを特徴とする
請求項６記載の入力保護回路。 - 【請求項８】 前記ダイオードは、前記第１導電型ウェ
ル内に形成され、第２導電型不純物領域に接続された接
地電極及び第１導電型ウェルに接続されて構成されるこ
とを特徴とする請求項６記載の入力保護回路。 - 【請求項９】 前記第１導電型は、Ｎ型及びＰ型のいず
れか一方であり、前記第２導電型は他方であることを特
徴とする請求項６〜８のいずれか１つに記載の入力保護
回路。
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