JPH10321871A - Ｓｏｉ構造を持つ半導体装置及びその製造方法 - Google Patents
Ｓｏｉ構造を持つ半導体装置及びその製造方法Info
- Publication number
- JPH10321871A JPH10321871A JP10126555A JP12655598A JPH10321871A JP H10321871 A JPH10321871 A JP H10321871A JP 10126555 A JP10126555 A JP 10126555A JP 12655598 A JP12655598 A JP 12655598A JP H10321871 A JPH10321871 A JP H10321871A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity
- layer
- implantation
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ構造を持つ半導体装置及びその製造方
法を提供する。 【解決手段】 本発明はＳＯＩ構造を持つ半導体装置及
びそれの製造方法に関し、Ｐ０型不純物イオンにより低
濃度にドピングされたソース／ドレーン拡張領域１１４
ａ，１１４ｂ，ＳＯＩ層１００ｃの下部部分に形成され
たＮ型不純物注入領域を有して構成されている。Ｐ0ソ
ース拡張領域１１４ａがＰ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成され、Ｐ0ドレーン拡張領域
１１４ｂがＰ+ソース領域１１２ｂと埋没酸化膜１００
ｂの間に形成されている。ＳＯＩ層１００ｃの下部部分
に形成されたＮ型不純物注入領域は三つの領域、すなわ
ち、Ｎ-型領域１１６ａ、Ｎ--型領域１０２，そして、
Ｎ-型領域１１６ｂを含む。このような半導体装置及び
それの製造方法により、ＳＯＩ層の厚さが１４００Å以
上としても、ショートチャンネル効果を改善させること
ができる。
法を提供する。 【解決手段】 本発明はＳＯＩ構造を持つ半導体装置及
びそれの製造方法に関し、Ｐ０型不純物イオンにより低
濃度にドピングされたソース／ドレーン拡張領域１１４
ａ，１１４ｂ，ＳＯＩ層１００ｃの下部部分に形成され
たＮ型不純物注入領域を有して構成されている。Ｐ0ソ
ース拡張領域１１４ａがＰ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成され、Ｐ0ドレーン拡張領域
１１４ｂがＰ+ソース領域１１２ｂと埋没酸化膜１００
ｂの間に形成されている。ＳＯＩ層１００ｃの下部部分
に形成されたＮ型不純物注入領域は三つの領域、すなわ
ち、Ｎ-型領域１１６ａ、Ｎ--型領域１０２，そして、
Ｎ-型領域１１６ｂを含む。このような半導体装置及び
それの製造方法により、ＳＯＩ層の厚さが１４００Å以
上としても、ショートチャンネル効果を改善させること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を持つ半導体装
置及びその製造方法に関するものであり、より具体的に
はＭＯＳトランジスターのソース及びドレーン領域の間
のブレークダウン電圧を減少させ、ショートチャンネル
効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を
改善するＳＯＩ構造を持つＭＯＳトランジスター及びそ
の製造方法に関するものである。
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を持つ半導体装
置及びその製造方法に関するものであり、より具体的に
はＭＯＳトランジスターのソース及びドレーン領域の間
のブレークダウン電圧を減少させ、ショートチャンネル
効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を
改善するＳＯＩ構造を持つＭＯＳトランジスター及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】現在、集積回路の製造において、ＰＭＯ
Ｓトランジスターのゲート電極は製造工程を単純化させ
るためにＮＭＯＳトランジスターのゲート電極と同一な
物質、例えば、Ｎ+型ポリシリコン膜から形成される。
バルク（ｂｕｌｋ）ＰＭＯＳトランジスター内では、一
般的に埋没チャンネル（ｂｕｒｉｅｄ ｃｈａｎｎｅ
ｌ）が使用される。ＳＯＩ構造を持つＰＭＯＳトランジ
スターは、チャンネル領域のシリコン厚さが薄く、ゲー
ト電極としてＮ+型ポリシリコン膜が使用される。この
場合において、ＳＯＩ ＰＭＯＳトランジスターとして
は、埋没チャンネルと類似したアキュムレーションモー
ドタイプ（ａｃｃｕｍｕｌａｔｉｏｎ ｍｏｄｅ ｔｙ
ｐｅ）が使用される。
Ｓトランジスターのゲート電極は製造工程を単純化させ
るためにＮＭＯＳトランジスターのゲート電極と同一な
物質、例えば、Ｎ+型ポリシリコン膜から形成される。
バルク（ｂｕｌｋ）ＰＭＯＳトランジスター内では、一
般的に埋没チャンネル（ｂｕｒｉｅｄ ｃｈａｎｎｅ
ｌ）が使用される。ＳＯＩ構造を持つＰＭＯＳトランジ
スターは、チャンネル領域のシリコン厚さが薄く、ゲー
ト電極としてＮ+型ポリシリコン膜が使用される。この
場合において、ＳＯＩ ＰＭＯＳトランジスターとして
は、埋没チャンネルと類似したアキュムレーションモー
ドタイプ（ａｃｃｕｍｕｌａｔｉｏｎ ｍｏｄｅ ｔｙ
ｐｅ）が使用される。
【０００３】図１は従来ＳＯＩ構造を持つＭＯＳトラン
ジスターを示す断面図である。従来ＭＯＳトランジスタ
ーは、シリコン基板１０ａ、埋没酸化膜１０ｂ、そし
て、ＳＯＩ層（例えば、Ｐ−型半導体層）１０ｃとして
形成されるＳＯＩ構造を持つ。埋没酸化膜１０ｂがシリ
コン基板１０ａのメーン表面上に形成されている。ＳＯ
Ｉ層１０ｃは埋没酸化膜１０ｂ上に形成されている。Ｓ
ＯＩ層１０ｃ上に形成されたＭＯＳトランジスターは、
Ｐ+拡散領域（例えば、ソース／ドレーン領域）１８，
チャンネル領域（例えば、Ｐ-型半導体層の一部）、そ
して、Ｐ+型ポリシリコンから形成されるゲート電極１
４を含む。ゲート電極１４がゲート酸化膜１２を間にお
いて、チャンネル領域上に形成されている。又、ゲート
スペーサー１６がゲート電極１４の両側壁に形成されて
いる。
ジスターを示す断面図である。従来ＭＯＳトランジスタ
ーは、シリコン基板１０ａ、埋没酸化膜１０ｂ、そし
て、ＳＯＩ層（例えば、Ｐ−型半導体層）１０ｃとして
形成されるＳＯＩ構造を持つ。埋没酸化膜１０ｂがシリ
コン基板１０ａのメーン表面上に形成されている。ＳＯ
Ｉ層１０ｃは埋没酸化膜１０ｂ上に形成されている。Ｓ
ＯＩ層１０ｃ上に形成されたＭＯＳトランジスターは、
Ｐ+拡散領域（例えば、ソース／ドレーン領域）１８，
チャンネル領域（例えば、Ｐ-型半導体層の一部）、そ
して、Ｐ+型ポリシリコンから形成されるゲート電極１
４を含む。ゲート電極１４がゲート酸化膜１２を間にお
いて、チャンネル領域上に形成されている。又、ゲート
スペーサー１６がゲート電極１４の両側壁に形成されて
いる。
【０００４】前述した構造において、Ｎ+型ポリシリコ
ン層がゲート電極１４に使用される場合には、ＳＯＩ層
１０ｃが約１０００Å未満の厚さで用いられると、チャ
ンネル領域はゲート電圧が印加されなくても完全にディ
プリション（ｄｅＰｌｅｔｉｏｎ）、すなわち空乏化さ
れる。それは、チャンネルとゲート電極の間のバンド構
造差（ｂａｎｄ ｓｔｒｕｃｔｕｒａｌ ｄｉｆｆｅｒ
ｅｎｃｅ）のためである。従って、ＳＯＩ層１０ｃの下
側部分（底部部分）において、Ｐ+ソース、Ｐ-チャンネ
ル、そして、Ｐ+ドレーン型領域から形成されるボディ
電流流れ経路（中立領域）（ｂｏｄｙ ｃｕｒｒｅｎｔ
ｆｌｏｗ ｐａｔｈ（ｎｅｕｔｒａｌｒｅｇｉｏ
ｎ））は発生しない。又、ネガティブゲート電圧が印加
される場合には、チャンネル領域の表面にアキュムレー
ションチャンネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａ
ｎｎｅｌ）が形成される。
ン層がゲート電極１４に使用される場合には、ＳＯＩ層
１０ｃが約１０００Å未満の厚さで用いられると、チャ
ンネル領域はゲート電圧が印加されなくても完全にディ
プリション（ｄｅＰｌｅｔｉｏｎ）、すなわち空乏化さ
れる。それは、チャンネルとゲート電極の間のバンド構
造差（ｂａｎｄ ｓｔｒｕｃｔｕｒａｌ ｄｉｆｆｅｒ
ｅｎｃｅ）のためである。従って、ＳＯＩ層１０ｃの下
側部分（底部部分）において、Ｐ+ソース、Ｐ-チャンネ
ル、そして、Ｐ+ドレーン型領域から形成されるボディ
電流流れ経路（中立領域）（ｂｏｄｙ ｃｕｒｒｅｎｔ
ｆｌｏｗ ｐａｔｈ（ｎｅｕｔｒａｌｒｅｇｉｏ
ｎ））は発生しない。又、ネガティブゲート電圧が印加
される場合には、チャンネル領域の表面にアキュムレー
ションチャンネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａ
ｎｎｅｌ）が形成される。
【０００５】しかし、ＳＯＩ層１０ｃの厚さを約１４０
０Å以上とした上述した構造を持つ従来のＭＯＳトラン
ジスターでは、チャンネル領域はゲート電圧が印加され
ない場合に完全に空乏化されることはない。従って、Ｓ
ＯＩ層１０ｃの下側部分にＰ+ソース、Ｐ-チャンネル、
そして、Ｐ-ドレーン型領域により形成されるボディ電
流流れ経路（中立領域）が発生してしまい、ゲート電圧
が印加されなくともリーク電流が発生し、ボディ電流流
れ経路を通じて電流が流れてしまうようになる。又、ソ
ース及びドレーン領域の間に電圧が印加される場合に
は、チャンネル領域の下側部分が容易に空乏化すること
になる。これにより、ソース／ドレーンブレークダウン
電圧が減少する。
０Å以上とした上述した構造を持つ従来のＭＯＳトラン
ジスターでは、チャンネル領域はゲート電圧が印加され
ない場合に完全に空乏化されることはない。従って、Ｓ
ＯＩ層１０ｃの下側部分にＰ+ソース、Ｐ-チャンネル、
そして、Ｐ-ドレーン型領域により形成されるボディ電
流流れ経路（中立領域）が発生してしまい、ゲート電圧
が印加されなくともリーク電流が発生し、ボディ電流流
れ経路を通じて電流が流れてしまうようになる。又、ソ
ース及びドレーン領域の間に電圧が印加される場合に
は、チャンネル領域の下側部分が容易に空乏化すること
になる。これにより、ソース／ドレーンブレークダウン
電圧が減少する。
【０００６】又、上述した構造において、チャンネルの
長さを短くすると、ショ−トチャンネル効果が非常に増
加してしまうといった、新しい問題点が生じてしまう。
長さを短くすると、ショ−トチャンネル効果が非常に増
加してしまうといった、新しい問題点が生じてしまう。
【０００７】
【発明が解決しようとする課題】本発明は、ソース及び
ドレーン領域の間のブレークダウン電圧を効果的に減少
させることができるし、ショートチャンネル（短チャン
ネル）効果を改善することができるＳＯＩ構造を持つＭ
ＯＳトランジスターを提供することを目的とする。
ドレーン領域の間のブレークダウン電圧を効果的に減少
させることができるし、ショートチャンネル（短チャン
ネル）効果を改善することができるＳＯＩ構造を持つＭ
ＯＳトランジスターを提供することを目的とする。
【０００８】また、本発明の他の目的はソース及びドレ
ーン領域の間のブレークダウン電圧を効果的に減少さ
せ、ショートチャンネル効果を改善することができるＳ
ＯＩ構造を持つＭＯＳトランジスターの製造方法を提供
することにある。
ーン領域の間のブレークダウン電圧を効果的に減少さ
せ、ショートチャンネル効果を改善することができるＳ
ＯＩ構造を持つＭＯＳトランジスターの製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ため、本発明によれば、ＳＯＩ構造を持つ半導体装置
は、メーン表面を持つ半導体基板、半導体基板のメーン
表面上に形成された絶縁層、素子（ｅｌｅｍｅｎｔ）形
成領域を持ち、絶縁層上に形成された半導体層、半導体
層の素子形成領域内に形成された第１導電型のチャンネ
ル領域、半導体層の下部部分に形成された第１導電型と
反対である第２導電型を持つ不純物注入領域、素子形成
領域内のチャンネル領域をサンドイッチさせる第１導電
型の対となった不純物拡散領域を、チャンネル領域上に
ゲート酸化膜を間において、形成されたゲート電極の下
側に素子形成領域内の不純物拡散領域が各々形成されて
いるので、不純物拡散領域に比べて比較的に低いドーピ
ング濃度を持つように形成された第１導電型の対となっ
た拡散領域拡張領域（ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏ
ｎ ｅｘｔｅｎｓｉｏｎｓ）、及び素子形成領域内の不
純物注入領域の両端に形成され、各拡散領域拡張領域及
び不純物注入領域の間に位置した第２導電型の対となっ
た注入領域拡張領域（ｉｎｊｅｃｔｉｏｎ ｒｅｇｉｏ
ｎ ｅｘｔｅｎｓｉｏｎｓ）を含み、不純物拡散領域の
下側に各々対となったＰＮ接合が形成され、各ＰＮ接合
は各拡散領域領域及びこれらに隣接した各注入領域拡張
領域に構成され、それぞれの注入領域拡張領域は、不純
物注入領域に比べて比較的高いドーピング濃度を持つ構
成とされている。
ため、本発明によれば、ＳＯＩ構造を持つ半導体装置
は、メーン表面を持つ半導体基板、半導体基板のメーン
表面上に形成された絶縁層、素子（ｅｌｅｍｅｎｔ）形
成領域を持ち、絶縁層上に形成された半導体層、半導体
層の素子形成領域内に形成された第１導電型のチャンネ
ル領域、半導体層の下部部分に形成された第１導電型と
反対である第２導電型を持つ不純物注入領域、素子形成
領域内のチャンネル領域をサンドイッチさせる第１導電
型の対となった不純物拡散領域を、チャンネル領域上に
ゲート酸化膜を間において、形成されたゲート電極の下
側に素子形成領域内の不純物拡散領域が各々形成されて
いるので、不純物拡散領域に比べて比較的に低いドーピ
ング濃度を持つように形成された第１導電型の対となっ
た拡散領域拡張領域（ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏ
ｎ ｅｘｔｅｎｓｉｏｎｓ）、及び素子形成領域内の不
純物注入領域の両端に形成され、各拡散領域拡張領域及
び不純物注入領域の間に位置した第２導電型の対となっ
た注入領域拡張領域（ｉｎｊｅｃｔｉｏｎ ｒｅｇｉｏ
ｎ ｅｘｔｅｎｓｉｏｎｓ）を含み、不純物拡散領域の
下側に各々対となったＰＮ接合が形成され、各ＰＮ接合
は各拡散領域領域及びこれらに隣接した各注入領域拡張
領域に構成され、それぞれの注入領域拡張領域は、不純
物注入領域に比べて比較的高いドーピング濃度を持つ構
成とされている。
【００１０】上述した目的を達成するため、本発明によ
ると、さらにＳＯＩ構造を持つ半導体装置の製造方法
は、半導体基板のメーン表面上にＳＯＩ基板を形成する
ための絶縁層を間において、半導体層を形成する段階、
絶縁層と直接接触される不純物注入領域を形成するため
に半導体層内に不純物を注入する段階、第２導電型の不
純物注入領域上に第１導電型の素子形成領域を形成する
ために半導体層内に不純物を注入する段階、素子形成領
域上にゲート構造を形成する段階、第１導電型の第１不
純物注入層を形成するためにゲート構造をマスクとして
使用して素子形成領域内に不純物をイオン注入する段
階、第１不純物注入層の真下に第１導電型の第２不純物
注入層を形成するためにゲート構造をマスクとして使用
して素子形成領域内に不純物を注入する段階、不純物注
入領域内部に第２導電型の第３不純物注入層を形成する
ためにゲート構造をマスクとして使用して不純物注入領
域内に不純物を注入する段階、第１、第２、そして、第
３不純物注入層を拡散させるために熱処理を遂行する段
階を含み、第１不純物注入層は対となったソース／ドレ
ーン領域を形成するように拡散され、第２不純物注入層
はソース／ドレーン領域に比べて比較的低いドーピング
濃度を持つ対となったソース／ドレーン領域拡張領域を
形成するように拡散され、第３不純物注入層は不純物注
入領域の両端に対となった注入領域拡張領域を形成する
ように拡散する。
ると、さらにＳＯＩ構造を持つ半導体装置の製造方法
は、半導体基板のメーン表面上にＳＯＩ基板を形成する
ための絶縁層を間において、半導体層を形成する段階、
絶縁層と直接接触される不純物注入領域を形成するため
に半導体層内に不純物を注入する段階、第２導電型の不
純物注入領域上に第１導電型の素子形成領域を形成する
ために半導体層内に不純物を注入する段階、素子形成領
域上にゲート構造を形成する段階、第１導電型の第１不
純物注入層を形成するためにゲート構造をマスクとして
使用して素子形成領域内に不純物をイオン注入する段
階、第１不純物注入層の真下に第１導電型の第２不純物
注入層を形成するためにゲート構造をマスクとして使用
して素子形成領域内に不純物を注入する段階、不純物注
入領域内部に第２導電型の第３不純物注入層を形成する
ためにゲート構造をマスクとして使用して不純物注入領
域内に不純物を注入する段階、第１、第２、そして、第
３不純物注入層を拡散させるために熱処理を遂行する段
階を含み、第１不純物注入層は対となったソース／ドレ
ーン領域を形成するように拡散され、第２不純物注入層
はソース／ドレーン領域に比べて比較的低いドーピング
濃度を持つ対となったソース／ドレーン領域拡張領域を
形成するように拡散され、第３不純物注入層は不純物注
入領域の両端に対となった注入領域拡張領域を形成する
ように拡散する。
【００１１】図５を参照して本発明の構成を説明する
と、本発明の実施例による新規なＳＯＩ構造を持つ半導
体装置は、ＳＯＩ構造を持つＭＯＳトランジスターの利
点を提供し、ＳＯＩ層の厚さが１４００Å以上であれ
ば、ソース／ドレーン領域の下側に形成されたＰＮ接合
により、ＳＯＩ層の下側部分で発生するボディ電流流れ
経路を効果的に防止することができる。又、本発明のＰ
Ｎ接合によるＳＯＩ層の下側部分に空乏領域が発生し難
くなるという利点を提供することができる。結果的に、
チャンネル突き抜け（パンチスルー）現象が発生されな
く、従って、ショートチャンネル効果を改善することが
できる。
と、本発明の実施例による新規なＳＯＩ構造を持つ半導
体装置は、ＳＯＩ構造を持つＭＯＳトランジスターの利
点を提供し、ＳＯＩ層の厚さが１４００Å以上であれ
ば、ソース／ドレーン領域の下側に形成されたＰＮ接合
により、ＳＯＩ層の下側部分で発生するボディ電流流れ
経路を効果的に防止することができる。又、本発明のＰ
Ｎ接合によるＳＯＩ層の下側部分に空乏領域が発生し難
くなるという利点を提供することができる。結果的に、
チャンネル突き抜け（パンチスルー）現象が発生されな
く、従って、ショートチャンネル効果を改善することが
できる。
【００１２】また、本発明においては、上記ＭＯＳトラ
ンジスタの製造方法が提供されることとなる。
ンジスタの製造方法が提供されることとなる。
【００１３】
【発明の実施の形態】以下、図２から図６を参照して本
発明の実施例を詳細に説明する。
発明の実施例を詳細に説明する。
【００１４】図５を参照すると、本発明の実施例による
新規なＭＯＳトランジスターは、シリコン基板１００
ａ、埋没酸化膜１００ｂ、そして、ＳＯＩ層（例えば、
Ｐ型半導体層）１００ｃに形成されるＳＯＩ構造を含
む。埋没酸化膜１００ｂは半導体基板１００ａのメーン
表面上に形成されている。ＳＯＩ層１００ｃは、埋没酸
化膜１００ｂ上に形成されている。ＳＯＩ層１００ｃ上
に形成されたＭＯＳトランジスターＰ+拡散領域（例え
ば、ソース及びドレーン領域）１１２ａ，１１２ｂ，チ
ャンネル領域（例えば、Ｐ-型半導体層の一部）１０
４，そして、Ｐ+型ポリシリコンで形成されるゲート電
極１０８を含む。ゲート電極１０８はチャンネル領域上
にゲート酸化膜１０６を間に挟んで形成されている。
又、ゲート電極１０８の両側壁には、ゲートスペーサー
１１０が形成されている。
新規なＭＯＳトランジスターは、シリコン基板１００
ａ、埋没酸化膜１００ｂ、そして、ＳＯＩ層（例えば、
Ｐ型半導体層）１００ｃに形成されるＳＯＩ構造を含
む。埋没酸化膜１００ｂは半導体基板１００ａのメーン
表面上に形成されている。ＳＯＩ層１００ｃは、埋没酸
化膜１００ｂ上に形成されている。ＳＯＩ層１００ｃ上
に形成されたＭＯＳトランジスターＰ+拡散領域（例え
ば、ソース及びドレーン領域）１１２ａ，１１２ｂ，チ
ャンネル領域（例えば、Ｐ-型半導体層の一部）１０
４，そして、Ｐ+型ポリシリコンで形成されるゲート電
極１０８を含む。ゲート電極１０８はチャンネル領域上
にゲート酸化膜１０６を間に挟んで形成されている。
又、ゲート電極１０８の両側壁には、ゲートスペーサー
１１０が形成されている。
【００１５】ＭＯＳトランジスターは、Ｐ0不純物イオ
ンが低濃度にドーピングされたソース及びドレーン拡張
領域１１４ａ、１１４ｂ及びＳＯＩ層１００ｃの下部部
分に形成されたＮ型不純物注入領域を有する。Ｐ0ソー
ス拡張領域１１４ａは、Ｐ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成されているし、Ｐ0ドレーン
拡張領域１１４ｂは、Ｐ+ソース領域１１２ｂと埋没酸
化膜１００ｂの間に形成されている。ＳＯＩ層１００ｃ
の下部部分に形成されたＮ型不純物注入領域は、三つの
領域、すなわち、Ｎ-型領域１１６ａ，Ｎ-型領域１０
２，そして、Ｎ-型領域１１６ｂを含む。これら領域１
１６ａ，１０２，１１６ｂはソースドレーン拡張領域１
１４ａ，１１４ｂの間にＳＯＩ層１００ｃの下部部分に
ボディ電流流れ経路（ｂｏｄｙ ｃｕｒｒｅｎｔ ｆｌ
ｏｗ Ｐａｔｈ）が発生するのを防止するように直列に
形成されている。従って、電圧がソース及びドレーン領
域１１２ａ，１１２ｂに印加される場合には、ＰＮ接合
がソース及びドレーン領域１１２ａ，１１２ｂの下側に
各々形成される。各ＰＮ接合は、ソース／ドレーン拡張
領域１１４ａないし１１４ｂとＮ-型領域（すなわち、
Ｎ-型拡張領域）１１６ａないし１１６ｂから構成され
る。これらＰＮ接合は図１に図示された従来ＭＯＳトラ
ンジスターのＰ+／Ｐ-接合と比較し、ＳＯＩ層１００ｃ
が約１４００Å以上で、ボディ電流流れ経路が発生する
のを効果的に防止するようになっている。又、ＳＯＩ層
１００ｃの厚さが約１４００Å以上になっても、ＰＮ接
合によりＳＯＩ層１００ｃ内に空乏領域が容易に形成さ
れなくなる。これはチャンネルパンチスルー現象を発生
し難しくして、ショートチャンネル効果が改善される。
ンが低濃度にドーピングされたソース及びドレーン拡張
領域１１４ａ、１１４ｂ及びＳＯＩ層１００ｃの下部部
分に形成されたＮ型不純物注入領域を有する。Ｐ0ソー
ス拡張領域１１４ａは、Ｐ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成されているし、Ｐ0ドレーン
拡張領域１１４ｂは、Ｐ+ソース領域１１２ｂと埋没酸
化膜１００ｂの間に形成されている。ＳＯＩ層１００ｃ
の下部部分に形成されたＮ型不純物注入領域は、三つの
領域、すなわち、Ｎ-型領域１１６ａ，Ｎ-型領域１０
２，そして、Ｎ-型領域１１６ｂを含む。これら領域１
１６ａ，１０２，１１６ｂはソースドレーン拡張領域１
１４ａ，１１４ｂの間にＳＯＩ層１００ｃの下部部分に
ボディ電流流れ経路（ｂｏｄｙ ｃｕｒｒｅｎｔ ｆｌ
ｏｗ Ｐａｔｈ）が発生するのを防止するように直列に
形成されている。従って、電圧がソース及びドレーン領
域１１２ａ，１１２ｂに印加される場合には、ＰＮ接合
がソース及びドレーン領域１１２ａ，１１２ｂの下側に
各々形成される。各ＰＮ接合は、ソース／ドレーン拡張
領域１１４ａないし１１４ｂとＮ-型領域（すなわち、
Ｎ-型拡張領域）１１６ａないし１１６ｂから構成され
る。これらＰＮ接合は図１に図示された従来ＭＯＳトラ
ンジスターのＰ+／Ｐ-接合と比較し、ＳＯＩ層１００ｃ
が約１４００Å以上で、ボディ電流流れ経路が発生する
のを効果的に防止するようになっている。又、ＳＯＩ層
１００ｃの厚さが約１４００Å以上になっても、ＰＮ接
合によりＳＯＩ層１００ｃ内に空乏領域が容易に形成さ
れなくなる。これはチャンネルパンチスルー現象を発生
し難しくして、ショートチャンネル効果が改善される。
【００１６】以下に、上述したＭＯＳトランジスターの
製造方法を図２ないし図５を参照しながら説明する。
製造方法を図２ないし図５を参照しながら説明する。
【００１７】図２を参照すると、シリコン基板１００
ａ、埋没酸化膜１００ｂ、そして、ＳＯＩ層（例えば、
半導体層）１００ｃを持つＳＯＩ基板１００を形成す
る。ＳＯＩ層１００ｃの下部部分にＮ--型不純物注入領
域１０２を形成するため、Ｎ型不純物イオン、例えば、
燐（Ｐ）イオンが約８Ｅ１１ａｔｏｍｓ／ｃｍ2のドー
ズ及び約１００ｋｅＶのエネルギでＳＯＩ基板１００の
ＳＯＩ層１００ｃ内にイオン注入される。ここに、用語
「ドーズ：ｄｏｓｅ」とは、不純物ドーパントのドーパ
ントドープ量を言う。次に、Ｐ型不純物イオン、例え
ば、ＢＦ2イオンが素子形成領域、特にＮ--型不純物注
入領域１０２上にＰ-型チャンネル領域１０４を形成す
るために約７Ｅ１１ａｔｏｍｓ／ｃｍ2のドーズ及び約
４０ｋｅＶのエネルギでＳＯＩ層１００ｃ内にイオン注
入される。
ａ、埋没酸化膜１００ｂ、そして、ＳＯＩ層（例えば、
半導体層）１００ｃを持つＳＯＩ基板１００を形成す
る。ＳＯＩ層１００ｃの下部部分にＮ--型不純物注入領
域１０２を形成するため、Ｎ型不純物イオン、例えば、
燐（Ｐ）イオンが約８Ｅ１１ａｔｏｍｓ／ｃｍ2のドー
ズ及び約１００ｋｅＶのエネルギでＳＯＩ基板１００の
ＳＯＩ層１００ｃ内にイオン注入される。ここに、用語
「ドーズ：ｄｏｓｅ」とは、不純物ドーパントのドーパ
ントドープ量を言う。次に、Ｐ型不純物イオン、例え
ば、ＢＦ2イオンが素子形成領域、特にＮ--型不純物注
入領域１０２上にＰ-型チャンネル領域１０４を形成す
るために約７Ｅ１１ａｔｏｍｓ／ｃｍ2のドーズ及び約
４０ｋｅＶのエネルギでＳＯＩ層１００ｃ内にイオン注
入される。
【００１８】図３に示されているように、ゲート酸化膜
１１０及びゲートポリシリコン層１０８が通常的なフォ
トリソグラフィにより順次形成され、パターニングされ
る。そして、ゲート構造を形成するためにゲート電極の
両側壁にゲートスペーサー１１０が形成される。
１１０及びゲートポリシリコン層１０８が通常的なフォ
トリソグラフィにより順次形成され、パターニングされ
る。そして、ゲート構造を形成するためにゲート電極の
両側壁にゲートスペーサー１１０が形成される。
【００１９】図４において、Ｐ型不純物イオン、例え
ば、ＢＦ2イオンがゲート構造をソース／ドレーン形成
マスクに使用して約２Ｅ１５ａｔｏｍｓ／ｃｍ2のドー
ズ及び約３０ｋｅＶのエネルギで、ＳＯＩ層１００ｃ内
にイオン注入される。この様にしてゲート構造の両側の
ＳＯＩ層１００ｃ内に不純物注入層１１２が形成され
る。同じように、ＢＦ2イオンがＳＯＩ層１００ｃ内の
不純物注入層１１２下部に不純物注入層１１４を形成す
るため、約１Ｅ１５ａｔｏｍｓ／ｃｍ2ドーズ及び６０
ｋｅＶのエネルギにＳＯＩ層１００ｃ内にイオン注入さ
れる。ここで示しているように、不純物注入層１１４は
ソース／ドレーンのための不純物注入層１１２より比較
的低いドーピング濃度を持ち、Ｐ-型チャンネル領域１
０４に比べて高いドーピング濃度を持つ。次、Ｎ型不純
物イオン例えば、砒素（Ａｓ）イオンを、不純物注入層
１１６を形成するためにゲート構造をマスクとして使用
して、約２Ｅ１３のドーズ及び約１８０ｋｅＶのエネル
ギに、Ｎ--型注入領域１０２内にイオン注入される。砒
素イオン注入をＳＯＩ基板１００に対して１５度角度で
行うことにより、不純物注入層１１６を不純物注入層１
１２，１１４の位置と比較してＮ--型不純物注入領域１
０２の内部部分に形成させることができる。
ば、ＢＦ2イオンがゲート構造をソース／ドレーン形成
マスクに使用して約２Ｅ１５ａｔｏｍｓ／ｃｍ2のドー
ズ及び約３０ｋｅＶのエネルギで、ＳＯＩ層１００ｃ内
にイオン注入される。この様にしてゲート構造の両側の
ＳＯＩ層１００ｃ内に不純物注入層１１２が形成され
る。同じように、ＢＦ2イオンがＳＯＩ層１００ｃ内の
不純物注入層１１２下部に不純物注入層１１４を形成す
るため、約１Ｅ１５ａｔｏｍｓ／ｃｍ2ドーズ及び６０
ｋｅＶのエネルギにＳＯＩ層１００ｃ内にイオン注入さ
れる。ここで示しているように、不純物注入層１１４は
ソース／ドレーンのための不純物注入層１１２より比較
的低いドーピング濃度を持ち、Ｐ-型チャンネル領域１
０４に比べて高いドーピング濃度を持つ。次、Ｎ型不純
物イオン例えば、砒素（Ａｓ）イオンを、不純物注入層
１１６を形成するためにゲート構造をマスクとして使用
して、約２Ｅ１３のドーズ及び約１８０ｋｅＶのエネル
ギに、Ｎ--型注入領域１０２内にイオン注入される。砒
素イオン注入をＳＯＩ基板１００に対して１５度角度で
行うことにより、不純物注入層１１６を不純物注入層１
１２，１１４の位置と比較してＮ--型不純物注入領域１
０２の内部部分に形成させることができる。
【００２０】最後に、図５に図示されたように、不純物
注入層１１２，１１４，１１６が熱処理（ｔｈｅｒｍａ
ｌ ｔｒｅａｔｍｅｎｔ）により拡散され、Ｐ+型ソー
ス／ドレーン領域１１２ａ，１１２ｂ，Ｐ0型ソース／
ドレーン拡張領域１１４ａ，１１４ｂ，そして、Ｎ-型
領域１１６ａ，１１６ｂが同時に形成される。
注入層１１２，１１４，１１６が熱処理（ｔｈｅｒｍａ
ｌ ｔｒｅａｔｍｅｎｔ）により拡散され、Ｐ+型ソー
ス／ドレーン領域１１２ａ，１１２ｂ，Ｐ0型ソース／
ドレーン拡張領域１１４ａ，１１４ｂ，そして、Ｎ-型
領域１１６ａ，１１６ｂが同時に形成される。
【００２１】図５で示しているように、Ｐ0型ソース／
ドレーン拡張領域１１４ａ，１１４ｂがＰ+型ソース／
ドレーン領域１１２ａ，１１２ｂの下に各々位置され
る。Ｎ-型領域１１６ａ，１１６ｂがＮ--型不純物注入
領域１０２の両端に、そして、Ｐ0ソースドレーン拡張
領域１１４ａ、１１４ｂの各々の側面に形成される。Ｐ
0型ソース拡張領域１１４ａ及びＮ-型領域（すなわち、
Ｎ-型拡張領域）１１６ａは、ＳＯＩ層１００ｃが約１
４００Å以上の厚さでも、ソース及びドレーン領域の間
のＳＯＩ層１００ｃの下部部分のボディ電流流れ経路発
生を効果的に防止する一つのＰＮ接合を構成する。Ｐ0
型ドレーン拡張領域１１４ｂ及びＮ-型領域（すなわ
ち、Ｎ-型拡張領域）１１６ｂは、ドレーンとソース領
域の間のＳＯＩ層１０ｃの下部部分のボディ電流流れ経
路を効果的に防止するための他のＰＮ接合を構成する。
この結果として、図６に図示されたように、ソース及び
ドレーン領域の間のブレークダウン電圧が改善されるこ
とになる。
ドレーン拡張領域１１４ａ，１１４ｂがＰ+型ソース／
ドレーン領域１１２ａ，１１２ｂの下に各々位置され
る。Ｎ-型領域１１６ａ，１１６ｂがＮ--型不純物注入
領域１０２の両端に、そして、Ｐ0ソースドレーン拡張
領域１１４ａ、１１４ｂの各々の側面に形成される。Ｐ
0型ソース拡張領域１１４ａ及びＮ-型領域（すなわち、
Ｎ-型拡張領域）１１６ａは、ＳＯＩ層１００ｃが約１
４００Å以上の厚さでも、ソース及びドレーン領域の間
のＳＯＩ層１００ｃの下部部分のボディ電流流れ経路発
生を効果的に防止する一つのＰＮ接合を構成する。Ｐ0
型ドレーン拡張領域１１４ｂ及びＮ-型領域（すなわ
ち、Ｎ-型拡張領域）１１６ｂは、ドレーンとソース領
域の間のＳＯＩ層１０ｃの下部部分のボディ電流流れ経
路を効果的に防止するための他のＰＮ接合を構成する。
この結果として、図６に図示されたように、ソース及び
ドレーン領域の間のブレークダウン電圧が改善されるこ
とになる。
【００２２】
【発明の効果】本発明はＳＯＩ構造を持つＭＯＳトラン
ジスターの利点を提供し、ＳＯＩ層の厚さが１４００Å
以上であれば、ソース／ドレーン領域の下側に形成され
たＰＮ接合にＳＯＩ層の下部部分から発生するボディ電
流流れ経路を効果的に防止することができる。
ジスターの利点を提供し、ＳＯＩ層の厚さが１４００Å
以上であれば、ソース／ドレーン領域の下側に形成され
たＰＮ接合にＳＯＩ層の下部部分から発生するボディ電
流流れ経路を効果的に防止することができる。
【００２３】また、本発明はＰＮ接合によりＳＯＩ層の
下部部分に空乏領域が発生し難くなる利点を提供するこ
とができる。結果的に、チャンネルパンチスルー現象が
発生することなく、従って、ショートチャンネル効果を
改善させることができる効果がある。
下部部分に空乏領域が発生し難くなる利点を提供するこ
とができる。結果的に、チャンネルパンチスルー現象が
発生することなく、従って、ショートチャンネル効果を
改善させることができる効果がある。
【００２４】すなわち、本発明は、以下のように要約す
ることができる。本発明はＳＯＩ構造を持つ半導体装置
及びそれの製造方法に関するものであり、Ｐ0型不純物
イオンにより低濃度にドーピングされたソース／ドレー
ン拡張領域１１４ａ，１１４ｂ，ＳＯＩ層１００ｃの下
部部分に形成されたＮ型不純物注入領域を含む。Ｐ０ソ
ース拡張領域１１４ａがＰ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成され、Ｐ0ドレーン拡張領域
１１４ｂがＰ+ソース領域１１２ｂと埋没酸化膜１００
ｂの間に形成されている。ＳＯＩ層１００ｃの下部部分
に形成されたＮ型不純物注入領域は三つの領域、すなわ
ち、Ｎ-型領域１１６ａ、Ｎ--型領域１０２，そして、
Ｎ-型領域１１６ｂを含む。これら領域１１６ａ，１０
２，１１６ｂがＳＯＩ層１００ｃの下部部分から発生さ
れるボディ電流流れ経路を防止するためにソース及びド
レーン拡張領域１１４ａ，１１４ｂの間に直列に形成さ
れている。このような、半導体装置及びそれの製造方法
により、ＳＯＩ構造を持つＭＯＳトランジスターの利点
を提供し、ＳＯＩ層の厚さを１４００Å以上としても、
ソース／ドレーン領域の下に形成されたＰＮ接合による
ＳＯＩ層の下側部分から発生するボディ流れ経路を効果
的に防止することができる。又、本発明はＰＮ接合によ
りＳＯＩ層の下部部分に空乏領域を発生し難くさせる利
点を提供することができる。結果的に、チャンネルパン
チスルー現象が発生されなく、従って、ショートチャン
ネル効果を改善させることができる。
ることができる。本発明はＳＯＩ構造を持つ半導体装置
及びそれの製造方法に関するものであり、Ｐ0型不純物
イオンにより低濃度にドーピングされたソース／ドレー
ン拡張領域１１４ａ，１１４ｂ，ＳＯＩ層１００ｃの下
部部分に形成されたＮ型不純物注入領域を含む。Ｐ０ソ
ース拡張領域１１４ａがＰ+ソース領域１１２ａと埋没
酸化膜１００ｂの間に形成され、Ｐ0ドレーン拡張領域
１１４ｂがＰ+ソース領域１１２ｂと埋没酸化膜１００
ｂの間に形成されている。ＳＯＩ層１００ｃの下部部分
に形成されたＮ型不純物注入領域は三つの領域、すなわ
ち、Ｎ-型領域１１６ａ、Ｎ--型領域１０２，そして、
Ｎ-型領域１１６ｂを含む。これら領域１１６ａ，１０
２，１１６ｂがＳＯＩ層１００ｃの下部部分から発生さ
れるボディ電流流れ経路を防止するためにソース及びド
レーン拡張領域１１４ａ，１１４ｂの間に直列に形成さ
れている。このような、半導体装置及びそれの製造方法
により、ＳＯＩ構造を持つＭＯＳトランジスターの利点
を提供し、ＳＯＩ層の厚さを１４００Å以上としても、
ソース／ドレーン領域の下に形成されたＰＮ接合による
ＳＯＩ層の下側部分から発生するボディ流れ経路を効果
的に防止することができる。又、本発明はＰＮ接合によ
りＳＯＩ層の下部部分に空乏領域を発生し難くさせる利
点を提供することができる。結果的に、チャンネルパン
チスルー現象が発生されなく、従って、ショートチャン
ネル効果を改善させることができる。
【図１】従来のＳＯＩ構造を持つＭＯＳトランジスター
を示す断面図。
を示す断面図。
【図２】本発明の実施例によるＳＯＩ構造を持つＭＯＳ
トランジスターを示す断面図。
トランジスターを示す断面図。
【図３】本発明の実施例によるＳＯＩ構造を持つＭＯＳ
トランジスターを示す断面図。
トランジスターを示す断面図。
【図４】本発明の実施例によるＳＯＩ構造を持つＭＯＳ
トランジスターを示す断面図。
トランジスターを示す断面図。
【図５】本発明の実施例によるＳＯＩ構造を持つＭＯＳ
トランジスターを示す断面図。
トランジスターを示す断面図。
【図６】図１及び図５のＭＯＳトランジスターの特性を
示すグラフ。
示すグラフ。
１０ａ，１００ａ…シリコン基板 １０ｂ，１００ｂ…埋没酸化膜 １０ｃ，１００ｃ…ＳＯＩ層 １２，１０６…ゲート酸化膜 １４，１０８…ゲート電極 １６，１１０…ゲートスペーサー １８…ソース／ドレーン領域 １０２…Ｎ--型領域 １０４…Ｐ-型チャンネル領域 １１２ａ，１１２ｂ…Ｐ+ソース／ドレーン領域 １１４ａ，１１４ｂ…ソース／ドレーン拡張領域 １１６ａ，１１６ｂ…Ｎ-型領域
Claims (13)
- 【請求項１】 メーン表面を持つ半導体基板と、 半導体基板のメーン表面上に形成された絶縁層と、 素子形成領域を有し、かつ前記絶縁層上に形成された半
導体層と、 前記半導体層の前記素子形成領域内に形成された第１導
電型のチャンネル領域と、 前記半導体層の下側部分に形成され、第１導電型と反対
の２導電型を持つ不純物注入領域と、 前記素子形成領域内のチャンネル領域を挟んで対となっ
た第１導電型の不純物拡散領域と、 前記チャンネル領域上にゲート酸化膜を間において形成
されたゲート電極と、 前記素子形成領域内の不純物拡散領域の下側に各々形成
され、前記不純物拡散領域に比べて低いドーピング濃度
で形成された対となった第１導電型の拡散領域拡張領域
と、 前記素子形成領域内の不純物注入領域の両端に形成さ
れ、前記各拡散領域拡張領域及び不純物注入領域の間に
位置した対となった第２導電型の注入領域拡張領域とを
有していて、 前記不純物拡散領域の下側に各々対となったＰＮ接合が
形成され、各ＰＮ接合は前記各拡散領域領域及びこれら
に隣接した前記各注入領域拡張領域に構成され、これら
の注入領域拡張領域は、前記不純物注入領域に比べて高
いドーピング濃度とされたＳＯＩ構造を持つことを特徴
とする半導体装置。 - 【請求項２】 前記半導体層は、約１４００Å以上の厚
さを持つことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 全ての前記拡散領域拡張領域と、前記注
入領域拡張領域と、そして、前記不純物注入領域は、絶
縁層と直接接触するように形成されることを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 半導体基板のメーン表面上にＳＯＩ基板
を形成するための絶縁層を間において半導体層を形成す
る段階と、 前記絶縁層と直接接触する不純物注入領域を形成するた
めに半導体層内に不純物を注入する段階と、 第２導電型の不純物注入領域上に第１導電型の素子形成
領域を形成するために半導体層内に不純物を注入する段
階と、 前記素子形成領域上にゲート構造を形成する段階と、 第１導電型の第１不純物注入層を形成するためにゲート
構造をマスクとして使用して前記素子形成領域内に不純
物をイオン注入する段階と、 前記第１不純物注入層の下側に第１導電型の第２不純物
注入層を形成するためにゲート構造をマスクとして使用
して前記素子形成領域内に不純物を注入する段階と、 前記不純物注入領域内部に第２導電型の第３不純物注入
層を形成するためにゲート構造をマスクとして使用して
不純物注入領域内に不純物を注入する段階と、 前記第１不純物層，前記第２不純物層，第３不純物注入
層をそれぞれ拡散させるために熱処理を遂行する段階と
を含み、 前記第１不純物注入層は、対となったソース／ドレーン
領域を形成するように拡散され、第２不純物注入層は、
ソース／ドレーン領域に比べて低いドーピング濃度を持
つ対となったソース／ドーレン領域拡張領域を形成する
ように拡散され、第３不純物注入層は、不純物注入領域
の両端に対となった注入領域拡張領域を形成するように
拡散されたＳＯＩ構造を持つことを特徴とする半導体装
置の製造方法。 - 【請求項５】 前記全ての拡散領域拡張領域、前記注入
領域拡張領域、そして、前記不純物注入領域は、前記絶
縁層と直接接触するように形成されることを特徴とする
請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記不純物注入領域は、燐（Ｐ）イオン
をイオン注入して形成されることを特徴とする請求項４
に記載の半導体装置の製造方法。 - 【請求項７】 前記燐（Ｐ）イオンのイオン注入は、約
８Ｅ１１ａｔｏｍｓ／ｃｍ2のドーズ及び約１００ｋｅ
Ｖのエネルギで行なわれることを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 前記素子形成領域は、ＢＦ2イオンをイ
オン注入して形成されることを特徴とする請求項４に記
載の半導体装置の製造方法。 - 【請求項９】 前記ＢＦ2イオンのイオン注入は約７Ｅ
１１ａｔｏｍｓ／ｃｍ2のドズ及び約４０ｋｅＶのエネ
ルギに遂行されることを特徴とする請求項８に記載の半
導体装置の製造方法。 - 【請求項１０】 前記第１不純物注入層は、約２Ｅ１５
ａｔｏｍｓ／ｃｍ2のドーズ及び約３０ｋｅＶのエネル
ギにＢＦ2イオンを注入して形成されることを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２不純物注入層は、約１Ｅ１５
ａｔｏｍｓ／ｃｍ2のドーズ及び約６０ｋｅＶのエネル
ギでＢＦ2イオンをイオン注入して形成されることを特
徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項１２】 前記第３不純物注入層は、約２Ｅ１３
ａｔｏｍｓ／ｃｍ2のドーズ及び約１８０ｋｅＶのエネ
ルギで砒素（Ａｓ）イオンを注入して形成されることを
特徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項１３】 前記砒素（Ａｓ）イオンは、ＳＯＩ基
板に対して略１５度の角度で注入されることを特徴とす
る請求項１２に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970018022A KR100223483B1 (ko) | 1997-05-09 | 1997-05-09 | Soi 모오스 트랜지스터 소자 및 그의 제조 방법 |
| KR97-18022 | 1997-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321871A true JPH10321871A (ja) | 1998-12-04 |
Family
ID=19505409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126555A Pending JPH10321871A (ja) | 1997-05-09 | 1998-05-11 | Ｓｏｉ構造を持つ半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH10321871A (ja) |
| KR (1) | KR100223483B1 (ja) |
| CN (1) | CN1147002C (ja) |
| TW (1) | TW373338B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4193097B2 (ja) * | 2002-02-18 | 2008-12-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2004072063A (ja) * | 2002-06-10 | 2004-03-04 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7893475B2 (en) * | 2007-01-24 | 2011-02-22 | Macronix International Co., Ltd. | Dynamic random access memory cell and manufacturing method thereof |
| CN108878458B (zh) * | 2018-07-05 | 2021-11-12 | 北京工业大学 | Soi基单片横向集成phemt和mosfet的外延结构及制备方法 |
-
1997
- 1997-05-09 KR KR1019970018022A patent/KR100223483B1/ko not_active Expired - Fee Related
-
1998
- 1998-04-29 TW TW087106580A patent/TW373338B/zh not_active IP Right Cessation
- 1998-05-09 CN CNB981149596A patent/CN1147002C/zh not_active Expired - Fee Related
- 1998-05-11 JP JP10126555A patent/JPH10321871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980082916A (ko) | 1998-12-05 |
| CN1204158A (zh) | 1999-01-06 |
| TW373338B (en) | 1999-11-01 |
| CN1147002C (zh) | 2004-04-21 |
| KR100223483B1 (ko) | 1999-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| US6100143A (en) | Method of making a depleted poly-silicon edged MOSFET structure | |
| KR100302187B1 (ko) | 반도체장치제조방법 | |
| US6475887B1 (en) | Method of manufacturing semiconductor device | |
| US6897525B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2000196079A (ja) | Ｍｏｓ半導体の製造方法 | |
| US5557129A (en) | Semiconductor MOSFET device having a shallow nitrogen implanted channel region | |
| JP2000077613A (ja) | 半導体装置の製造方法 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| KR19990029547A (ko) | Ｌｄｄ구조를 갖는 반도체 장치와 그 제조방법 | |
| US6624476B1 (en) | Semiconductor-on-insulator (SOI) substrate having selective dopant implant in insulator layer and method of fabricating | |
| JPH10321871A (ja) | Ｓｏｉ構造を持つ半導体装置及びその製造方法 | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| US6153910A (en) | Semiconductor device with nitrogen implanted channel region | |
| TWI798825B (zh) | 半導體元件的製造方法 | |
| US6727149B1 (en) | Method of making a hybrid SOI device that suppresses floating body effects | |
| KR100231133B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPS61119078A (ja) | Ｍｏｓ型半導体装置 | |
| KR100189751B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JP2743828B2 (ja) | 半導体装置及びその製造方法 | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| JP3194805B2 (ja) | 半導体装置 | |
| US20020089021A1 (en) | Semiconductor device with an anti-doped region |