JPS61119078A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS61119078A JPS61119078A JP59240222A JP24022284A JPS61119078A JP S61119078 A JPS61119078 A JP S61119078A JP 59240222 A JP59240222 A JP 59240222A JP 24022284 A JP24022284 A JP 24022284A JP S61119078 A JPS61119078 A JP S61119078A
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- Japan
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- concentration impurity
- gate electrode
- layer
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＭＯ３型半導体装置に係り、特に実行チャネル
長が短くなった場合のホットキャリアによる信頼性の低
下を防止するようにしたＭＯ３型半導体装置に関する。
長が短くなった場合のホットキャリアによる信頼性の低
下を防止するようにしたＭＯ３型半導体装置に関する。
［発明の技術的背景］
一般に、ＭＯＳトランジスタは、１４図に示すように、
例えばＰ型のシリコン基板１１内にソース、ドレインと
なるＮ“層１２．１３を形成し、これらＮ“層１２．１
３間のシリコン基板１１上にゲート絶縁膜１４を介して
ゲート電極１５を形成してなる。
例えばＰ型のシリコン基板１１内にソース、ドレインと
なるＮ“層１２．１３を形成し、これらＮ“層１２．１
３間のシリコン基板１１上にゲート絶縁膜１４を介して
ゲート電極１５を形成してなる。
このような構造に於いて、チャネル長しＣが短くなると
、ドレイン領域近傍の電界が大きくなり、ホットキャリ
アが生成される。このホットキャリアがゲート絶縁［１
１４に注入されたり、基板界面に界面単位を形成すると
、トランジスタのコンダクタンスが減少し、信頼性が低
下する。
、ドレイン領域近傍の電界が大きくなり、ホットキャリ
アが生成される。このホットキャリアがゲート絶縁［１
１４に注入されたり、基板界面に界面単位を形成すると
、トランジスタのコンダクタンスが減少し、信頼性が低
下する。
このような構造に対して、最近、第５図及び第６図にそ
れぞれ示すようにソース、ドレイン領域にＮ゛層１６を
形成し、ソース及びドレイン領域近傍に於ける電界を緩
和し、ホットキャリアの生成を低減させる構造が提案さ
れている。
れぞれ示すようにソース、ドレイン領域にＮ゛層１６を
形成し、ソース及びドレイン領域近傍に於ける電界を緩
和し、ホットキャリアの生成を低減させる構造が提案さ
れている。
第５図の場合は、Ｄｏｕｂｌｅ （Ｇｒａｄｅｄ ）
Ｄ Ｈｒｕｓａｄ ［） ｒａｉｎ （Ｄ Ｄ Ｄ又
はＧＤＤ）構造と呼ばれるもので、Ｎ一層１６．１６を
Ｎ＋層１２．１３より深く形成するものである。
Ｄ Ｈｒｕｓａｄ ［） ｒａｉｎ （Ｄ Ｄ Ｄ又
はＧＤＤ）構造と呼ばれるもので、Ｎ一層１６．１６を
Ｎ＋層１２．１３より深く形成するものである。
一方、第６図はＬ ｉｇｈｔｌＶ Ｄ ｏｐｅｄ
Ｄ ｒａｉｎ（ＬＤＤ）構造と呼ばれるもので、Ｎ一層
１７．１７をＮ＋層１２．１３より浅く形成するもので
ある。
Ｄ ｒａｉｎ（ＬＤＤ）構造と呼ばれるもので、Ｎ一層
１７．１７をＮ＋層１２．１３より浅く形成するもので
ある。
［背景技術の問題点］
上記ＤＤＤ構造及びＬＤＯ構造とも、ドレイン領域近傍
に低濃度不純物層を形成することで、ホットキャリアの
生成効率を低減する効果は大きい。
に低濃度不純物層を形成することで、ホットキャリアの
生成効率を低減する効果は大きい。
しかし、ＯＤＤ構造のＭＯＳトランジスタに於いては、
Ｎ−１１１６はイオン注入後の熱拡散により形成される
もので、ホットキャリアの生成を押えるためには、Ｎ一
層１６の幅１は０．２μ程度の大きさが必要なため、同
一のゲート電極１５の幅Ｌａに対してＬｃは小さくなる
。また、シリコン基板１１に対するＮ一層１６の接合深
さｘｊも大きくなる。
Ｎ−１１１６はイオン注入後の熱拡散により形成される
もので、ホットキャリアの生成を押えるためには、Ｎ一
層１６の幅１は０．２μ程度の大きさが必要なため、同
一のゲート電極１５の幅Ｌａに対してＬｃは小さくなる
。また、シリコン基板１１に対するＮ一層１６の接合深
さｘｊも大きくなる。
すなわち、この構造にあっては、短チヤネル効果が大き
くなってしまうという欠点がある。従って、特に基板バ
イアスを使用する半導体装置に使用すると不利になる。
くなってしまうという欠点がある。従って、特に基板バ
イアスを使用する半導体装置に使用すると不利になる。
また、ＬＤＤ構造のＭｏＳトランジスタに於いては、Ｎ
”層１１がゲート電極１５下に存在しないため、このＮ
一層１７で生成されたホットキャリアがその上の絶縁１
１１８にトラップされると、Ｎ−１１１７に反転層が形
成され易くなり、その結果コンダクタンスが低下する。
”層１１がゲート電極１５下に存在しないため、このＮ
一層１７で生成されたホットキャリアがその上の絶縁１
１１８にトラップされると、Ｎ−１１１７に反転層が形
成され易くなり、その結果コンダクタンスが低下する。
その上、Ｎ一層１７はゲート電極１５の１１３１１１領
域外となる。この領域は抵抗として作用するため、本構
造に於いては、本質的に第１図の構造よりコンダクタン
スは小さくなる。また、ＬＤＤ構造を使用した半導体装
置を樹脂封止した場合、Ｎ一層１７に於いて汚染し、信
頼性が低下することも考えられる。
域外となる。この領域は抵抗として作用するため、本構
造に於いては、本質的に第１図の構造よりコンダクタン
スは小さくなる。また、ＬＤＤ構造を使用した半導体装
置を樹脂封止した場合、Ｎ一層１７に於いて汚染し、信
頼性が低下することも考えられる。
［発明の目的］
本発明は上記実情に鑑みてなされたもので、その目的は
、短チャンネル効果の発生を防止し、かつコンダクタン
スの低下を防止することができ、ホットキャリアによる
信頼性の低下を防止し得るＭＯＳ型半導体装置を提供す
ることにある。
、短チャンネル効果の発生を防止し、かつコンダクタン
スの低下を防止することができ、ホットキャリアによる
信頼性の低下を防止し得るＭＯＳ型半導体装置を提供す
ることにある。
［発明の概頁］
本発明は、−導電型の半導体基板と、この基板と反対導
電型の不純物により同基板内に離間して形成され、ソー
ス、ドレインとなる一対の高濃度不純物層と、これら高
濃度不純物層間のチャネル領域の少なくともドレイン側
近傍に当該高濃度不純物層より浅く形成された前記基板
と反対導電型の低濃度不純物層と、前記半導体基板上に
絶縁膜を介して設けられたゲート電極とを備えたＭＯＳ
型半導体装置に於いて、前記ゲート電極は前記チャネル
領域及び低濃度不純物層全面を覆うように形成するもの
である。
電型の不純物により同基板内に離間して形成され、ソー
ス、ドレインとなる一対の高濃度不純物層と、これら高
濃度不純物層間のチャネル領域の少なくともドレイン側
近傍に当該高濃度不純物層より浅く形成された前記基板
と反対導電型の低濃度不純物層と、前記半導体基板上に
絶縁膜を介して設けられたゲート電極とを備えたＭＯＳ
型半導体装置に於いて、前記ゲート電極は前記チャネル
領域及び低濃度不純物層全面を覆うように形成するもの
である。
［発明の実施例］
以下、図面を参照して本発明の一実施例を説明する。第
１図に於いて、２１はＰ型のシリコン基板であり、この
シリコン基板２１の表面にはそれぞれソース、ドレイン
となるＮ＋層２２．２３が形成され、これらＮ“層２２
．２３近傍にはそれぞれチャネル側にＮ”層２４．２５
が形成されている。これらＮ一層２４、２５はそれぞれ
前述のＬＤＤ構造に於ける電界緩和用の低濃度不純物層
であり、いずれもＮ＋層２２、２３より浅く形成ｊれて
いる。シリコン基板２１の表面にはゲート絶縁１Ｉ２６
を介してゲート電極２６が設けられている。このゲート
電極２６はその両端がソース、ドレインとなるＮ”層２
２．２３の各内側端部まで伸びており、チャネル領域及
びＮ−８２４゜２５の全面を覆うようになっている。
１図に於いて、２１はＰ型のシリコン基板であり、この
シリコン基板２１の表面にはそれぞれソース、ドレイン
となるＮ＋層２２．２３が形成され、これらＮ“層２２
．２３近傍にはそれぞれチャネル側にＮ”層２４．２５
が形成されている。これらＮ一層２４、２５はそれぞれ
前述のＬＤＤ構造に於ける電界緩和用の低濃度不純物層
であり、いずれもＮ＋層２２、２３より浅く形成ｊれて
いる。シリコン基板２１の表面にはゲート絶縁１Ｉ２６
を介してゲート電極２６が設けられている。このゲート
電極２６はその両端がソース、ドレインとなるＮ”層２
２．２３の各内側端部まで伸びており、チャネル領域及
びＮ−８２４゜２５の全面を覆うようになっている。
次に、上記構造のＭＯＳトランジスタの製造方法につい
て説明する。先ず、第２図に示すように熱酸化を行ない
Ｐ型のシリコン基板２１上にゲート絶縁１１１（Ｓｉ０
２）２６を３００人成長させる。次に、ゲート電極用の
多結晶シリコン層２７を気相成長法により約４０００人
形成した後、ゲート電極の抵抗を下げるために、ＰＯＣ
ｌ３により不純物のリンを１０００℃で多結晶シリコン
層２１中に拡散させる。続いて、ゲート電極を形成する
ために、ＰＥＰ（Ｐｈｏｔｏ Ｊ、ｎｏｒａＶｉｎＧ
１ｒｏｃｅｓｓ）によりパターンを形成した後、異
方性のイオンエツチングを行ない多結晶シリコン層２１
をエツチングし、５００人残０た状態でエツチングを終
了させる。これにより、多結晶シリコン層２７には段差
２７ａが形成される。
て説明する。先ず、第２図に示すように熱酸化を行ない
Ｐ型のシリコン基板２１上にゲート絶縁１１１（Ｓｉ０
２）２６を３００人成長させる。次に、ゲート電極用の
多結晶シリコン層２７を気相成長法により約４０００人
形成した後、ゲート電極の抵抗を下げるために、ＰＯＣ
ｌ３により不純物のリンを１０００℃で多結晶シリコン
層２１中に拡散させる。続いて、ゲート電極を形成する
ために、ＰＥＰ（Ｐｈｏｔｏ Ｊ、ｎｏｒａＶｉｎＧ
１ｒｏｃｅｓｓ）によりパターンを形成した後、異
方性のイオンエツチングを行ない多結晶シリコン層２１
をエツチングし、５００人残０た状態でエツチングを終
了させる。これにより、多結晶シリコン層２７には段差
２７ａが形成される。
次に、第３図に示すように、イオン注入法により上記多
結晶シリコン層２７の薄い部分を通してすンイオンの打
込みを行ない、ソース、ドレイン領域に電界緩和用のＮ
一層２４．２５を形成する。その後、気相成長法により
、多結晶シリコン層２７上に多結晶シリコン層２８を約
４０００人形成する。続いて、第１図に示したように、
異方性エツチングにより多結晶シリコン層２８の全面エ
ツチングを行ない、多結晶シリコン層２１の段差部２７
ａ（ゲート端）に厚く堆積している部分（以下、スペー
サ部２８ａという。）のみを残存させる。ここで、多結
晶シリコン層２８は多結晶シリコン層２７上に直接堆積
されているため、ゲート電極用の多結晶シリコン層２１
とスペーサ部２８ａとは導通していることになる。
結晶シリコン層２７の薄い部分を通してすンイオンの打
込みを行ない、ソース、ドレイン領域に電界緩和用のＮ
一層２４．２５を形成する。その後、気相成長法により
、多結晶シリコン層２７上に多結晶シリコン層２８を約
４０００人形成する。続いて、第１図に示したように、
異方性エツチングにより多結晶シリコン層２８の全面エ
ツチングを行ない、多結晶シリコン層２１の段差部２７
ａ（ゲート端）に厚く堆積している部分（以下、スペー
サ部２８ａという。）のみを残存させる。ここで、多結
晶シリコン層２８は多結晶シリコン層２７上に直接堆積
されているため、ゲート電極用の多結晶シリコン層２１
とスペーサ部２８ａとは導通していることになる。
次に、ゲート絶縁膜２６のゲート部以外の部分をＮＨ４
Ｆ等のエツチング液で除去した後、イオン注入法により
Ｎ型不純物例えばヒ素をシリコン基板２１内に高濃度に
添加し、Ｎ＋層２２．２３を形成する。
Ｆ等のエツチング液で除去した後、イオン注入法により
Ｎ型不純物例えばヒ素をシリコン基板２１内に高濃度に
添加し、Ｎ＋層２２．２３を形成する。
このようにして形成されたＭｏＳトランジスタにあって
は、ソース、ドレイン領域に於ける低濃度不純物領域の
Ｎ一層２４．２５は、前述のＤＤＤ構造のようにＮ＋層
２２．２３より深く熱拡散させる必要がないので、接合
深さを小さく、よってチャネル長を大きくすることがで
きる。従って、短チヤネル効果をおさえることができる
。また、ソース、ドレインのＮ４層２２．２３形成時に
マスクとなるスペーサ部２８ａが多結晶シリコン層２７
と同電位となりゲート電極として働くため、Ｎ一層２４
．２５が等測的にゲート電極下となる。したがって、Ｎ
一層２４、２５で生成されたホットキャリアによるコン
ダクタンスの減少も少なくなる。
は、ソース、ドレイン領域に於ける低濃度不純物領域の
Ｎ一層２４．２５は、前述のＤＤＤ構造のようにＮ＋層
２２．２３より深く熱拡散させる必要がないので、接合
深さを小さく、よってチャネル長を大きくすることがで
きる。従って、短チヤネル効果をおさえることができる
。また、ソース、ドレインのＮ４層２２．２３形成時に
マスクとなるスペーサ部２８ａが多結晶シリコン層２７
と同電位となりゲート電極として働くため、Ｎ一層２４
．２５が等測的にゲート電極下となる。したがって、Ｎ
一層２４、２５で生成されたホットキャリアによるコン
ダクタンスの減少も少なくなる。
尚、上記実施例に於いては、Ｎ一層をソース。
ドレイン側の双方に設ける構成としたが、本発明はこれ
に限定するものではなく、ドレイン側のみ設ける構成と
してもよい。また、ゲート電極及びスペーサ材料として
導電性の多結晶シリコンを用いる構成としたが、多結晶
シリコン層の代りに、モリブデンシリサイド（Ｍｏ Ｓ
ｉ ）や、モリブデンシリサイド（Ｍｏ Ｓ ｉ ）
と多結晶シリコンとの二層構造を使用する素子に於いて
は、スペーサ２８ａの形成材料として、モリブデンシリ
サイドゲート素子にはモリブデンシリサイドを、多結晶
シリコンとモリブデンシリサイドのポリサイド構造の素
子には多結晶シリコンを使用するものとする。
に限定するものではなく、ドレイン側のみ設ける構成と
してもよい。また、ゲート電極及びスペーサ材料として
導電性の多結晶シリコンを用いる構成としたが、多結晶
シリコン層の代りに、モリブデンシリサイド（Ｍｏ Ｓ
ｉ ）や、モリブデンシリサイド（Ｍｏ Ｓ ｉ ）
と多結晶シリコンとの二層構造を使用する素子に於いて
は、スペーサ２８ａの形成材料として、モリブデンシリ
サイドゲート素子にはモリブデンシリサイドを、多結晶
シリコンとモリブデンシリサイドのポリサイド構造の素
子には多結晶シリコンを使用するものとする。
［発明の効果コ
以上のように本発明によれば、短チヤネル効果の発生を
防止し、かつコンダクタンスの低下を防止することがで
き、ホットキャリアによる信頼性低下を防止することが
できるＭＯＳ型半導体装置を提供することができる。
防止し、かつコンダクタンスの低下を防止することがで
き、ホットキャリアによる信頼性低下を防止することが
できるＭＯＳ型半導体装置を提供することができる。
第１図は本発明の一実施例に係るＭＯＳトランジスタの
構造を示す断面図、第２図及び第３図は第１図の構造の
製造工程を示す断面図、第４図乃至第６図はそれぞれ従
来のＭＯＳトランジスタの構造を示す断面図である。 ２１・・・シリコン基板、２２．２３・・・Ｎ＋層、２
４．２５・・・Ｎ一層、２６・・・ゲート絶縁膜、２７
．２８・・・多結晶シリコン膜、２８ａ・・・スペーサ
部。
構造を示す断面図、第２図及び第３図は第１図の構造の
製造工程を示す断面図、第４図乃至第６図はそれぞれ従
来のＭＯＳトランジスタの構造を示す断面図である。 ２１・・・シリコン基板、２２．２３・・・Ｎ＋層、２
４．２５・・・Ｎ一層、２６・・・ゲート絶縁膜、２７
．２８・・・多結晶シリコン膜、２８ａ・・・スペーサ
部。
Claims (1)
- 一導電型の半導体基板と、この基板と反対導電型の不
純物により同基板内に離間して形成され、ソース、ドレ
インとなる一対の高濃度不純物層と、これら高濃度不純
物層間のチャネル領域の少なくともドレイン側近傍に当
該高濃度不純物層より浅く形成された前記基板と反対導
電型の低濃度不純物層と、前記半導体基板上に絶縁膜を
介して設けられ、前記チャネル領域及び低濃度不純物層
全面を覆うように設けられたゲート電極とを具備したこ
とを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240222A JPS61119078A (ja) | 1984-11-14 | 1984-11-14 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240222A JPS61119078A (ja) | 1984-11-14 | 1984-11-14 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61119078A true JPS61119078A (ja) | 1986-06-06 |
Family
ID=17056262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240222A Pending JPS61119078A (ja) | 1984-11-14 | 1984-11-14 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61119078A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122273A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63237566A (ja) * | 1987-03-26 | 1988-10-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US5583364A (en) * | 1993-09-21 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1984
- 1984-11-14 JP JP59240222A patent/JPS61119078A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122273A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63237566A (ja) * | 1987-03-26 | 1988-10-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US5583364A (en) * | 1993-09-21 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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