JPH10322194A - 分周回路 - Google Patents
分周回路Info
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- JPH10322194A JPH10322194A JP13117497A JP13117497A JPH10322194A JP H10322194 A JPH10322194 A JP H10322194A JP 13117497 A JP13117497 A JP 13117497A JP 13117497 A JP13117497 A JP 13117497A JP H10322194 A JPH10322194 A JP H10322194A
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- 230000002194 synthesizing effect Effects 0.000 claims abstract description 16
- 230000000630 rising effect Effects 0.000 claims description 22
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 対応可能な基本クロック周波数範囲の拡大と
消費電力の低減。 【解決手段】 分周手段４において、５進カウンタ１の
カウント値”４”をＡＮＤ−Ａでデコードし、このデコ
ード出力をＦＦ−Ａで１基本クロック期間だけ遅延さ
せ、またカウント値”２”をＡＮＤ−Ｂでデコードし、
このデコード出力をＦＦ−Ｂで１／２基本クロック期間
だけ遅延させて、位相が互いに５／２基本クロック期間
だけ異なる１／５分周クロックＣＬＫａ（ｆ／５）とＣ
ＬＫｂ（ｆ／５）を生成し、合成手段５において、ＯＲ
−Ａで１／５分周クロックＣＬＫａ（ｆ／５）とＣＬＫ
ｂ（ｆ／５）を合成することにより、ＣＬＫ（ｆ）の２
／５分周クロックＣＬＫ（２ｆ／５）を生成する。
消費電力の低減。 【解決手段】 分周手段４において、５進カウンタ１の
カウント値”４”をＡＮＤ−Ａでデコードし、このデコ
ード出力をＦＦ−Ａで１基本クロック期間だけ遅延さ
せ、またカウント値”２”をＡＮＤ−Ｂでデコードし、
このデコード出力をＦＦ−Ｂで１／２基本クロック期間
だけ遅延させて、位相が互いに５／２基本クロック期間
だけ異なる１／５分周クロックＣＬＫａ（ｆ／５）とＣ
ＬＫｂ（ｆ／５）を生成し、合成手段５において、ＯＲ
−Ａで１／５分周クロックＣＬＫａ（ｆ／５）とＣＬＫ
ｂ（ｆ／５）を合成することにより、ＣＬＫ（ｆ）の２
／５分周クロックＣＬＫ（２ｆ／５）を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された基本ク
ロックの周波数を２／Ｎ（Ｎは３以上の奇数）分周する
分周回路に関するものである。
ロックの周波数を２／Ｎ（Ｎは３以上の奇数）分周する
分周回路に関するものである。
【０００２】
【従来の技術】従来、このような２／Ｎ分周回路として
は、ＰＬＯ（Phase Locked Oscillator ）回路と１／Ｎ
分周器（これは容易に入手可能）とを用いたものがあ
り、この分周回路は、周波数ｆ［Ｈｚ］の基本クロック
をＣＬＫ（ｆ）とすると、発振周波数２ｆのＰＬＯ回路
により、基本クロックＣＫＬ（ｆ）の２倍周クロックＣ
ＬＫ（２ｆ）を生成し、このＣＬＫ（２ｆ）を１／Ｎ分
周器で１／Ｎ分周することにより、ＣＬＫ（ｆ）の２／
Ｎ分周クロックＣＬＫ（２ｆ／Ｎ）を生成するものであ
った。
は、ＰＬＯ（Phase Locked Oscillator ）回路と１／Ｎ
分周器（これは容易に入手可能）とを用いたものがあ
り、この分周回路は、周波数ｆ［Ｈｚ］の基本クロック
をＣＬＫ（ｆ）とすると、発振周波数２ｆのＰＬＯ回路
により、基本クロックＣＫＬ（ｆ）の２倍周クロックＣ
ＬＫ（２ｆ）を生成し、このＣＬＫ（２ｆ）を１／Ｎ分
周器で１／Ｎ分周することにより、ＣＬＫ（ｆ）の２／
Ｎ分周クロックＣＬＫ（２ｆ／Ｎ）を生成するものであ
った。
【０００３】このような２／Ｎ分周回路は、光伝送シス
テムにおいて、伝送速度ｆ［ｂｐｓ］で受信したデータ
を伝送速度２ｆ／Ｎ［ｂｐｓ］で送信する場合等に用い
られる。
テムにおいて、伝送速度ｆ［ｂｐｓ］で受信したデータ
を伝送速度２ｆ／Ｎ［ｂｐｓ］で送信する場合等に用い
られる。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の２／Ｎ分周回路においては、基本クロックの２倍の周
波数２ｆで動作するＰＬＯ回路および１／Ｎ分周器を用
いるために、基本クロック周波数ｆが大きくなる（数１
００［ＭＨｚ］以上）と分周回路を容易に実現できなく
なり、また消費電力が大きいという問題があった。
の２／Ｎ分周回路においては、基本クロックの２倍の周
波数２ｆで動作するＰＬＯ回路および１／Ｎ分周器を用
いるために、基本クロック周波数ｆが大きくなる（数１
００［ＭＨｚ］以上）と分周回路を容易に実現できなく
なり、また消費電力が大きいという問題があった。
【０００５】本発明は、このような従来の問題を解決す
るものであり、対応可能な基本クロック周波数範囲の拡
大と消費電力の低減を目的とする。
るものであり、対応可能な基本クロック周波数範囲の拡
大と消費電力の低減を目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の分周回路は、基本クロックの立ち上がりエ
ッジまたは立ち下がりエッジのいずれかで動作するＮ
（Ｎは３以上の奇数）進カウンタと、前記Ｎ進カウンタ
の２つのカウント値の出力タイミングに基づいて、位相
が互いに前記基本クロックの（Ｎ／２）クロック期間ず
れた２つの（１／Ｎ）分周クロックを生成する分周手段
と、前記２つの（１／Ｎ）分周クロックを合成すること
により、前記基本クロックの（２／Ｎ）分周クロックを
生成する合成手段とを有することを特徴とする。
めに本発明の分周回路は、基本クロックの立ち上がりエ
ッジまたは立ち下がりエッジのいずれかで動作するＮ
（Ｎは３以上の奇数）進カウンタと、前記Ｎ進カウンタ
の２つのカウント値の出力タイミングに基づいて、位相
が互いに前記基本クロックの（Ｎ／２）クロック期間ず
れた２つの（１／Ｎ）分周クロックを生成する分周手段
と、前記２つの（１／Ｎ）分周クロックを合成すること
により、前記基本クロックの（２／Ｎ）分周クロックを
生成する合成手段とを有することを特徴とする。
【０００７】また請求項２に記載の分周回路は、前記分
周手段が、前記Ｎ進カウンタのカウント値ｉ（ｉは０〜
Ｎ−１のいずれかの整数）をデコードする第１のデコー
ド回路と、前記Ｎ進カウンタのカウント値ｊ（ｊは０〜
Ｎ−１のいずれかの整数）をデコードする第２のデコー
ド回路と、前記第１のデコード回路のデコード出力を前
記基本クロックの立ち上がりエッジでラッチする第１の
ラッチ回路と、前記第２のデコード回路のデコード出力
を前記基本クロックの立ち下がりエッジでラッチする第
２のラッチ回路とを有し、前記合成手段が、前記第１の
ラッチ回路のラッチ出力と前記第２のラッチ回路のラッ
チ出力とを入力とする論理和ゲートからなることを特徴
とする。
周手段が、前記Ｎ進カウンタのカウント値ｉ（ｉは０〜
Ｎ−１のいずれかの整数）をデコードする第１のデコー
ド回路と、前記Ｎ進カウンタのカウント値ｊ（ｊは０〜
Ｎ−１のいずれかの整数）をデコードする第２のデコー
ド回路と、前記第１のデコード回路のデコード出力を前
記基本クロックの立ち上がりエッジでラッチする第１の
ラッチ回路と、前記第２のデコード回路のデコード出力
を前記基本クロックの立ち下がりエッジでラッチする第
２のラッチ回路とを有し、前記合成手段が、前記第１の
ラッチ回路のラッチ出力と前記第２のラッチ回路のラッ
チ出力とを入力とする論理和ゲートからなることを特徴
とする。
【０００８】請求項３に記載の分周回路は、請求項２に
おいて、前記カウント値ｉとｊとは、前記Ｎ進カウンタ
が基本クロックの立ち上がりエッジで動作する場合には
ｊ＝ｉ−（Ｎ−１）／２またはｊ＝ｉ＋（Ｎ＋１）／２
のいずれかを満たし、また前記Ｎ進カウンタが基本クロ
ックの立ち下がりエッジで動作する場合にはｊ＝ｉ−
（Ｎ＋１）／２またはｊ＝ｉ＋（Ｎ−１）／２のいずれ
かを満たし、前記第１および第２のデコード回路は、そ
れぞれ前記Ｎ進カウンタのカウント出力を入力とする論
理積ゲートからなり、前記第１および第２のラッチ回路
は、それぞれＤフリップフロップからなることを特徴と
する。
おいて、前記カウント値ｉとｊとは、前記Ｎ進カウンタ
が基本クロックの立ち上がりエッジで動作する場合には
ｊ＝ｉ−（Ｎ−１）／２またはｊ＝ｉ＋（Ｎ＋１）／２
のいずれかを満たし、また前記Ｎ進カウンタが基本クロ
ックの立ち下がりエッジで動作する場合にはｊ＝ｉ−
（Ｎ＋１）／２またはｊ＝ｉ＋（Ｎ−１）／２のいずれ
かを満たし、前記第１および第２のデコード回路は、そ
れぞれ前記Ｎ進カウンタのカウント出力を入力とする論
理積ゲートからなり、前記第１および第２のラッチ回路
は、それぞれＤフリップフロップからなることを特徴と
する。
【０００９】請求項４に記載の分周回路は、前記Ｎが５
以上の奇数であり、前記分周手段が、前記Ｎ進カウンタ
のカウント値がｐ（ｐは０〜Ｎ−１のいずれかの整数）
およびその次のカウント値である期間、前記基本クロッ
クをゲートする第１のゲート回路と、前記Ｎ進カウンタ
のカウント値がｑ（ｑは０〜Ｎ−１のいずれかの整数）
およびその次のカウント値である期間、前記基本クロッ
クの反転クロックをゲートする第２のゲート回路とを有
し、前記合成手段が、前記第１のゲート回路の出力と前
記第２のゲート回路の出力とを入力とする論理和ゲート
と、前記論理和ゲートの出力クロックの立ち上がりエッ
ジまたは立ち下がりエッジで動作し、入力端子と逆相ラ
ッチ出力端子とを接続し、正相ラッチ出力端子を前記
（２／Ｎ）分周クロックの出力端子とするラッチ回路と
を有し、前記カウント値ｐとｑとは、前記Ｎ進カウンタ
が基本クロックの立ち上がりエッジで動作する場合には
ｑ＝ｐ−（Ｎ＋１）／２またはｑ＝ｐ＋（Ｎ−１）／２
のいずれかを満たし、また前記Ｎ進カウンタが基本クロ
ックの立ち下がりエッジで動作する場合にはｑ＝ｐ−
（Ｎ−１）／２またはｑ＝ｐ＋（Ｎ＋１）／２のいずれ
かを満たすことを特徴とする。
以上の奇数であり、前記分周手段が、前記Ｎ進カウンタ
のカウント値がｐ（ｐは０〜Ｎ−１のいずれかの整数）
およびその次のカウント値である期間、前記基本クロッ
クをゲートする第１のゲート回路と、前記Ｎ進カウンタ
のカウント値がｑ（ｑは０〜Ｎ−１のいずれかの整数）
およびその次のカウント値である期間、前記基本クロッ
クの反転クロックをゲートする第２のゲート回路とを有
し、前記合成手段が、前記第１のゲート回路の出力と前
記第２のゲート回路の出力とを入力とする論理和ゲート
と、前記論理和ゲートの出力クロックの立ち上がりエッ
ジまたは立ち下がりエッジで動作し、入力端子と逆相ラ
ッチ出力端子とを接続し、正相ラッチ出力端子を前記
（２／Ｎ）分周クロックの出力端子とするラッチ回路と
を有し、前記カウント値ｐとｑとは、前記Ｎ進カウンタ
が基本クロックの立ち上がりエッジで動作する場合には
ｑ＝ｐ−（Ｎ＋１）／２またはｑ＝ｐ＋（Ｎ−１）／２
のいずれかを満たし、また前記Ｎ進カウンタが基本クロ
ックの立ち下がりエッジで動作する場合にはｑ＝ｐ−
（Ｎ−１）／２またはｑ＝ｐ＋（Ｎ＋１）／２のいずれ
かを満たすことを特徴とする。
【００１０】
第１の実施形態 図１は本発明の第１の実施形態の分周回路を示す回路図
であり、Ｎ＝５とした分周回路、すなわち周波数ｆの基
本クロックＣＬＫ（ｆ）を２／５分周する分周回路であ
る。
であり、Ｎ＝５とした分周回路、すなわち周波数ｆの基
本クロックＣＬＫ（ｆ）を２／５分周する分周回路であ
る。
【００１１】図１の分周回路は、３ビットカウンタＣＮ
Ｔ−Ａと、ＡＮＤゲートＡＮＤ−Ａ、ＡＮＤ−Ｂおよび
ＡＮＤ−Ｃと、ＤフリップフロップＦＦ−ＡおよびＦＦ
−Ｂと、２入力ＯＲゲートＯＲ−Ａ、ＯＲ−ＢおよびＯ
Ｒ−Ｃと、２入力ＮＯＲゲートＮＯＲ−Ａとを有する。
Ｔ−Ａと、ＡＮＤゲートＡＮＤ−Ａ、ＡＮＤ−Ｂおよび
ＡＮＤ−Ｃと、ＤフリップフロップＦＦ−ＡおよびＦＦ
−Ｂと、２入力ＯＲゲートＯＲ−Ａ、ＯＲ−ＢおよびＯ
Ｒ−Ｃと、２入力ＮＯＲゲートＮＯＲ−Ａとを有する。
【００１２】ＣＮＴ−Ａは、３つのカウント出力端子Ｑ
Ａ、ＱＢ、ＱＣと、基本クロックＣＬＫ（ｆ）が入力さ
れるクロック入力端子と、リセット入力端子ＲＥＳＥＴ
とを有し、基本クロックＣＬＫ（ｆ）の立ち上がりエッ
ジで動作する。出力端子ＱＡはＬＳＢ端子、出力端子Ｑ
ＣはＭＳＢ端子である。
Ａ、ＱＢ、ＱＣと、基本クロックＣＬＫ（ｆ）が入力さ
れるクロック入力端子と、リセット入力端子ＲＥＳＥＴ
とを有し、基本クロックＣＬＫ（ｆ）の立ち上がりエッ
ジで動作する。出力端子ＱＡはＬＳＢ端子、出力端子Ｑ
ＣはＭＳＢ端子である。
【００１３】ＡＮＤ−Ｃは、３つの入力端子を有し、第
１の（反転）入力端子がＣＮＴ−Ａの出力端子ＱＡに接
続され、第２の（反転）入力端子が出力端子ＱＢに接続
され、第３の（非反転）入力端子が出力端子ＱＣに接続
されている。またＯＲ−Ｂは、第１の入力端子がＡＮＤ
−Ｃの出力端子に接続され、第２の入力端子は外部リセ
ット入力端子Ｅ−ＲＳＴに接続され、出力端子がＣＮＴ
−Ａのリセット端子ＲＥＳＥＴに接続されている。
１の（反転）入力端子がＣＮＴ−Ａの出力端子ＱＡに接
続され、第２の（反転）入力端子が出力端子ＱＢに接続
され、第３の（非反転）入力端子が出力端子ＱＣに接続
されている。またＯＲ−Ｂは、第１の入力端子がＡＮＤ
−Ｃの出力端子に接続され、第２の入力端子は外部リセ
ット入力端子Ｅ−ＲＳＴに接続され、出力端子がＣＮＴ
−Ａのリセット端子ＲＥＳＥＴに接続されている。
【００１４】ＮＯＲ−Ａは、第１の入力端子がＣＮＴ−
Ａの出力端子ＱＡに接続され、第２の入力端子が出力端
子ＱＢに接続されている。またＦＦ−Ａは、データ入力
端子ＤがＮＯＲ−Ａの出力端子に接続され、基本クロッ
クＣＬＫ（ｆ）の立ち下がりエッジで動作する。またＡ
ＮＤ−Ａは、第１の入力端子がＦＦ−Ａの（正相）デー
タ出力端子Ｑに接続され、第２の入力端子には基本クロ
ックＣＬＫ（ｆ）が入力される。またＡＮＤ−Ｂは、第
１の（非反転）入力端子がＣＮＴ−Ａの出力端子ＱＢに
接続され、第２の（反転）入力端子には基本クロックＣ
ＬＫ（ｆ）が入力される。尚、ＡＮＤ−Ｂに替えて、
（反転）入力端子がＣＮＴ−Ａの出力端子ＱＢに接続さ
れ、（非反転）入力端子が基本クロックＣＬＫ（ｆ）に
接続されたＮＯＲゲートを用いても良い。
Ａの出力端子ＱＡに接続され、第２の入力端子が出力端
子ＱＢに接続されている。またＦＦ−Ａは、データ入力
端子ＤがＮＯＲ−Ａの出力端子に接続され、基本クロッ
クＣＬＫ（ｆ）の立ち下がりエッジで動作する。またＡ
ＮＤ−Ａは、第１の入力端子がＦＦ−Ａの（正相）デー
タ出力端子Ｑに接続され、第２の入力端子には基本クロ
ックＣＬＫ（ｆ）が入力される。またＡＮＤ−Ｂは、第
１の（非反転）入力端子がＣＮＴ−Ａの出力端子ＱＢに
接続され、第２の（反転）入力端子には基本クロックＣ
ＬＫ（ｆ）が入力される。尚、ＡＮＤ−Ｂに替えて、
（反転）入力端子がＣＮＴ−Ａの出力端子ＱＢに接続さ
れ、（非反転）入力端子が基本クロックＣＬＫ（ｆ）に
接続されたＮＯＲゲートを用いても良い。
【００１５】ＯＲ−Ａは、第１の入力端子がＡＮＤ−Ａ
の出力端子に接続され、第２の入力端子がＡＮＤ−Ｂの
出力端子に接続されている。またＦＦ−Ｂは、データ入
力端子がＯＲ−Ｃの出力端子に接続され、（逆相）デー
タ出力端子ｒＱがＯＲ−Ｃの第１の入力端子に接続さ
れ、クロック入力端子がＯＲ−Ａの出力端子に接続され
ており、ＯＲ−Ａの出力クロックの立ち上がりエッジで
動作する。ＯＲ−Ｃの第２の入力端子は外部リセット入
力端子Ｅ−ＲＳＴに接続されている。
の出力端子に接続され、第２の入力端子がＡＮＤ−Ｂの
出力端子に接続されている。またＦＦ−Ｂは、データ入
力端子がＯＲ−Ｃの出力端子に接続され、（逆相）デー
タ出力端子ｒＱがＯＲ−Ｃの第１の入力端子に接続さ
れ、クロック入力端子がＯＲ−Ａの出力端子に接続され
ており、ＯＲ−Ａの出力クロックの立ち上がりエッジで
動作する。ＯＲ−Ｃの第２の入力端子は外部リセット入
力端子Ｅ−ＲＳＴに接続されている。
【００１６】上記のＣＮＴ−ＡとＡＮＤ−ＣとＯＲ−Ｂ
とは、基本クロックの立ち上がりエッジで動作して”
０”〜”４”をカウントする５進カウンタ１を構成して
おり、ＣＮＴ−Ａのカウント出力が”４”（ＱＣ＝”
Ｈ”、ＱＢ＝ＱＡ＝”Ｌ”）になると、ＡＮＤ−Ａの出
力が”Ｈ”となり、このＡＮＤ−Ａの出力は内部リセッ
ト信号としてＯＲ−Ｂを介してＣＮＴ−Ａのリセット入
力端子ＲＥＳＥＴに与えられ、ＣＮＴ−Ａをリセットす
る。
とは、基本クロックの立ち上がりエッジで動作して”
０”〜”４”をカウントする５進カウンタ１を構成して
おり、ＣＮＴ−Ａのカウント出力が”４”（ＱＣ＝”
Ｈ”、ＱＢ＝ＱＡ＝”Ｌ”）になると、ＡＮＤ−Ａの出
力が”Ｈ”となり、このＡＮＤ−Ａの出力は内部リセッ
ト信号としてＯＲ−Ｂを介してＣＮＴ−Ａのリセット入
力端子ＲＥＳＥＴに与えられ、ＣＮＴ−Ａをリセットす
る。
【００１７】上記のＮＯＲ−ＡとＦＦ−ＡとＡＮＤ−Ａ
とは、第１のゲート回路を構成しており、ＮＯＲ−Ａは
５進カウンタ１のカウント値”４”と”０”をデコード
して出力を”Ｌ”から”Ｈ”に変化させ、ＦＦ−ＡはＮ
ＯＲ−Ａのデコード出力を基本クロックＣＬＫ（ｆ）の
立ち下がりエッジでラッチすることにより、基本クロッ
クＣＬＫ（ｆ）の１／２クロック期間遅延させ、ＡＮＤ
−ＡにおいてＦＦ−Ａの出力が”Ｈ”期間、基本クロッ
クＣＬＫ（ｆ）をゲートすることにより、１／５分周ク
ロックＣＬＫａ（ｆ／５）を生成する。このとき、実質
的に５進カウンタ１のカウント値が”０”（ｐ＝０）と
その次の”１”の期間、基本クロックＣＬＫ（ｆ）をゲ
ートすることとなる。
とは、第１のゲート回路を構成しており、ＮＯＲ−Ａは
５進カウンタ１のカウント値”４”と”０”をデコード
して出力を”Ｌ”から”Ｈ”に変化させ、ＦＦ−ＡはＮ
ＯＲ−Ａのデコード出力を基本クロックＣＬＫ（ｆ）の
立ち下がりエッジでラッチすることにより、基本クロッ
クＣＬＫ（ｆ）の１／２クロック期間遅延させ、ＡＮＤ
−ＡにおいてＦＦ−Ａの出力が”Ｈ”期間、基本クロッ
クＣＬＫ（ｆ）をゲートすることにより、１／５分周ク
ロックＣＬＫａ（ｆ／５）を生成する。このとき、実質
的に５進カウンタ１のカウント値が”０”（ｐ＝０）と
その次の”１”の期間、基本クロックＣＬＫ（ｆ）をゲ
ートすることとなる。
【００１８】また上記のＡＮＤ−Ｂは第２のゲート回路
に該当し、５進カウンタ１のカウント値が”２”（ｑ＝
２）とその次の”３”の期間、基本クロックＣＬＫ
（ｆ）の反転クロックをゲートすることにより、１／５
分周クロックＣＬＫｂ（ｆ／５）を生成する。反転クロ
ックをゲートするということは、５進カウンタ１のカウ
ント値が”２”と”３”の期間の基本クロックＣＬＫ
（ｆ）をゲートし、このゲート出力を基本クロックＣＬ
Ｋ（ｆ）の１／２クロック期間だけ遅延させることと等
価である。尚、上記のｐとｑは次式、 ｑ＝ｐ＋（Ｎ−１）／２ （Ｎ＝５） を満たす。
に該当し、５進カウンタ１のカウント値が”２”（ｑ＝
２）とその次の”３”の期間、基本クロックＣＬＫ
（ｆ）の反転クロックをゲートすることにより、１／５
分周クロックＣＬＫｂ（ｆ／５）を生成する。反転クロ
ックをゲートするということは、５進カウンタ１のカウ
ント値が”２”と”３”の期間の基本クロックＣＬＫ
（ｆ）をゲートし、このゲート出力を基本クロックＣＬ
Ｋ（ｆ）の１／２クロック期間だけ遅延させることと等
価である。尚、上記のｐとｑは次式、 ｑ＝ｐ＋（Ｎ−１）／２ （Ｎ＝５） を満たす。
【００１９】これらのＮＯＲ−ＡとＦＦ−ＡとＡＮＤ−
ＡとＡＮＤ−Ｂとは、分周手段２を構成しており、位相
が互いに基本クロックＣＬＫ（ｆ）の５／２クロック期
間ずれた２つの１／５分周クロックＣＬＫａ（ｆ／５）
およびＣＬＫｂ（ｆ／５）を生成する。
ＡとＡＮＤ−Ｂとは、分周手段２を構成しており、位相
が互いに基本クロックＣＬＫ（ｆ）の５／２クロック期
間ずれた２つの１／５分周クロックＣＬＫａ（ｆ／５）
およびＣＬＫｂ（ｆ／５）を生成する。
【００２０】上記のＯＲ−ＡとＦＦ−ＢとＯＲ−Ｃと
は、合成手段３を構成しており、２つの１／５分周クロ
ックＣＬＫａ（ｆ／５）およびＣＬＫｂ（ｆ／５）を合
成することにより、基本クロックＣＬＫ（ｆ）の２／５
分周クロックＣＬＫ（２ｆ／５）を生成する。ＯＲ−Ａ
は１／５分周クロックＣＬＫａ（ｆ／５）およびＣＬＫ
ｂ（ｆ／５）を入力とする論理和ゲートに該当し、また
ＦＦ−ＢとＯＲ−Ｃとは、ラッチ回路を構成しており、
ＯＲ−Ａの出力クロックの立ち上がりエッジでＦＦ−Ｂ
を動作させ、その正相ラッチデータにより２／５分周ク
ロックＣＬＫ（２ｆ／５）を得る。
は、合成手段３を構成しており、２つの１／５分周クロ
ックＣＬＫａ（ｆ／５）およびＣＬＫｂ（ｆ／５）を合
成することにより、基本クロックＣＬＫ（ｆ）の２／５
分周クロックＣＬＫ（２ｆ／５）を生成する。ＯＲ−Ａ
は１／５分周クロックＣＬＫａ（ｆ／５）およびＣＬＫ
ｂ（ｆ／５）を入力とする論理和ゲートに該当し、また
ＦＦ−ＢとＯＲ−Ｃとは、ラッチ回路を構成しており、
ＯＲ−Ａの出力クロックの立ち上がりエッジでＦＦ−Ｂ
を動作させ、その正相ラッチデータにより２／５分周ク
ロックＣＬＫ（２ｆ／５）を得る。
【００２１】図２は図１に示す分周回路の動作タイミン
グチャートである。５進カウンタ１は基本クロックＣＬ
Ｋ（ｆ）の立ち上がりエッジで動作し、図２（Ｃ）に示
すタイミングでカウント値”０”〜”４”を出力する。
グチャートである。５進カウンタ１は基本クロックＣＬ
Ｋ（ｆ）の立ち上がりエッジで動作し、図２（Ｃ）に示
すタイミングでカウント値”０”〜”４”を出力する。
【００２２】ＮＯＲ−Ａは、５進カウンタ１のカウント
値が”４”および”０”のとき出力を”Ｌ”から”Ｈ”
に変化させる（図２（Ｄ））。ＦＦ−ＡはＮＯＲ−Ａの
出力を基本クロックＣＬＫ（ｆ）の立ち下がりエッジで
ラッチし、ＮＯＲ−Ａの出力を１／２クロック期間遅延
させる（図２（Ｅ））。ＡＮＤ−ＡはＦＦ−Ａの出力
が”Ｈ”である期間、基本クロックＣＬＫ（ｆ）をゲー
トすることにより、１／５分周クロックＣＬＫａ（ｆ／
５）を出力する。このＣＬＫａ（ｆ／５）は、図２
（Ｆ）に示すように、カウント値”０”および”１”の
期間、基本クロックＣＬＫ（ｆ）をゲートした波形であ
る。
値が”４”および”０”のとき出力を”Ｌ”から”Ｈ”
に変化させる（図２（Ｄ））。ＦＦ−ＡはＮＯＲ−Ａの
出力を基本クロックＣＬＫ（ｆ）の立ち下がりエッジで
ラッチし、ＮＯＲ−Ａの出力を１／２クロック期間遅延
させる（図２（Ｅ））。ＡＮＤ−ＡはＦＦ−Ａの出力
が”Ｈ”である期間、基本クロックＣＬＫ（ｆ）をゲー
トすることにより、１／５分周クロックＣＬＫａ（ｆ／
５）を出力する。このＣＬＫａ（ｆ／５）は、図２
（Ｆ）に示すように、カウント値”０”および”１”の
期間、基本クロックＣＬＫ（ｆ）をゲートした波形であ
る。
【００２３】一方、ＣＮＴ−Ａの出力端子ＱＢは、カウ
ント値が”２”および”３”のときに”Ｈ”となるので
（図２（Ｇ））、ＡＮＤ−ＢはこのＱＢ出力をゲート信
号として用い、ＱＢ出力が”Ｈ”である期間、基本クロ
ックＣＬＫ（ｆ）をゲートすることにより、１／５分周
クロックＣＬＫｂ（ｆ／５）を出力する。このＣＬＫｂ
（ｆ／５）は、図２（Ｈ）に示すように、カウント値”
２”および”３”の期間、基本クロックＣＬＫ（ｆ）の
反転クロックをゲートした波形である。
ント値が”２”および”３”のときに”Ｈ”となるので
（図２（Ｇ））、ＡＮＤ−ＢはこのＱＢ出力をゲート信
号として用い、ＱＢ出力が”Ｈ”である期間、基本クロ
ックＣＬＫ（ｆ）をゲートすることにより、１／５分周
クロックＣＬＫｂ（ｆ／５）を出力する。このＣＬＫｂ
（ｆ／５）は、図２（Ｈ）に示すように、カウント値”
２”および”３”の期間、基本クロックＣＬＫ（ｆ）の
反転クロックをゲートした波形である。
【００２４】基本クロックＣＬＫ（ｆ）の反転クロック
をあるカウント値の期間ゲートした信号は、これと同じ
期間にゲートした基本クロックＣＬＫ（ｆ）に対して１
／２クロック期間遅延したものとなるので、１／５分周
クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）の位
相差は、５／２クロック期間となる。
をあるカウント値の期間ゲートした信号は、これと同じ
期間にゲートした基本クロックＣＬＫ（ｆ）に対して１
／２クロック期間遅延したものとなるので、１／５分周
クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）の位
相差は、５／２クロック期間となる。
【００２５】ＯＲ−Ａは、ＮＡＮＤ−Ａの出力とＡＮＤ
−Ｂの出力のＯＲをとることにより、ＣＬＫａ（ｆ／
５）とＣＬＫｂ（ｆ／５）を合成して出力する（図４
（Ｉ））。１／５分周クロックＣＬＫａ（ｆ／５）とＣ
ＬＫｂ（ｆ／５）の位相差は２．５クロック期間である
から、この合成クロックの周波数は基本クロック周波数
ｆの１／２．５＝２／５となる。
−Ｂの出力のＯＲをとることにより、ＣＬＫａ（ｆ／
５）とＣＬＫｂ（ｆ／５）を合成して出力する（図４
（Ｉ））。１／５分周クロックＣＬＫａ（ｆ／５）とＣ
ＬＫｂ（ｆ／５）の位相差は２．５クロック期間である
から、この合成クロックの周波数は基本クロック周波数
ｆの１／２．５＝２／５となる。
【００２６】ＦＦ−Ｂは、ＯＲ−Ａの出力クロックの立
ち上がりエッジで動作し、動作するごとに”Ｌ”と”
Ｈ”を交互に繰り返し、これによりＦＦ−Ｂの出力端子
Ｑからは、図２（Ｊ）に示すように、基本クロック周波
数ｆの２／５分周クロックＣＬＫ（２ｆ／５）が出力さ
れる。
ち上がりエッジで動作し、動作するごとに”Ｌ”と”
Ｈ”を交互に繰り返し、これによりＦＦ−Ｂの出力端子
Ｑからは、図２（Ｊ）に示すように、基本クロック周波
数ｆの２／５分周クロックＣＬＫ（２ｆ／５）が出力さ
れる。
【００２７】このように上記第１の実施形態によれば、
分周手段２によって、５進カウンタ１のカウント値が”
０”（＝ｐ）および”１”の期間、基本クロックＣＬＫ
（ｆ）をゲートし、またカウント値が”２”（＝ｑ）お
よび”３”の期間、基本クロックＣＬＫ（ｆ）の反転ク
ロックをゲートして、位相が互いに基本クロックＣＬＫ
（ｆ）の５／２クロック期間だけ異なる１／５分周クロ
ックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）を生成
し、合成手段３によって、１／５分周クロックＣＬＫａ
（ｆ／５）とＣＬＫｂ（ｆ／５）を合成し、この合成ク
ロックによってＦＦ−Ｂを動作させることにより、基本
クロック周波数の２倍の周波数で動作する回路を用いる
ことなく、基本クロックＣＬＫ（ｆ）の２／５分周クロ
ックＣＬＫ（２ｆ／５）を生成することができるので、
基本クロック周波数が高い場合にも容易に対応すること
ができ、かつ従来の分周回路よりも消費電力を低減する
ことができる。
分周手段２によって、５進カウンタ１のカウント値が”
０”（＝ｐ）および”１”の期間、基本クロックＣＬＫ
（ｆ）をゲートし、またカウント値が”２”（＝ｑ）お
よび”３”の期間、基本クロックＣＬＫ（ｆ）の反転ク
ロックをゲートして、位相が互いに基本クロックＣＬＫ
（ｆ）の５／２クロック期間だけ異なる１／５分周クロ
ックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）を生成
し、合成手段３によって、１／５分周クロックＣＬＫａ
（ｆ／５）とＣＬＫｂ（ｆ／５）を合成し、この合成ク
ロックによってＦＦ−Ｂを動作させることにより、基本
クロック周波数の２倍の周波数で動作する回路を用いる
ことなく、基本クロックＣＬＫ（ｆ）の２／５分周クロ
ックＣＬＫ（２ｆ／５）を生成することができるので、
基本クロック周波数が高い場合にも容易に対応すること
ができ、かつ従来の分周回路よりも消費電力を低減する
ことができる。
【００２８】尚、上記のｐ、ｑは上記のカウント値に限
定されず、 ｑ＝ｐ−（Ｎ＋１）／２またはｑ＝ｐ＋（Ｎ−１）／２ のいずれかを満たす値であれば良い。また５進カウンタ
１が基本クロックＣＬＫ（ｆ）の立ち下がりエッジで動
作する場合には、 ｑ＝ｐ−（Ｎ−１）／２またはｑ＝ｐ＋（Ｎ＋１）／２ のいずれかを満たす値であれば良い。
定されず、 ｑ＝ｐ−（Ｎ＋１）／２またはｑ＝ｐ＋（Ｎ−１）／２ のいずれかを満たす値であれば良い。また５進カウンタ
１が基本クロックＣＬＫ（ｆ）の立ち下がりエッジで動
作する場合には、 ｑ＝ｐ−（Ｎ−１）／２またはｑ＝ｐ＋（Ｎ＋１）／２ のいずれかを満たす値であれば良い。
【００２９】また上記第１の実施形態においてはＮ＝５
としたが、Ｎが７以上の奇数である場合にもＮと同じ進
数のカウンタを用い、上式に従ってｐ、ｑを決めること
により適用可能である。
としたが、Ｎが７以上の奇数である場合にもＮと同じ進
数のカウンタを用い、上式に従ってｐ、ｑを決めること
により適用可能である。
【００３０】第２の実施形態 上記第１の実施形態の分周回路はＮ＝３の場合は適用で
きないので、本実施形態においては、Ｎ＝３のときにも
適用可能な分周回路について説明する。
きないので、本実施形態においては、Ｎ＝３のときにも
適用可能な分周回路について説明する。
【００３１】図３は本発明の第２の実施形態の分周回路
を示す回路図であり、Ｎ＝５とした分周回路、すなわち
周波数ｆの基本クロックＣＬＫ（ｆ）を２／５分周する
分周回路である。
を示す回路図であり、Ｎ＝５とした分周回路、すなわち
周波数ｆの基本クロックＣＬＫ（ｆ）を２／５分周する
分周回路である。
【００３２】図３の分周回路は、３ビットカウンタＣＮ
Ｔ−Ａと、３入力ＡＮＤゲートＡＮＤ−ＡおよびＡＮＤ
−Ｂと、ＤフリップフロップＦＦ−ＡおよびＦＦ−Ｂ
と、２入力ＯＲゲートＯＲ−ＡおよびＯＲ−Ｂとを有す
る。
Ｔ−Ａと、３入力ＡＮＤゲートＡＮＤ−ＡおよびＡＮＤ
−Ｂと、ＤフリップフロップＦＦ−ＡおよびＦＦ−Ｂ
と、２入力ＯＲゲートＯＲ−ＡおよびＯＲ−Ｂとを有す
る。
【００３３】ＣＮＴ−Ａは、３つのカウント出力端子Ｑ
Ａ、ＱＢ、ＱＣと、基本クロックＣＬＫ（ｆ）が入力さ
れるクロック入力端子と、リセット入力端子ＲＥＳＥＴ
とを有し、基本クロックＣＬＫ（ｆ）の立ち上がりエッ
ジで動作する。出力端子ＱＡはＬＳＢ端子、出力端子Ｑ
ＣはＭＳＢ端子である。
Ａ、ＱＢ、ＱＣと、基本クロックＣＬＫ（ｆ）が入力さ
れるクロック入力端子と、リセット入力端子ＲＥＳＥＴ
とを有し、基本クロックＣＬＫ（ｆ）の立ち上がりエッ
ジで動作する。出力端子ＱＡはＬＳＢ端子、出力端子Ｑ
ＣはＭＳＢ端子である。
【００３４】ＡＮＤ−Ａは、第１の（反転）入力端子が
ＣＮＴ−Ａの出力端子ＱＡに接続され、第２の（反転）
入力端子が出力端子ＱＢに接続され、第３の（非反転）
入力端子が出力端子ＱＣに接続されている。またＡＮＤ
−Ｂは、第１の（反転）入力端子がＣＮＴ−Ａの出力端
子ＱＡに接続され、第２の（非反転）入力端子が出力端
子ＱＢに接続され、第３の（反転）入力端子が出力端子
ＱＣに接続されている。
ＣＮＴ−Ａの出力端子ＱＡに接続され、第２の（反転）
入力端子が出力端子ＱＢに接続され、第３の（非反転）
入力端子が出力端子ＱＣに接続されている。またＡＮＤ
−Ｂは、第１の（反転）入力端子がＣＮＴ−Ａの出力端
子ＱＡに接続され、第２の（非反転）入力端子が出力端
子ＱＢに接続され、第３の（反転）入力端子が出力端子
ＱＣに接続されている。
【００３５】ＯＲ−Ｂは、第１の入力端子がＡＮＤ−Ａ
の出力端子に接続され、第２の入力端子は外部リセット
入力端子であり、出力端子がＣＮＴ−Ａのリセット端子
ＲＥＳＥＴに接続されている。
の出力端子に接続され、第２の入力端子は外部リセット
入力端子であり、出力端子がＣＮＴ−Ａのリセット端子
ＲＥＳＥＴに接続されている。
【００３６】ＦＦ−Ａは、データ入力端子ＤがＡＮＤ−
Ａの出力端子に接続され、基本クロックＣＬＫ（ｆ）の
立ち上がりエッジで動作する。またＦＦ−Ｂは、データ
入力端子ＤがＡＮＤ−Ｂの出力端子に接続され、基本ク
ロックＣＬＫ（ｆ）の立ち下がりエッジで動作する。
Ａの出力端子に接続され、基本クロックＣＬＫ（ｆ）の
立ち上がりエッジで動作する。またＦＦ−Ｂは、データ
入力端子ＤがＡＮＤ−Ｂの出力端子に接続され、基本ク
ロックＣＬＫ（ｆ）の立ち下がりエッジで動作する。
【００３７】ＯＲ−Ａは、第１の入力端子がＦＦ−Ａの
（正相）データ出力端子Ｑに接続され、第２の入力端子
がＦＦ−Ｂの（正相）データ出力端子Ｑに接続されてい
る。
（正相）データ出力端子Ｑに接続され、第２の入力端子
がＦＦ−Ｂの（正相）データ出力端子Ｑに接続されてい
る。
【００３８】上記のＣＮＴ−ＡとＡＮＤ−ＡとＯＲ−Ｂ
とは、基本クロックの立ち上がりエッジで動作して”
０”〜”４”をカウントする５進カウンタ１を構成して
おり、ＣＮＴ−Ａのカウント出力が”４”（ＱＣ＝”
Ｈ”、ＱＢ＝ＱＡ＝”Ｌ”）になると、ＡＮＤ−Ａの出
力が”Ｈ”となり、このＡＮＤ−Ａの出力は内部リセッ
ト信号としてＯＲ−Ｂを介してＣＮＴ−Ａのリセット入
力端子ＲＥＳＥＴに与えられ、ＣＮＴ−Ａをリセットす
る。
とは、基本クロックの立ち上がりエッジで動作して”
０”〜”４”をカウントする５進カウンタ１を構成して
おり、ＣＮＴ−Ａのカウント出力が”４”（ＱＣ＝”
Ｈ”、ＱＢ＝ＱＡ＝”Ｌ”）になると、ＡＮＤ−Ａの出
力が”Ｈ”となり、このＡＮＤ−Ａの出力は内部リセッ
ト信号としてＯＲ−Ｂを介してＣＮＴ−Ａのリセット入
力端子ＲＥＳＥＴに与えられ、ＣＮＴ−Ａをリセットす
る。
【００３９】同時に上記のＡＮＤ−Ａは第１のデコード
回路に該当し、５進カウンタ１のカウント値”４”（ｉ
＝４）をデコードして出力を”Ｌ”から”Ｈ”に変化さ
せる。また上記のＡＮＤ−Ｂは、第２のデコード回路に
該当し、５進カウンタ１のカウント値”２”（ｊ＝２）
をデコードして出力を”Ｌ”から”Ｈ”に変化させる。
上記のＦＦ−Ａは、第１のラッチ回路に該当し、ＡＮＤ
−Ａのデコード出力を基本クロックＣＬＫ（ｆ）の立ち
上がりエッジでラッチする。また上記のＦＦ−Ｂは、第
２のラッチ回路に該当し、ＡＮＤ−Ｂのデコード出力を
基本クロックＣＬＫ（ｆ）の立ち下がりエッジでラッチ
する。尚、上記のｉとｊとは次式、 ｊ＝ｉ−（Ｎ−１）／２ （Ｎ＝５） を満たす。
回路に該当し、５進カウンタ１のカウント値”４”（ｉ
＝４）をデコードして出力を”Ｌ”から”Ｈ”に変化さ
せる。また上記のＡＮＤ−Ｂは、第２のデコード回路に
該当し、５進カウンタ１のカウント値”２”（ｊ＝２）
をデコードして出力を”Ｌ”から”Ｈ”に変化させる。
上記のＦＦ−Ａは、第１のラッチ回路に該当し、ＡＮＤ
−Ａのデコード出力を基本クロックＣＬＫ（ｆ）の立ち
上がりエッジでラッチする。また上記のＦＦ−Ｂは、第
２のラッチ回路に該当し、ＡＮＤ−Ｂのデコード出力を
基本クロックＣＬＫ（ｆ）の立ち下がりエッジでラッチ
する。尚、上記のｉとｊとは次式、 ｊ＝ｉ−（Ｎ−１）／２ （Ｎ＝５） を満たす。
【００４０】これらのＡＮＤ−ＡとＡＮＤ−ＢとＦＦ−
ＡとＦＦ−Ｂとは、分周手段４を構成しており、位相が
互いに基本クロックＣＬＫ（ｆ）の５／２クロック期間
ずれた２つの１／５分周クロックＣＬＫａ（ｆ／５）お
よびＣＬＫｂ（ｆ／５）を生成する。すなわちＡＮＤ−
Ａのデコード出力をＦＦ−Ａにより基本クロックＣＬＫ
（ｆ）の１クロック期間遅延させることにより、１／５
分周クロックＣＬＫａ（ｆ／５）を生成し、またＡＮＤ
−Ａのデコード出力をＦＦ−Ｂにより基本クロックＣＬ
Ｋ（ｆ）の１／２クロック期間遅延することにより、１
／５分周クロックＣＬＫｂ（ｆ／５）を生成する。
ＡとＦＦ−Ｂとは、分周手段４を構成しており、位相が
互いに基本クロックＣＬＫ（ｆ）の５／２クロック期間
ずれた２つの１／５分周クロックＣＬＫａ（ｆ／５）お
よびＣＬＫｂ（ｆ／５）を生成する。すなわちＡＮＤ−
Ａのデコード出力をＦＦ−Ａにより基本クロックＣＬＫ
（ｆ）の１クロック期間遅延させることにより、１／５
分周クロックＣＬＫａ（ｆ／５）を生成し、またＡＮＤ
−Ａのデコード出力をＦＦ−Ｂにより基本クロックＣＬ
Ｋ（ｆ）の１／２クロック期間遅延することにより、１
／５分周クロックＣＬＫｂ（ｆ／５）を生成する。
【００４１】上記のＯＲ−Ａは合成手段５に該当し、２
つの１／５分周クロックＣＬＫａ（ｆ／５）およびＣＬ
Ｋｂ（ｆ／５）を合成することにより、基本クロックＣ
ＬＫ（ｆ）の２／５分周クロックＣＬＫ（２ｆ／５）を
生成する。
つの１／５分周クロックＣＬＫａ（ｆ／５）およびＣＬ
Ｋｂ（ｆ／５）を合成することにより、基本クロックＣ
ＬＫ（ｆ）の２／５分周クロックＣＬＫ（２ｆ／５）を
生成する。
【００４２】図４は図３に示す分周回路の動作タイミン
グチャートである。５進カウンタ１は基本クロックＣＬ
Ｋ（ｆ）の立ち上がりエッジで動作し、図４（Ｃ）に示
すタイミングでカウント値”０”〜”４”を出力する。
グチャートである。５進カウンタ１は基本クロックＣＬ
Ｋ（ｆ）の立ち上がりエッジで動作し、図４（Ｃ）に示
すタイミングでカウント値”０”〜”４”を出力する。
【００４３】ＡＮＤ−Ａは、５進カウンタ１のカウント
値”４”をデコードしてその出力を”Ｌ”から”Ｈ”に
変化させる（図４（Ｄ））。ＦＦ−Ａは、ＡＮＤ−Ａの
出力を基本クロックＣＬＫ（ｆ）の立ち上がりエッジで
ラッチすることにより、ＡＮＤ−Ａの出力を１クロック
期間遅延させ、１／５分周クロックＣＬＫａ（ｆ／５）
を出力する（図４（Ｅ））。
値”４”をデコードしてその出力を”Ｌ”から”Ｈ”に
変化させる（図４（Ｄ））。ＦＦ−Ａは、ＡＮＤ−Ａの
出力を基本クロックＣＬＫ（ｆ）の立ち上がりエッジで
ラッチすることにより、ＡＮＤ−Ａの出力を１クロック
期間遅延させ、１／５分周クロックＣＬＫａ（ｆ／５）
を出力する（図４（Ｅ））。
【００４４】一方ＡＮＤ−Ｂは、５進カウンタ１のカウ
ント値”２”をデコードしてその出力を”Ｌ”から”
Ｈ”に変化させる（図４（Ｆ））。ＦＦ−Ｂは、ＡＮＤ
−Ｂの出力を基本クロックＣＬＫ（ｆ）の立ち下がりエ
ッジでラッチすることにより、ＡＮＤ−Ｂの出力を１／
２クロック期間遅延させ、１／５分周クロックＣＬＫｂ
（ｆ／５）を出力する（図４（Ｇ））。このとき１／５
分周クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）
の位相差は、５／２クロック期間となる。
ント値”２”をデコードしてその出力を”Ｌ”から”
Ｈ”に変化させる（図４（Ｆ））。ＦＦ−Ｂは、ＡＮＤ
−Ｂの出力を基本クロックＣＬＫ（ｆ）の立ち下がりエ
ッジでラッチすることにより、ＡＮＤ−Ｂの出力を１／
２クロック期間遅延させ、１／５分周クロックＣＬＫｂ
（ｆ／５）を出力する（図４（Ｇ））。このとき１／５
分周クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／５）
の位相差は、５／２クロック期間となる。
【００４５】ＯＲ−Ａは１／５分周クロックＣＬＫａ
（ｆ／５）とＣＬＫｂ（ｆ／５）とを、ＯＲをとること
により合成する。ＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／
５）の位相差は２．５クロック期間であるから、この合
成クロックの周波数は基本クロック周波数ｆの１／２．
５＝２／５となる。従ってＯＲ−Ａの出力は、図４
（Ｈ）に示すように、基本クロックＣＬＫ（ｆ）の２／
５分周クロックＣＬＫ（２ｆ／５）となる。
（ｆ／５）とＣＬＫｂ（ｆ／５）とを、ＯＲをとること
により合成する。ＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ／
５）の位相差は２．５クロック期間であるから、この合
成クロックの周波数は基本クロック周波数ｆの１／２．
５＝２／５となる。従ってＯＲ−Ａの出力は、図４
（Ｈ）に示すように、基本クロックＣＬＫ（ｆ）の２／
５分周クロックＣＬＫ（２ｆ／５）となる。
【００４６】このように上記第２の実施形態によれば、
分周手段４によって、５進カウンタ１のカウント値”
４”（＝ｉ）をＡＮＤ−Ａでデコードし、このデコード
出力をＦＦ−Ａで１基本クロック期間だけ遅延させ、ま
たカウント値”２”（＝ｊ）をＡＮＤ−Ｂでデコード
し、このデコード出力をＦＦ−Ｂで１／２基本クロック
期間だけ遅延させて、位相が互いに５／２基本クロック
期間だけ異なる１／５分周クロックＣＬＫａ（ｆ／５）
とＣＬＫｂ（ｆ／５）を生成し、合成手段５によって、
１／５分周クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ
／５）を合成することにより、基本クロック周波数の２
倍の周波数で動作する回路を用いることなく、基本クロ
ックＣＬＫ（ｆ）の２／５分周クロックＣＬＫ（２ｆ／
５）を生成することができるので、基本クロック周波数
が高い場合にも容易に対応することができ、かつ従来の
分周回路よりも消費電力を低減することができる。また
後述するように、３進カウンタを用いることにより、Ｎ
＝３の場合にも適用することができる。
分周手段４によって、５進カウンタ１のカウント値”
４”（＝ｉ）をＡＮＤ−Ａでデコードし、このデコード
出力をＦＦ−Ａで１基本クロック期間だけ遅延させ、ま
たカウント値”２”（＝ｊ）をＡＮＤ−Ｂでデコード
し、このデコード出力をＦＦ−Ｂで１／２基本クロック
期間だけ遅延させて、位相が互いに５／２基本クロック
期間だけ異なる１／５分周クロックＣＬＫａ（ｆ／５）
とＣＬＫｂ（ｆ／５）を生成し、合成手段５によって、
１／５分周クロックＣＬＫａ（ｆ／５）とＣＬＫｂ（ｆ
／５）を合成することにより、基本クロック周波数の２
倍の周波数で動作する回路を用いることなく、基本クロ
ックＣＬＫ（ｆ）の２／５分周クロックＣＬＫ（２ｆ／
５）を生成することができるので、基本クロック周波数
が高い場合にも容易に対応することができ、かつ従来の
分周回路よりも消費電力を低減することができる。また
後述するように、３進カウンタを用いることにより、Ｎ
＝３の場合にも適用することができる。
【００４７】尚、上記のｉ、ｊは上記のカウント値に限
定されず、 ｊ＝ｉ−（Ｎ−１）／２またはｊ＝ｉ＋（Ｎ＋１）／２ のいずれかを満たす値であれば良い。また５進カウンタ
１が基本クロックＣＬＫ（ｆ）の立ち下がりエッジで動
作する場合には、 ｊ＝ｉ−（Ｎ＋１）／２またはｊ＝ｉ＋（Ｎ−１）／２ のいずれかを満たす値であれば良い。
定されず、 ｊ＝ｉ−（Ｎ−１）／２またはｊ＝ｉ＋（Ｎ＋１）／２ のいずれかを満たす値であれば良い。また５進カウンタ
１が基本クロックＣＬＫ（ｆ）の立ち下がりエッジで動
作する場合には、 ｊ＝ｉ−（Ｎ＋１）／２またはｊ＝ｉ＋（Ｎ−１）／２ のいずれかを満たす値であれば良い。
【００４８】また上記第２の実施形態においてはＮ＝５
としたが、Ｎが５以外の３以上の奇数である場合にも、
Ｎと同じ進数のカウンタを用い、上式に従ってデコード
値ｉ、ｊを決めることにより適用可能である。
としたが、Ｎが５以外の３以上の奇数である場合にも、
Ｎと同じ進数のカウンタを用い、上式に従ってデコード
値ｉ、ｊを決めることにより適用可能である。
【００４９】
【発明の効果】以上のように本発明の分周回路によれ
ば、分周手段によって、位相が互いに基本クロックのＮ
／２クロック期間だけ異なる２つの１／Ｎ分周クロック
を生成し、合成手段によって、上記２つの１／５分周ク
ロックを合成することにより、基本クロック周波数の２
倍の周波数で動作する回路を用いることなく、基本クロ
ックの２／Ｎ分周クロックを生成することができるの
で、基本クロック周波数が高い場合にも容易に対応する
ことができ、かつ従来の分周回路よりも消費電力を低減
することができるという効果がある。
ば、分周手段によって、位相が互いに基本クロックのＮ
／２クロック期間だけ異なる２つの１／Ｎ分周クロック
を生成し、合成手段によって、上記２つの１／５分周ク
ロックを合成することにより、基本クロック周波数の２
倍の周波数で動作する回路を用いることなく、基本クロ
ックの２／Ｎ分周クロックを生成することができるの
で、基本クロック周波数が高い場合にも容易に対応する
ことができ、かつ従来の分周回路よりも消費電力を低減
することができるという効果がある。
【図１】本発明の第１の実施形態の分周回路を示す回路
図である。
図である。
【図２】本発明の第１の実施形態の分周回路の動作タイ
ミングチャートである。
ミングチャートである。
【図３】本発明の第２の実施形態の分周回路を示す回路
図である。
図である。
【図４】本発明の第２の実施形態の分周回路の動作タイ
ミングチャートである。
ミングチャートである。
１ ５進カウンタ、 ２，４ 分周手段、 ３，５ 合
成手段、 ＣＮＴ−Ａ３ビットカウンタ、 ＦＦ−Ａ，
ＦＦ−Ｂ Ｄフリップフロップ、 ＡＮＤ−Ａ，ＡＮＤ
−Ｂ，ＡＮＤ−Ｃ ＡＮＤゲート、 ＯＲ−Ａ，ＯＲ−
Ｂ，ＯＲ−ＣＯＲゲート、 ＮＯＲ−Ａ ＮＯＲゲー
ト。
成手段、 ＣＮＴ−Ａ３ビットカウンタ、 ＦＦ−Ａ，
ＦＦ−Ｂ Ｄフリップフロップ、 ＡＮＤ−Ａ，ＡＮＤ
−Ｂ，ＡＮＤ−Ｃ ＡＮＤゲート、 ＯＲ−Ａ，ＯＲ−
Ｂ，ＯＲ−ＣＯＲゲート、 ＮＯＲ−Ａ ＮＯＲゲー
ト。
Claims (4)
- 【請求項１】 基本クロックの立ち上がりエッジまたは
立ち下がりエッジのいずれかで動作するＮ（Ｎは３以上
の奇数）進カウンタと、 前記Ｎ進カウンタの２つのカウント値の出力タイミング
に基づいて、位相が互いに前記基本クロックの（Ｎ／
２）クロック期間ずれた２つの（１／Ｎ）分周クロック
を生成する分周手段と、 前記２つの（１／Ｎ）分周クロックを合成することによ
り、前記基本クロックの（２／Ｎ）分周クロックを生成
する合成手段とを有することを特徴とする分周回路。 - 【請求項２】 前記分周手段は、 前記Ｎ進カウンタのカウント値ｉ（ｉは０〜Ｎ−１のい
ずれかの整数）をデコードする第１のデコード回路と、 前記Ｎ進カウンタのカウント値ｊ（ｊは０〜Ｎ−１のい
ずれかの整数）をデコードする第２のデコード回路と、 前記第１のデコード回路のデコード出力を前記基本クロ
ックの立ち上がりエッジでラッチする第１のラッチ回路
と、 前記第２のデコード回路のデコード出力を前記基本クロ
ックの立ち下がりエッジでラッチする第２のラッチ回路
とを有し、 前記合成手段は、 前記第１のラッチ回路のラッチ出力と前記第２のラッチ
回路のラッチ出力とを入力とする論理和ゲートからなる
ことを特徴とする請求項１記載の分周回路。 - 【請求項３】 前記カウント値ｉとｊとは、前記Ｎ進カ
ウンタが基本クロックの立ち上がりエッジで動作する場
合にはｊ＝ｉ−（Ｎ−１）／２またはｊ＝ｉ＋（Ｎ＋
１）／２のいずれかを満たし、また前記Ｎ進カウンタが
基本クロックの立ち下がりエッジで動作する場合にはｊ
＝ｉ−（Ｎ＋１）／２またはｊ＝ｉ＋（Ｎ−１）／２の
いずれかを満たし、 前記第１および第２のデコード回路は、それぞれ前記Ｎ
進カウンタのカウント出力を入力とする論理積ゲートか
らなり、 前記第１および第２のラッチ回路は、それぞれＤフリッ
プフロップからなることを特徴とする請求項２記載の分
周回路。 - 【請求項４】 前記Ｎは５以上の奇数であり、 前記分周手段は、 前記Ｎ進カウンタのカウント値がｐ（ｐは０〜Ｎ−１の
いずれかの整数）およびその次のカウント値である期
間、前記基本クロックをゲートする第１のゲート回路
と、 前記Ｎ進カウンタのカウント値がｑ（ｑは０〜Ｎ−１の
いずれかの整数）およびその次のカウント値である期
間、前記基本クロックの反転クロックをゲートする第２
のゲート回路とを有し、 前記合成手段は、 前記第１のゲート回路の出力と前記第２のゲート回路の
出力とを入力とする論理和ゲートと、 前記論理和ゲートの出力クロックの立ち上がりエッジま
たは立ち下がりエッジで動作し、入力端子と逆相ラッチ
出力端子とを接続し、正相ラッチ出力端子を前記（２／
Ｎ）分周クロックの出力端子とするラッチ回路とを有
し、 前記カウント値ｐとｑとは、前記Ｎ進カウンタが基本ク
ロックの立ち上がりエッジで動作する場合にはｑ＝ｐ−
（Ｎ＋１）／２またはｑ＝ｐ＋（Ｎ−１）／２のいずれ
かを満たし、また前記Ｎ進カウンタが基本クロックの立
ち下がりエッジで動作する場合にはｑ＝ｐ−（Ｎ−１）
／２またはｑ＝ｐ＋（Ｎ＋１）／２のいずれかを満たす
ことを特徴とする請求項１記載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117497A JPH10322194A (ja) | 1997-05-21 | 1997-05-21 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117497A JPH10322194A (ja) | 1997-05-21 | 1997-05-21 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322194A true JPH10322194A (ja) | 1998-12-04 |
Family
ID=15051746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13117497A Withdrawn JPH10322194A (ja) | 1997-05-21 | 1997-05-21 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566297B1 (ko) * | 1999-09-01 | 2006-03-30 | 삼성전자주식회사 | 클럭 분주 회로 |
-
1997
- 1997-05-21 JP JP13117497A patent/JPH10322194A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566297B1 (ko) * | 1999-09-01 | 2006-03-30 | 삼성전자주식회사 | 클럭 분주 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |