JPH10322513A - イメージセンサーのセルフチェック方法と画像読み取り装置 - Google Patents

Abstract

(57)【要約】 【課題】 イメージセンサーの後発的なトラブルの早期
発見と、迅速な原因の特定を課題とし、特にＴＤＩ構造
を有するイメージセンサーのＴＤＩ動作のチェックを課
題とする。 【解決手段】 ＴＤＩ構造を有するイメージセンサーの
セルフチェック方法であって、ＴＤＩ構造を構成する複
数の光電変換素子列で蓄積された電荷を、順次加算して
読み出す第１の駆動パターンと、加算比の異なる読み出
し行う第２の駆動パターンとを有するタイミング発生手
段と、画像データを蓄積するメモリー手段と、前記メモ
リー手段に蓄積された画像データから各光電変換素子の
感度比を求めＴＤＩ構造の動作の良否を判定する判定手
段とを有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に置
けるイメージセンサーのチェック方法に関するもので、
特にＴＤＩ（Time Delay Integration）構造を有するイ
メージセンサーのＴＤＩ動作のチェックに関するもので
ある。

【０００２】

【従来の技術】近年、画像表示による表現が多方面に亘
って求められており、複写機、ファクシミリ、ＯＣＲ
（Optical Character Reader）、オプティカルスキャナ
ー等を用いて、対象画像を読み取り、画像信号を他の媒
体に転換することが行われている。このような種々の機
器に用いられて、１次元、又は２次元の画像を読み取る
ものにイメージセンサーがある。

【０００３】ここで、イメージセンサーを用いた画像処
理装置として、デジタル複写機の構成例を、図７に示し
て説明する。図において、２００１はイメージセンサー
の一種のＣＣＤラインセンサーで、タイミング発生回路
２０１２で発生される駆動パターンによりドライバー２
０１１で駆動される。

【０００４】原稿画像は、ＣＣＤラインセンサー２００
１で電気信号として読み取られ、サンプルホールド回路
２００２、信号レベル制御用のゲインコントロールアン
プ２００３、ＤＣレベル調整用のクランプ回路２００４
を経由した後、ＡＤ変換器２００５でデジタルデータへ
と変換される。

【０００５】変換されたデジタルデータは、ラインメモ
リー２００７を用いたシェーディング補正回路２００６
でシェーディング補正が行われる。シェーディング補正
は図示していない光学系の配光ムラやＣＣＤラインセン
サー２００１の感度ばらつきを補正するもので、予め光
学的各素子のバラツキに応じた画像信号をラインメモリ
ー２００７に格納しておき、現実の画像信号についてそ
のバラツキ等を消去するように動作する。ラインメモリ
ー２００７は汎用品を外付けする場合やゲートアレイと
して内蔵する場合もある。

【０００６】シェーディング補正されたデジタルデータ
は、マスキング補正回路２００８で表示装置の特性に合
致するγ補正等の色空間補正が行われた後、画像処理回
路２００９でページメモリー２０１０を用いて、変倍、
回転、移動などの画像処理が行われる。

【０００７】また、２０１４，２０１５は具体的な基板
分割構成を示し、２０１４をアナログプロセッサー基
板、２０１５をデジタルプロセッサー基板とする。

【０００８】タイミング発生回路２０１２、シェーディ
ング補正回路２００６、マスキング補正回路２００８、
画像処理回路２００９の各機能は、ゲートアレイやＡＳ
ＩＣとして実現され、それらはＣＰＵ２０１３のＣＰＵ
バスによって制御されるのが一般的である。

【０００９】また、ゲインコントロールアンプ２００
３、クランプ回路２００４等のアナログ回路もＣＰＵ２
０１３によって制御される。

【００１０】アナログプロセッサー基板２０１４とデジ
タルプロセッサー基板２０１５間の制御信号を減らす理
由から、ＣＰＵ２０１３のポートを用いてシリアルデー
タを転送する方法が用いられている。また基板構成によ
っては、ＣＰＵバスを用いた制御方式も有り得る。

【００１１】以上のような従来構成において、製造工程
上のセット搭載の際、製造出荷時点、販売時点、その稼
働中の修理時点等の各時点で、各構成の動作をチェック
する方法として、次ぎに示す方法が知られている。

【００１２】（１）メモリーチェック ラインメモリー２００７、ページメモリー２０１０、そ
の他ＡＳＩＣに内蔵されたメモリーにデータの書き込
み、読みだしを行い、各メモリーセルのエラーチェック
を行う。

【００１３】（２）テストパターンによる回路チェック メモリーチェック終了後、各メモリーセルにテストパタ
ーンを書き込み、メモリーセル以降の回路の動作チェッ
クを行う。

【００１４】（３）基板チェック 多ピン化、狭ピッチ化するＡＳＩＣの実装状態をチェッ
クするために、基板上の全てのＡＳＩＣ入出力にチェッ
クパッドを設け、それらをシリアルに接続することで配
線、実装をチェックする。

【００１５】いずれの場合も、この動作チェックには、
主にデジタル回路を対象としている。

【００１６】

【発明が解決しようとする課題】従来のセルフチェック
方法では、アナログプロセッサー基板、特にイメージセ
ンサー単体のチェックは行われていなかった。したがっ
て、イメージセンサーが原因となるトラブルが発生した
場合、原因の特定が困難という問題があった。

【００１７】また、一般にイメージセンサーは、電気部
品としては非常に高価であり、さらに装置組立の際に光
学的に高精度な調整が必要になるなど、コスト、サービ
スの面で市場の対応が非常に困難であった。

【００１８】本発明は、イメージセンサーの後発的なト
ラブルの早期発見と、迅速な原因の特定を目的とし、特
にＴＤＩ構造を有するイメージセンサーのＴＤＩ動作の
チェックに関するものである。

【００１９】

【課題を解決するための手段】本発明は、イメージセン
サーのセルフチェック方法であって、ＴＤＩ構造を構成
する複数の光電変換素子列で蓄積された電荷を、順次加
算して読み出す第１の駆動パターンと、加算比の異なる
読み出し行う第２の駆動パターンとを持つタイミング発
生手段と、前記タイミング発生手段からのタイミングに
従って読み出された画像データを蓄積するメモリー手段
と、前記メモリー手段に蓄積された画像データに基づい
て各光電変換素子の感度比を求め前記光電変換素子の動
作の良否を判定する判定手段と、を有することを特徴と
する。この特徴により、光電変換素子そのものに不良が
生じているのかどうかを正確に検出できる。

【００２０】また、イメージセンサーのセルフチェック
方法であって、ＴＤＩ構造を構成する複数の光電変換素
子列で蓄積された電荷を、順次加算して読み出す第１の
駆動パターンと、加算比の異なる読み出しを行う第２の
駆動パターンとを持つタイミング発生手段と、前記タイ
ミング発生回路からのタイミングに従って読み出された
画像データを蓄積するメモリー手段と、前記メモリー手
段に蓄積された画像データに基づいて各光電変換素子の
感度比を求め前記光電変換素子列の動作の良否を判定す
る判定手段と、を有することを特徴とする。この特徴に
より、光電変換素子列のいずれかに不良が生じているの
かどうかを正確に検出できる。

【００２１】

【発明の実施の形態】

［第１実施形態］図１から図３は本発明の第１の実施形
態についてその構成と動作を説明する図面である。

【００２２】図１は、画像処理装置の回路ブロック図で
ある。図において、画像処理装置は、ＴＤＩ構造のイメ
ージセンサー１０１と、イメージセンサー１０１から読
み出された各画素素子毎の素子電荷をサンプルしてホー
ルドするサンプルホールド回路１０９と、ホールドされ
た画像信号を所定レベルに制御して増幅するＡＧＣ回路
等のゲインコントロールアンプ１１０と、この画像信号
をデジタルに変換するＡＤコンバータ１１１と、デジタ
ル画像信号データを蓄積するラインメモリー等のメモリ
ー１１２とから構成される。メモリー１１２に蓄積され
た画像信号データは、この後シェーディング補正回路で
シェーディング補正され、マスキング補正回路で表示装
置の特性にマッチしたγ補正等が施され、画像処理回路
に供される。これらの動作は、従来の技術で説明した図
２と同様である。

【００２３】コントローラ１１３はメモリー１１２に対
し書き込み・読み出しのアドレスを与え、データの読み
書きを行い、セルフチェックの際には、メモリー１１２
を用いたチェックを行う。ここに示しているメモリー１
１２は、ＡＳＩＣなどに内蔵されるメモリーであっても
よいし、ダイナミックでもスタティックであってもよ
く、イメージセンサー１０１で読み出した画像信号を一
時的に蓄積できれば、ラインメモリーばかりでなく、複
数ラインの画像信号を蓄積できてもよい。また、コント
ローラ１１３とメモリー１１２との通信方法はこれに限
定されるものではない。

【００２４】コントローラ１１３に内蔵するメモリー１
２０は、後述のイメージセンサー１０１の各光電変換素
子列間の感度比を記憶しておくためのメモリーであり、
キャッシュメモリ等の高速書き込み読み出しできる記憶
手段が好ましい。

【００２５】タイミング発生回路１１４はイメージセン
サー１０１を駆動するタイミングパターンと、配線を図
示していないが、サンプルホールド回路１０９、ＡＤコ
ンバータ１１１などの駆動パルスを発生し、基本タイミ
ングはコントローラ１１３から供給される。

【００２６】また、１１５〜１１９はイメージセンサー
１０１を駆動するためのドライバーであり、図上インバ
ータで表示している。

【００２７】本実施形態において、イメージセンサー１
０１は、３ラインのＴＤＩ構造を有し、３本の光電変換
素子列１０２，１０４，１０６で蓄積された電荷が、画
像を読み取られる原稿の相対的な移動に同期して、転送
されてきた電荷と加算され、水平駆動パルスφ１，φ２
によって、２相駆動される転送レジスタ１０８で読み出
される。

【００２８】また、符号１０３，１０５，１０７は、各
光電変換素子列１０２，１０４，１０６と転送レジスタ
１０８間の電荷転送を制御するゲートであり、ドライバ
ー１１５，１１６，１１７の出力のそれぞれパルスＳＨ
１，ＳＨ２，ＳＨ３によって制御される。さらにゲート
１０３，１０５は光電変換素子列１列分のバッファ機能
を持つ。又、ゲート１０７は素子列１０６から転送レジ
スタ１０８への電荷の移動を行う。

【００２９】《通常時の動作》図２は、通常状態に於け
るイメージセンサー１０１の動作を説明する説明図であ
る。図示しない光源によりイメージセンサー１０１に
は、均一な光が照射されており、各ステップにおいて素
子列１０２，１０４，１０６には同じ光の電荷が発生す
る。動作原理を簡単に説明するために、イメージセンサ
ー１０１の当初の電荷”０”の状態からの電荷の蓄積状
態を説明する。図２上段は、説明上の各ステップと、パ
ルスＳＨ１，ＳＨ２，ＳＨ３と、転送レジスタ１０８の
出力の各状態を示している。

【００３０】ゲートパルスＳＨ３はゲート１０７を次の
ように制御する。ゲートパルスＳＨ３がＬｏレベルのと
き光電変換素子列１０６から転送レジスタ１０８への電
荷移動は行われない。ゲートパルスＳＨ３がＨｉレベル
のとき光電変換素子列１０６に蓄積された電荷を転送レ
ジスタ１０８に転送する。

【００３１】ゲートパルスＳＨ２はゲート１０５を次の
ように制御する。ゲートパルスＳＨ２がＬｏレベルのと
き光電変換素子列１０４とゲート１０５の間、ゲート１
０５と光電変換素子列１０６の間での電荷の転送は行わ
れない。ゲートパルスＳＨ２がＨｉレベルのときゲート
１０５の持つ１ライン分のバッファに蓄積されていた電
荷が光電変換素子列１０６に移動される。その後、光電
変換素子列１０４からゲート１０５のバッファに光電変
換素子列１０４で蓄積された電荷が移動する。

【００３２】図８を用いて詳細に説明する。図８は図１
のイメージセンサー上に点線で示される部分の断面の電
位ポテンシャルの遷移を表す図である。図８において、
ゲート１０５はゲート１０５１〜１０５３の３つのゲー
トからなり、それぞれ独立に制御される。８０１は光電
変換素子列１０４に蓄積されている電荷を、８０２はゲ
ート１０５のバッファに蓄積されている電荷である。ま
た、図８（２）〜（４）が前述したゲート１０５から光
電変換素子列１０６への電荷移動と、それに続く光電変
換素子列１０４からゲート１０５への電荷移動を表す図
である。

【００３３】図８（２）では、ゲート１０５１〜１０５
３のそれぞれの電位ポテンシャルは、Ｈｉ，Ｈｉ，Ｌｏ
レベルにあり、電荷８０２はゲート１０５から光電変換
素子列１０６に移動する。次に、図８（３）では、ゲー
ト１０５１〜１０５３の電位ポテンシャルは、Ｌｏ，Ｌ
ｏ，Ｈｉレベルとなり、空になってゲート１０５に光電
変換素子列１０４から電荷８０１が移動する。この際、
光電変換素子列１０６に移動した電荷８０２は、ゲート
１０５３によって逆流が防止されている。つぎに、図８
（４）では、ゲート１０５１〜１０５３の電位ポテンシ
ャルは、Ｈｉ，Ｈｉ，Ｈｉレベルとなり、電荷移動が完
了する。

【００３４】図２において、動作説明をさらに続ける。
ステップ１において、光電変換素子列１０２，１０４，
１０６に電荷１に相当する電荷が発生する。ゲート１０
３，１０５及び転送レジスタ１０８の電荷は、”０”を
出力する（図２・ステップ１）。

【００３５】さらに、ステップ１で光電変換素子列１０
２，１０４，１０６に発生した電荷は、ステップ２で、
それぞれゲート１０３，１０５、及びゲート１０７を介
して転送レジスタ１０８に転送される。ゲート１０３，
１０５では電荷蓄積は行われないので、電荷量は共に”
１”、転送レジスタ１０８からは”１”が出力される
（図２・ステップ２）。

【００３６】ゲート１０３，１０５内の電荷は、それぞ
れ光電変換素子列１０４，１０６に転送され、新たな電
荷１が加算される（ここでは０→１となる）（図２・ス
テップ３〜ステップ６）。

【００３７】上記動作が繰り返され、ステップ６で出力
には電荷３が現れる（図２・ステップ７以降）。従っ
て、ステップ６以降には、転送レジスタ１０８の出力に
は電荷”３”が定常的に現れる。

【００３８】《セルフチェック時の動作》図３は、イメ
ージセンサー１０１のセルフチェック時における各ステ
ップの駆動パルスの駆動パターンと各部の電荷量等を示
すタイミング図である。

【００３９】（図３・ステップ１）光電変換素子列１０
２，１０４，１０６に電荷”１”を発生する。

【００４０】（図３・ステップ２）ゲートパルスＳＨ３
がｏｎするので、光電変換素子列１０６の電荷が転送レ
ジスタ１０８へ転送され、出力される。

【００４１】ゲートパルスＳＨ１，ＳＨ２はｏｆｆなの
で光電変換素子列１０２，１０４では電荷の移動は行わ
れないまま、新たな電荷”１”が加算され、電荷量は”
２”となる。

【００４２】ゲート１０３，１０５も同様に電荷の移動
は行われない。ゲートでは電荷蓄積は行われないため、
電荷量は変化しない。

【００４３】（図３・ステップ３）ゲートパルスＳＨ
２，ＳＨ３がｏｎするので、光電変換素子列１０４，１
０６の電荷”２”と”１”はそれぞれゲート１０５、転
送レジスタ１０８に転送される。このゲート１０５で
は、電荷蓄積による加算は行われない（転送先のゲー
ト、転送レジスタには光電変換機能はないため）。

【００４４】ゲートパルスＳＨ１はｏｆｆのままなの
で、光電変換素子列１０２、ゲート１０３はステップ２
と同様な動作を行う。

【００４５】（図３・ステップ４）ゲートパルスＳＨ
１，ＳＨ２，ＳＨ３が共にｏｎするので、光電変換素子
列１０２，１０４，１０６はそれぞれゲート１０３，１
０５、転送レジスタ１０８に転送される。

【００４６】ゲート１０３，１０５の電荷は光電変換素
子列１０４，１０６に転送され、新たな電荷”１”が加
算される。

【００４７】光電変換素子列１０２，１０４，１０６で
は電荷転送後、新たな電荷”１”が発生する。

【００４８】以下、同様な動作を繰り返し、ステップ１
０から順次ステップ毎に、出力比２：６：１の出力を得
ることができる。

【００４９】この出力レベルをＡ：Ｂ：Ｃ（＝２：６：
１）とすると、光電変換素子列１０２，１０４，１０６
で蓄積される電荷の比は次のように表すことができる。

【００５０】 １０４／１０６＝（Ａ−Ｃ）／Ｃ ……（２ー１）／１＝１ １０２／１０６＝（Ｂ−２Ａ＋Ｃ）／３Ｃ …（６ー４＋１）／３＝１ １０６＝Ｃ …１ この値が、コントローラ１１３内のメモリー１２０に書
き込まれ、リファレンスデータとなる。上記実施動作例
では、２：６：１の繰り返し画像信号がメモリー１２０
に格納されるが、リファレンスデータは、工場出荷時あ
るいはサービスメンテナンス時に書き込まれる。

【００５１】このリファレンスデータが書き込まれた後
には、ＴＤＩ動作のセルフチェックは、電源投入時ある
いは画像取り込み毎に以下の要領で行われる。

【００５２】コントローラ１１３の指示により、タイミ
ング発生回路１１４はチェックモードとなり、イメージ
センサー１０１から読み取って、メモリー１１２に取り
込まれた画像データから上記出力比を算出し、メモリー
１２０に保持されているリファレンスデータと比較を行
い、異常があればＴＤＩ動作不良と判断することがで
き、アナログ系の不良を検出できる。

【００５３】メモリー１２０に保持されるデータは、比
の値に限られるものではなく、例えば上記Ａ，Ｂ，Ｃ
（出力信号の絶対値）が保持されていてもよい。

【００５４】また、イメージセンサー１０１の仕様に規
定される感度比が固定データとして記憶されていてもよ
い。また、メモリー１２０に格納されたときの対象原稿
とセルフチェック時の対象原稿とは一致させるほうがよ
く、特にメモリー１２０に出力信号の絶対値で格納した
場合には、同一照度で同一原稿を用いたほうがよく、メ
モリー１２０に基準電荷に対する相対値の比で格納した
場合には、同一色の原稿であれば、セルフチェックも容
易である。

【００５５】［実施形態２］図４〜図６は、４ラインＴ
ＤＩ構造を持つイメージセンサーの場合の構成と動作を
示すタイミングを示す図面である。

【００５６】図４は４ラインＴＤＩ構造を持つイメージ
センサーのブロック図である。図において、４本の光電
変換素子列４０１，４０３，４０５，４０７で原稿を読
み取り、蓄積された１ライン分の電荷は、光電変換素子
列４０１から下方に転送される毎に、各画素毎にそれぞ
れ加算され、ゲート４０８から転送された転送レジスタ
４０９で、水平駆動パルスφ１，φ２によって、２相駆
動されて、時系列的に読み出される。通常、１ライン分
を主走査方向で読み出し、次に副走査方向に原稿を相対
的に移動して、エリア領域の画像を読みだす。

【００５７】ここで、４０２，４０４，４０６，４０８
は各光電変換素子列４０１，４０３，４０５，４０７と
転送レジスタ４０９間の電荷転送を制御するゲートで、
それぞれパルスＳＨ１，ＳＨ２，ＳＨ３，ＳＨ４によっ
て制御される。

【００５８】ゲート４０２，４０４，４０６は光電変換
素子列１列分のバッファ機能を持つ。

【００５９】図５に通常状態に於けるタイミング図、図
６にセルフチェック時のタイミング図を示す。

【００６０】動作原理は３ラインＴＤＩの場合と同様で
あり、図３，図４に従って、転送レジスタ４０９から時
系列的に画像信号が読み出され、その後、サンプルホー
ルド回路、ＡＧＣ回路を含むゲインコントロールアン
プ、ＡＤコンバータとを経由して、デジタル画像信号デ
ータを蓄積するラインメモリー等のメモリーに格納され
る。ただし、製造出荷時等のリファレンスデータは、コ
ントローラ内のメモリに格納されて、セルフチェック用
の基準データとして用いられる。

【００６１】通常動作時は、各光電変換素子列４０１，
４０３，４０５，４０７が正常に光電変換し、ゲート４
０２，４０４，４０６，４０８及び転送レジスタ４０９
が正常に転送し、メモリーに格納されるまでの各回路が
正常に動作する限り、図５に示すように電荷量”４”の
値が格納される。ただし、この場合、各画素の光電変換
感度等が同一の場合の例示である。

【００６２】セルフチェックの場合には、図６に示すよ
うに、最下段のゲートパルスＳＨ４がｏｎする毎にステ
ップを変え、ゲートパルスＳＨ３，２，１に順次ｏｎす
る時を増加し、このようなタイミングで転送して行け
ば、４ラインＴＤＩの場合で、出力比はα：β：γ：δ
（＝１０：２：１：３）となる。

【００６３】これから、各光電変換素子列間の感度比
は、次のように計算される。

【００６４】 ４０５／４０７＝（β−γ）／γ …（２ー１）／１＝１ ４０３／４０７＝（δ−β）／γ …（３ー２）／１＝１ ４０１／４０７＝（α＋β＋γ−３δ）／４γ…(10+2+1ー9)/4 = 1 ４０７＝γ …１ このα：β：γ：δ又は１０：２：１：３の値が、コン
トローラ内のメモリーに書き込まれ、リファレンスデー
タとなる。上記実施動作例では、１０：２：１：３の繰
り返し画像信号がメモリーに格納される。実際には、大
略的にはかかる比率のデータでもよいが、更に細かな分
解能でコントローラ内のメモリーに格納できれば、光電
変換素子列４０１，４０３，４０５，４０７の各画素の
光電変換感度や電荷転送効率等で、繰り返しデータとは
ならず、メモリーに格納されるデータは１ライン分の各
画素の電荷に応じたデータが格納され、これをリファレ
ンスデータとすることができる。

【００６５】リファレンスデータは、工場出荷時あるい
はサービスメンテナンス時に書き込まれる。このリファ
レンスデータが書き込まれた後には、ＴＤＩ動作のセル
フチェックは、電源投入時あるいは画像取り込み毎に以
下の要領で行われる。

【００６６】また、コントローラの指示により、タイミ
ング発生回路はチェックモードとなり、イメージセンサ
ーから読み取って、リファレンスデータとは異なるアド
レスでメモリーに取り込まれた画像データから上記出力
比を算出し、メモリーに保持されているリファレンスデ
ータと比較を行い、異常があればＴＤＩ動作不良と判断
することができ、アナログ系の不良を検出できる。

【００６７】また、リファレンス用メモリーに保持され
るデータは、比の値に限られるものではなく、例えば上
記α：β：γ：δ（出力信号の絶対値）が保持されてい
てもよい。

【００６８】ＴＤＩのチェックを行う際の駆動パターン
は実施形態に図示したものに限定されるわけではなく、
イメージセンサーの構造に応じ最適な駆動パターンを設
定する。

【００６９】また、イメージセンサーの仕様に規定され
る感度比が固定データとして記憶されていてもよい。ま
た、メモリーに格納されたときの対象原稿とセルフチェ
ック時の対象原稿とは一致させるほうがよく、特にメモ
リーに出力信号の絶対値で格納した場合には、同一照度
で同一原稿を用いたほうがよく、メモリーに基準電荷に
対する相対値の比で格納した場合には、同一色の原稿で
あれば、セルフチェックも容易である。

【００７０】

【発明の効果】以上説明したようにＴＤＩ構造を構成す
る複数の光電変換素子列間の感度比を求めることによっ
て、ＴＤＩ構造を有するイメージセンサーのＴＤＩ動作
チェックを必要に応じて随時行うことができる。

【図面の簡単な説明】

【図１】本発明による画像読取装置の概略ブロック図で
ある。

【図２】本発明による画像読取装置に使用する３ライン
ＴＤＩの通常状態の読み出しタイミング図である。

【図３】本発明による画像読取装置に使用する３ライン
ＴＤＩのチェック時の読み出しタイミング図である。

【図４】本発明の画像読取装置に使用する４ラインＴＤ
Ｉの概略ブロック図である。

【図５】本発明の画像読取装置に使用する４ラインＴＤ
Ｉの通常状態の読み出しタイミング図である。

【図６】本発明の画像読取装置に使用する４ラインＴＤ
Ｉのチェック時の読み出しタイミング図である。

【図７】従来例による画像読取装置の概略ブロック図で
ある。

【図８】本発明の画像読取装置に使用するＴＤＩの動作
原理を示す断面図である。

【符号の説明】

１０１ イメージセンサー １０２，１０４，１０６，４０１，４０３，４０５，４
０７ 光電変換素子列 １０３，１０５，１０７，４０２，４０４，４０６，４
０８ ゲート １０５１，１０５２，１０５３ ゲート １０８，４０９ 転送ゲート １０９，２００２ サンプルホールド回路 １１０，２００３ バッファアンプ １１１，２００５ Ａ／Ｄ変換器 １１２，２００７ メモリー １１３ コントローラ １１４ タイミング発生回路 １１５，１１６，１１７ ドライバー １１８，１１９ ドライバー ２００８ マスキング補正回路 ２００９ 画像処理回路 ２０１０ ページメモリー ２０１１ ドライバー ２０１２ タイミング発生部 ２０１３ ＣＰＵ ２０１４ アナログ信号処理部 ２０１５ デジタル信号処理部 ８０１，８０２ 蓄積電荷

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像を読み取るイメージセンサーのセル
   フチェック方法であって、 ＴＤＩ構造を構成する複数の光電変換素子列で蓄積され
   た電荷を、順次加算して読み出す第１の駆動パターン
   と、加算比の異なる読み出しを行う第２の駆動パターン
   とを持つタイミング発生手段と、 前記タイミング発生手段からのタイミングに従って読み
   出された画像データを蓄積するメモリー手段と、 前記メモリー手段に蓄積された画像データに基づいて各
   光電変換素子の感度比を求め前記光電変換素子の動作の
   良否を判定する判定手段と、を有することを特徴とする
   イメージセンサーのセルフチェック方法。
2. 【請求項２】 イメージセンサーのセルフチェック方法
   であって、 ＴＤＩ構造を構成する複数の光電変換素子列で蓄積され
   た電荷を、順次加算して読み出す第１の駆動パターン
   と、加算比の異なる読み出しを行う第２の駆動パターン
   とを持つタイミング発生手段と、 前記タイミング発生手段からのタイミングに従って読み
   出された画像データを蓄積するメモリー手段と、 前記メモリー手段に蓄積された画像データに基づいて各
   光電変換素子の感度比を求め前記光電変換素子列の加算
   動作の良否を判定する判定手段と、を有することを特徴
   とするイメージセンサーのセルフチェック方法。
3. 【請求項３】 請求項１又は２に記載のイメージセンサ
   ーのセルフチェック方法を用いたことを特徴とする画像
   読み取り装置。