JPH1032286A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1032286A JPH1032286A JP8187467A JP18746796A JPH1032286A JP H1032286 A JPH1032286 A JP H1032286A JP 8187467 A JP8187467 A JP 8187467A JP 18746796 A JP18746796 A JP 18746796A JP H1032286 A JPH1032286 A JP H1032286A
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- Japan
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- tape
- lead
- chip
- semiconductor chip
- plating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/865—Die-attach connectors and bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣ（Lead On Chip）構造の半導体装置に
おいて、半導体チップをリードにマウントする際、メッ
キの有無によりリード上に段差があるため、ツールから
の圧力がテープとチップ間に均等に加わらず、テープと
チップ間の接着不良や信頼性不良が生じる。 【解決手段】 リード３において、下面にテープ２が接
着された部分の上面にテープ２の接着面積と同一以上の
面積を有するメッキ４を施す。
おいて、半導体チップをリードにマウントする際、メッ
キの有無によりリード上に段差があるため、ツールから
の圧力がテープとチップ間に均等に加わらず、テープと
チップ間の接着不良や信頼性不良が生じる。 【解決手段】 リード３において、下面にテープ２が接
着された部分の上面にテープ２の接着面積と同一以上の
面積を有するメッキ４を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームに
半導体素子を搭載し、互いをワイヤで接続し、それらを
一体的に樹脂封止した半導体装置に関し、特にＬＯＣ
（Lead On Chip）技術を用いた半導体装置に係わる。
半導体素子を搭載し、互いをワイヤで接続し、それらを
一体的に樹脂封止した半導体装置に関し、特にＬＯＣ
（Lead On Chip）技術を用いた半導体装置に係わる。
【０００２】
【従来の技術】近年、半導体メモリ製品に対して小型
化、高密度化の要求が高まっており、チップが大きくな
る傾向にあり、その一方でパッケージは小さいままにし
なければならない必要がある。この要求に対応するた
め、ＬＯＣ（Lead On Chip）と呼ばれるパッケージング
技術が用いられるようになっている。このＬＯＣ技術
は、パッケージにできるだけ大きなチップを封止しよう
とするものである。
化、高密度化の要求が高まっており、チップが大きくな
る傾向にあり、その一方でパッケージは小さいままにし
なければならない必要がある。この要求に対応するた
め、ＬＯＣ（Lead On Chip）と呼ばれるパッケージング
技術が用いられるようになっている。このＬＯＣ技術
は、パッケージにできるだけ大きなチップを封止しよう
とするものである。
【０００３】図４は、ＬＯＣ技術で形成された半導体装
置を示す。まず、リード３の上面にワイヤボンディング
ためのメッキ４を施す。続いて、リード３の下面にテー
プ２を張り付ける。その後、図５に示すように、ステー
ジ８上に半導体チップ１を載せ、半導体チップ１上に上
述のリード３をテープ２側がチップ１側になるように載
せる。次に、リード３上にツール７を押しつけることに
より、テープ２とチップ１とを接着させる。その後、リ
ード３上のメッキ４とチップ１の間をワイヤ５で接続す
る。続いて、樹脂６によりチップ１、リード３及びワイ
ヤ５を封止し、半導体素子のパッケージングが終了す
る。
置を示す。まず、リード３の上面にワイヤボンディング
ためのメッキ４を施す。続いて、リード３の下面にテー
プ２を張り付ける。その後、図５に示すように、ステー
ジ８上に半導体チップ１を載せ、半導体チップ１上に上
述のリード３をテープ２側がチップ１側になるように載
せる。次に、リード３上にツール７を押しつけることに
より、テープ２とチップ１とを接着させる。その後、リ
ード３上のメッキ４とチップ１の間をワイヤ５で接続す
る。続いて、樹脂６によりチップ１、リード３及びワイ
ヤ５を封止し、半導体素子のパッケージングが終了す
る。
【０００４】
【発明が解決しようとする課題】上述のようにリードフ
レームの表面の一部は、通常、ワイヤボンディングのた
めにメッキが施されている。ボンディングに必要な領域
だけにメッキを施すと、リード３の上下にメッキ４とテ
ープ２がある部分と、テープ２は貼られているがメッキ
４がない部分が生じる。メッキの有無によりリード３上
に段差が生じていることから、図４に示すように、リー
ド３にチップ１をマウントする際、メッキ部４にのみツ
ール７からの圧力がかかる。このため、メッキ４が配置
された部分の下部のテープとチップとの間は十分な圧力
が加わり密着性がよいが、メッキ４が配置されていない
部分の下部のテープとチップとの間に十分な圧力が加わ
らない場合が生じる。よって、チップ１とテープ２との
密着性に不均一が生じ、接着不良や信頼性不良を引き起
こすことがある。本発明は、上記課題に鑑みなされたも
のであり、チップとテープとの密着性を向上させること
を目的とする。
レームの表面の一部は、通常、ワイヤボンディングのた
めにメッキが施されている。ボンディングに必要な領域
だけにメッキを施すと、リード３の上下にメッキ４とテ
ープ２がある部分と、テープ２は貼られているがメッキ
４がない部分が生じる。メッキの有無によりリード３上
に段差が生じていることから、図４に示すように、リー
ド３にチップ１をマウントする際、メッキ部４にのみツ
ール７からの圧力がかかる。このため、メッキ４が配置
された部分の下部のテープとチップとの間は十分な圧力
が加わり密着性がよいが、メッキ４が配置されていない
部分の下部のテープとチップとの間に十分な圧力が加わ
らない場合が生じる。よって、チップ１とテープ２との
密着性に不均一が生じ、接着不良や信頼性不良を引き起
こすことがある。本発明は、上記課題に鑑みなされたも
のであり、チップとテープとの密着性を向上させること
を目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、回路が形成された半導体チ
ップの表面の近傍にリードが延在し、前記リードが前記
半導体チップにテープを介して接着され、前記リードに
おいて、下面に前記テープが接着された部分の上面には
前記テープとの接着面積と同一以上の面積を有するメッ
キが施され、前記半導体チップ及び前記リードが樹脂で
封止されている。
め、本発明の半導体装置は、回路が形成された半導体チ
ップの表面の近傍にリードが延在し、前記リードが前記
半導体チップにテープを介して接着され、前記リードに
おいて、下面に前記テープが接着された部分の上面には
前記テープとの接着面積と同一以上の面積を有するメッ
キが施され、前記半導体チップ及び前記リードが樹脂で
封止されている。
【０００６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の実施例の断面図
を示す。また、図２は、本発明の実施例の要部の斜視図
を示す。ただし図２において樹脂は図示していない。
施の形態を説明する。図１は、本発明の実施例の断面図
を示す。また、図２は、本発明の実施例の要部の斜視図
を示す。ただし図２において樹脂は図示していない。
【０００７】本実施例において、半導体チップ１にはす
でに回路が形成されており、半導体チップ上にはボンデ
ィングパッド９が設けられている。ボンディングパッド
９は、例えば図２に示すように直線状で且つ複数列形成
されている。
でに回路が形成されており、半導体チップ上にはボンデ
ィングパッド９が設けられている。ボンディングパッド
９は、例えば図２に示すように直線状で且つ複数列形成
されている。
【０００８】また、リード３の上面にワイヤボンディン
グためにメッキ４が施される。この際、下面にテープ２
が張り付けられるリードの直上には必ずメッキが施され
るようにする。すなわち、リード３の上面にはリード３
の下面に接着されたテープ２の接着面積と同一以上の面
積を有するメッキが施されている。
グためにメッキ４が施される。この際、下面にテープ２
が張り付けられるリードの直上には必ずメッキが施され
るようにする。すなわち、リード３の上面にはリード３
の下面に接着されたテープ２の接着面積と同一以上の面
積を有するメッキが施されている。
【０００９】続いて、半導体チップ１のボンディングパ
ッド９が設けられている面の周辺部に、ボンディングパ
ッド９が並べられた方向に沿って細長い接着剤テープ２
を貼り付ける。
ッド９が設けられている面の周辺部に、ボンディングパ
ッド９が並べられた方向に沿って細長い接着剤テープ２
を貼り付ける。
【００１０】その後、図３に示すように、ステージ８上
に、接着剤テープ２が貼り付けられている面が表になる
ように半導体チップ１を載せる。さらに、テープ２上
に、メッキ４側がテープ２の反対側になるように複数の
リード３を載せる。この際、それぞれのリード３におい
て、下面がテープ２と接触しているリード３の直上には
必ずメッキが施されているようにする。リード２間に
は、テープ２が露出している。
に、接着剤テープ２が貼り付けられている面が表になる
ように半導体チップ１を載せる。さらに、テープ２上
に、メッキ４側がテープ２の反対側になるように複数の
リード３を載せる。この際、それぞれのリード３におい
て、下面がテープ２と接触しているリード３の直上には
必ずメッキが施されているようにする。リード２間に
は、テープ２が露出している。
【００１１】次に、リード３上にツール７を押圧し、リ
ード３とテープ２とを接着させ、テープ２とチップ１と
を接着させる。テープ２上にはリード３を介して必ずメ
ッキ４があるため、ツール７から加えられる力はテープ
２に均一に加わり、リード３とテープ２間及びテープ２
とチップ１間は均一に接着される。
ード３とテープ２とを接着させ、テープ２とチップ１と
を接着させる。テープ２上にはリード３を介して必ずメ
ッキ４があるため、ツール７から加えられる力はテープ
２に均一に加わり、リード３とテープ２間及びテープ２
とチップ１間は均一に接着される。
【００１２】その後、リード３のメッキ部４と半導体チ
ップ１上のボンディングパッド９とをワイヤ５で接続す
る。さらに、樹脂６によりチップ１、リード３及びワイ
ヤ５を封止する。その後、リード３を折り曲げる。こう
して半導体装置が作成される。
ップ１上のボンディングパッド９とをワイヤ５で接続す
る。さらに、樹脂６によりチップ１、リード３及びワイ
ヤ５を封止する。その後、リード３を折り曲げる。こう
して半導体装置が作成される。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
リードのテープが貼付されたエリア全体に対応してメッ
キを施すことにより、ツールからテープに均等に圧力を
加えることができるため、テープとチップとを均一に密
着でき、接着不良や信頼性不良を低減させることができ
る。
リードのテープが貼付されたエリア全体に対応してメッ
キを施すことにより、ツールからテープに均等に圧力を
加えることができるため、テープとチップとを均一に密
着でき、接着不良や信頼性不良を低減させることができ
る。
【図１】本発明の実施例の断面図。
【図２】本発明の実施例の斜視図。
【図３】本発明の実施例をマウントする様子を示す図。
【図４】従来例を示す図。
【図５】従来のマウントする様子を示す図。
１…半導体チップ、 ２…テープ、 ３…リード、 ４…メッキ、 ５…ワイヤ、 ６…樹脂、 ７…ツール、 ８…ステージ、 ９…ボンディングパッド。
Claims (2)
- 【請求項１】 回路が形成された半導体チップの表面の
近傍にリードが延在し、前記リードが前記半導体チップ
にテープを介して接着され、前記リードにおいて、下面
に前記テープが接着された部分の上面には前記テープと
の接着面積と同一以上の面積を有するメッキが施され、
前記半導体チップ及び前記リードが樹脂で封止されてい
ることを特徴とする半導体装置。 - 【請求項２】 回路が形成された半導体チップの表面の
近傍に複数のリードが延在し、前記複数のリードが、一
体化されたテープを介して前記半導体チップに接着さ
れ、前記リードの各々において、下面に前記テープが接
着された部分の上面には前記テープとの接着面積と同一
以上の面積を有するメッキが施され、前記メッキは前記
半導体チップ上に設けられたパッドとワイヤを介して電
気的に接続され、前記半導体チップ及び前記複数のリー
ドが樹脂で封止されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187467A JPH1032286A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187467A JPH1032286A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032286A true JPH1032286A (ja) | 1998-02-03 |
Family
ID=16206599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187467A Pending JPH1032286A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652517B1 (ko) | 2004-03-23 | 2006-12-01 | 삼성전자주식회사 | 리드-칩 직접 부착형 반도체 패키지, 그 제조 방법 및 장치 |
-
1996
- 1996-07-17 JP JP8187467A patent/JPH1032286A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652517B1 (ko) | 2004-03-23 | 2006-12-01 | 삼성전자주식회사 | 리드-칩 직접 부착형 반도체 패키지, 그 제조 방법 및 장치 |
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