JPH1032327A - 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル - Google Patents
半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクルInfo
- Publication number
- JPH1032327A JPH1032327A JP18368796A JP18368796A JPH1032327A JP H1032327 A JPH1032327 A JP H1032327A JP 18368796 A JP18368796 A JP 18368796A JP 18368796 A JP18368796 A JP 18368796A JP H1032327 A JPH1032327 A JP H1032327A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- reticle
- resist pattern
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 230000015572 biosynthetic process Effects 0.000 title description 5
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 34
- 239000007787 solid Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 54
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 23
- 239000007772 electrode material Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 29
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【課題】 寄生容量の増加、耐圧低下等の素子特性の劣
化を防止し得る半導体装置とその製造方法ならびにそれ
に用いるレチクルを提供する。 【解決手段】 ドレイン領域Ｄ側がべたパターン、ソー
ス領域Ｓ側に複数の線状スリットが形成されたレチクル
９を用いて露光を行い、ソース領域側が低くドレイン領
域側が高い段差部を持つレジストパターン１４を多結晶
シリコン膜１７上に形成する。そして、このレジストパ
ターン１４をマスクとして多結晶シリコン膜１７のエッ
チングを行い、レジストパターン１４と同様の段差部を
持つゲート電極１９を形成する。その後、低濃度不純物
拡散層形成のためのイオン注入、ソース側とドレイン側
で幅の異なるサイドウォール２２ａ、２２ｂの形成、高
濃度不純物拡散層形成のためのイオン注入を行う。
化を防止し得る半導体装置とその製造方法ならびにそれ
に用いるレチクルを提供する。 【解決手段】 ドレイン領域Ｄ側がべたパターン、ソー
ス領域Ｓ側に複数の線状スリットが形成されたレチクル
９を用いて露光を行い、ソース領域側が低くドレイン領
域側が高い段差部を持つレジストパターン１４を多結晶
シリコン膜１７上に形成する。そして、このレジストパ
ターン１４をマスクとして多結晶シリコン膜１７のエッ
チングを行い、レジストパターン１４と同様の段差部を
持つゲート電極１９を形成する。その後、低濃度不純物
拡散層形成のためのイオン注入、ソース側とドレイン側
で幅の異なるサイドウォール２２ａ、２２ｂの形成、高
濃度不純物拡散層形成のためのイオン注入を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法およびレジストパターンの形成方法ならびにそ
れに用いるレチクルに関し、特に、ＬＤＤ（Lightly Do
ped Drain ）構造を有する電界効果型トランジスタにお
けるゲート電極の形成方法、ならびに不純物拡散層の形
成方法に関するものである。
製造方法およびレジストパターンの形成方法ならびにそ
れに用いるレチクルに関し、特に、ＬＤＤ（Lightly Do
ped Drain ）構造を有する電界効果型トランジスタにお
けるゲート電極の形成方法、ならびに不純物拡散層の形
成方法に関するものである。
【０００２】
【従来の技術】ＬＤＤ構造は、電界効果型トランジスタ
のゲート両端の不純物濃度を部分的に低下させ、この部
分での電界を緩和することにより、トランジスタ特性に
悪影響を及ぼすホットキャリアの発生を防止しようとす
るものである。ＬＤＤ構造を有する半導体装置は、例え
ば特開平７−２９７３９３号公報等に開示されている。
図７は従来一般のＬＤＤ構造を有する半導体装置を示す
図であり、以下、その製造方法について説明する。
のゲート両端の不純物濃度を部分的に低下させ、この部
分での電界を緩和することにより、トランジスタ特性に
悪影響を及ぼすホットキャリアの発生を防止しようとす
るものである。ＬＤＤ構造を有する半導体装置は、例え
ば特開平７−２９７３９３号公報等に開示されている。
図７は従来一般のＬＤＤ構造を有する半導体装置を示す
図であり、以下、その製造方法について説明する。
【０００３】まず、素子分離領域を形成するために、シ
リコン基板１表面を酸化させてパッド酸化膜を形成した
後、その上に耐酸化性絶縁膜、一般的には窒化シリコン
膜を形成する。次に、公知のフォトリソグラフィー技術
を用いて、素子分離領域が開口し、素子能動領域を選択
的に被覆するレジストパターンを形成した後、このレジ
ストパターンをマスクとしたケミカルドライエッチン
グ、またはリアクティブイオンエッチングにより窒化シ
リコン膜をエッチングする。そして、酸素アッシングま
たは硫酸と過酸化水素水との混合薬液を用いてレジスト
パターンを除去する。次に、前工程で形成した窒化シリ
コン膜のパターンをマスクとして選択酸化を行うことに
より、窒化シリコン膜で被覆されていない領域、すなわ
ち素子分離領域に厚いフィールド酸化膜２を選択的に形
成する。その後、素子能動領域上に残った窒化シリコン
膜、パッド酸化膜を順次除去することにより素子分離構
造が完成する。
リコン基板１表面を酸化させてパッド酸化膜を形成した
後、その上に耐酸化性絶縁膜、一般的には窒化シリコン
膜を形成する。次に、公知のフォトリソグラフィー技術
を用いて、素子分離領域が開口し、素子能動領域を選択
的に被覆するレジストパターンを形成した後、このレジ
ストパターンをマスクとしたケミカルドライエッチン
グ、またはリアクティブイオンエッチングにより窒化シ
リコン膜をエッチングする。そして、酸素アッシングま
たは硫酸と過酸化水素水との混合薬液を用いてレジスト
パターンを除去する。次に、前工程で形成した窒化シリ
コン膜のパターンをマスクとして選択酸化を行うことに
より、窒化シリコン膜で被覆されていない領域、すなわ
ち素子分離領域に厚いフィールド酸化膜２を選択的に形
成する。その後、素子能動領域上に残った窒化シリコン
膜、パッド酸化膜を順次除去することにより素子分離構
造が完成する。
【０００４】次に、素子能動領域上にドライ酸化法を用
いてシリコン酸化膜からなるゲート絶縁膜３を形成した
後、ゲート電極材である多結晶シリコン膜を成膜する。
ついで、フォトリソグラフィー技術により多結晶シリコ
ン膜上にレジストパターンを形成した後、このレジスト
パターンをマスクとした異方性ドライエッチングにより
多結晶シリコン膜をエッチングし、ゲート電極４とす
る。そして、酸素アッシングまたは硫酸と過酸化水素水
との混合薬液を用いてレジストパターンを除去する。次
に、低濃度不純物拡散層を形成するためのイオン注入を
行う。そして、全面に絶縁膜を形成した後、公知のエッ
チバック法を用いて絶縁膜のエッチングを行うことによ
りゲート電極４の側壁にサイドウォール５、５を形成
し、ついで、高濃度不純物拡散層を形成するためのイオ
ン注入を行う。その後、熱処理を行うことによって注入
した不純物の活性化を行い、低濃度不純物拡散層６Ｓ、
６Ｄおよび高濃度不純物拡散層７Ｓ、７Ｄをそれぞれ形
成する。以降は、層間絶縁膜の形成、コンタクトホール
の開口、配線の形成、等の工程を経てＬＤＤ構造を有す
るＭＯＳトランジスタが完成する。
いてシリコン酸化膜からなるゲート絶縁膜３を形成した
後、ゲート電極材である多結晶シリコン膜を成膜する。
ついで、フォトリソグラフィー技術により多結晶シリコ
ン膜上にレジストパターンを形成した後、このレジスト
パターンをマスクとした異方性ドライエッチングにより
多結晶シリコン膜をエッチングし、ゲート電極４とす
る。そして、酸素アッシングまたは硫酸と過酸化水素水
との混合薬液を用いてレジストパターンを除去する。次
に、低濃度不純物拡散層を形成するためのイオン注入を
行う。そして、全面に絶縁膜を形成した後、公知のエッ
チバック法を用いて絶縁膜のエッチングを行うことによ
りゲート電極４の側壁にサイドウォール５、５を形成
し、ついで、高濃度不純物拡散層を形成するためのイオ
ン注入を行う。その後、熱処理を行うことによって注入
した不純物の活性化を行い、低濃度不純物拡散層６Ｓ、
６Ｄおよび高濃度不純物拡散層７Ｓ、７Ｄをそれぞれ形
成する。以降は、層間絶縁膜の形成、コンタクトホール
の開口、配線の形成、等の工程を経てＬＤＤ構造を有す
るＭＯＳトランジスタが完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＬＤＤ構造を有するＭＯＳトランジスタでは、シリコン
基板１内に注入した不純物が製造工程中の熱処理によっ
て拡散し、図８に示すように、ドレイン領域の高濃度不
純物拡散層７Ｄの端部がゲート電極４の直下にまで延び
た状態となる。このような構造では、ゲート電極４直下
の高濃度不純物拡散層７Ｄによる寄生容量が増加し、ド
レインコンダクタンスが増加することになる。さらに、
ソース−ドレイン間の高濃度不純物拡散層７Ｓ、７Ｄ間
の間隔が狭まるため、ショートチャネル効果による耐圧
低下等の素子特性劣化を招くことになる。
ＬＤＤ構造を有するＭＯＳトランジスタでは、シリコン
基板１内に注入した不純物が製造工程中の熱処理によっ
て拡散し、図８に示すように、ドレイン領域の高濃度不
純物拡散層７Ｄの端部がゲート電極４の直下にまで延び
た状態となる。このような構造では、ゲート電極４直下
の高濃度不純物拡散層７Ｄによる寄生容量が増加し、ド
レインコンダクタンスが増加することになる。さらに、
ソース−ドレイン間の高濃度不純物拡散層７Ｓ、７Ｄ間
の間隔が狭まるため、ショートチャネル効果による耐圧
低下等の素子特性劣化を招くことになる。
【０００６】本発明は、上記の課題を解決するためにな
されたものであって、寄生容量やドレインコンダクタン
スの増加、ショートチャネル効果による耐圧低下等の素
子特性の劣化を防止し得る半導体装置とその製造方法、
ならびにその製造プロセスにおけるレジストパターンの
形成方法およびそれに用いるレチクルを提供することを
目的とする。
されたものであって、寄生容量やドレインコンダクタン
スの増加、ショートチャネル効果による耐圧低下等の素
子特性の劣化を防止し得る半導体装置とその製造方法、
ならびにその製造プロセスにおけるレジストパターンの
形成方法およびそれに用いるレチクルを提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の半導体装置は、低濃度
不純物拡散層と高濃度不純物拡散層を備えたＬＤＤ構造
のソース領域およびドレイン領域と、該ソース領域に隣
接する側が低く該ドレイン領域に隣接する側が高い段差
部を有するゲート電極と、該ゲート電極の側壁に設けら
れたサイドウォールを有し、前記ゲート電極側壁のソー
ス領域に隣接する側のサイドウォールよりもドレイン領
域に隣接する側のサイドウォールの方がその幅が大き
く、前記ドレイン領域の高濃度不純物拡散層の端部が前
記サイドウォールの下方に位置していることを特徴とす
るものである。
めに、本発明の請求項１に記載の半導体装置は、低濃度
不純物拡散層と高濃度不純物拡散層を備えたＬＤＤ構造
のソース領域およびドレイン領域と、該ソース領域に隣
接する側が低く該ドレイン領域に隣接する側が高い段差
部を有するゲート電極と、該ゲート電極の側壁に設けら
れたサイドウォールを有し、前記ゲート電極側壁のソー
ス領域に隣接する側のサイドウォールよりもドレイン領
域に隣接する側のサイドウォールの方がその幅が大き
く、前記ドレイン領域の高濃度不純物拡散層の端部が前
記サイドウォールの下方に位置していることを特徴とす
るものである。
【０００８】また、本発明の請求項２に記載のレチクル
は、ポジ型フォトレジスト用レチクルであって、べたパ
ターンの領域と複数の孔が形成された領域を有し、これ
ら複数の孔の各々の幅が、使用露光装置の限界解像幅と
実寸法に対する当該レチクルパターンの倍率とを乗じた
値よりも小さいことを特徴とするものである。
は、ポジ型フォトレジスト用レチクルであって、べたパ
ターンの領域と複数の孔が形成された領域を有し、これ
ら複数の孔の各々の幅が、使用露光装置の限界解像幅と
実寸法に対する当該レチクルパターンの倍率とを乗じた
値よりも小さいことを特徴とするものである。
【０００９】また、請求項３に記載のレチクルは、請求
項２に記載のレチクルにおいて、半導体装置のゲート電
極形成用レチクルであって、形成されるパターンのうち
ドレイン領域に隣接する部分が前記べたパターンの領域
であり、ソース領域に隣接する部分が前記複数の孔が形
成された領域であることを特徴とする半導体装置のゲー
ト電極形成用レチクルである。
項２に記載のレチクルにおいて、半導体装置のゲート電
極形成用レチクルであって、形成されるパターンのうち
ドレイン領域に隣接する部分が前記べたパターンの領域
であり、ソース領域に隣接する部分が前記複数の孔が形
成された領域であることを特徴とする半導体装置のゲー
ト電極形成用レチクルである。
【００１０】また、請求項４に記載のレチクルは、ネガ
型フォトレジスト用レチクルであって、白抜きパターン
の領域と複数の小パターンが形成された領域を有し、こ
れら複数の小パターンの各々の幅が、使用露光装置の限
界解像幅と実寸法に対する当該レチクルパターンの倍率
とを乗じた値よりも小さいことを特徴とするものであ
る。
型フォトレジスト用レチクルであって、白抜きパターン
の領域と複数の小パターンが形成された領域を有し、こ
れら複数の小パターンの各々の幅が、使用露光装置の限
界解像幅と実寸法に対する当該レチクルパターンの倍率
とを乗じた値よりも小さいことを特徴とするものであ
る。
【００１１】また、請求項５に記載のレチクルは、請求
項４に記載のレチクルにおいて、半導体装置のゲート電
極形成用レチクルであって、形成されるパターンのうち
ドレイン領域に隣接する部分が前記白抜きパターンの領
域であり、ソース領域に隣接する部分が前記複数の小パ
ターンが形成された領域であることを特徴とするもので
ある。
項４に記載のレチクルにおいて、半導体装置のゲート電
極形成用レチクルであって、形成されるパターンのうち
ドレイン領域に隣接する部分が前記白抜きパターンの領
域であり、ソース領域に隣接する部分が前記複数の小パ
ターンが形成された領域であることを特徴とするもので
ある。
【００１２】また、本発明の請求項６に記載のレジスト
パターンの形成方法は、請求項２に記載のレチクルを用
いたポジ型フォトレジストのパターンの形成方法であっ
て、前記レチクルを用いて露光を行うことにより、前記
べたパターンの領域ではレジスト残膜を全て残すととも
に、前記複数の孔が形成された領域では前記限界解像幅
以下に近接した複数の露光光からなる必要最低露光量未
満の光強度を持つ集合光の作用によりレジスト残膜を一
部のみ残すことによって、場所により高さの異なるレジ
ストパターンを形成することを特徴とするものである。
パターンの形成方法は、請求項２に記載のレチクルを用
いたポジ型フォトレジストのパターンの形成方法であっ
て、前記レチクルを用いて露光を行うことにより、前記
べたパターンの領域ではレジスト残膜を全て残すととも
に、前記複数の孔が形成された領域では前記限界解像幅
以下に近接した複数の露光光からなる必要最低露光量未
満の光強度を持つ集合光の作用によりレジスト残膜を一
部のみ残すことによって、場所により高さの異なるレジ
ストパターンを形成することを特徴とするものである。
【００１３】また、請求項７に記載のレジストパターン
の形成方法は、請求項４に記載のレチクルを用いたネガ
型フォトレジストのパターンの形成方法であって、前記
レチクルを用いて露光を行うことにより、前記白抜きパ
ターンの領域ではレジスト残膜を全て残すとともに、前
記複数の小パターンが形成された領域では前記限界解像
幅以下に近接した複数の露光光からなる必要最低露光量
未満の光強度を持つ集合光の作用によりレジスト残膜を
一部のみ残すことによって、場所により高さの異なるレ
ジストパターンを形成することを特徴とするものであ
る。
の形成方法は、請求項４に記載のレチクルを用いたネガ
型フォトレジストのパターンの形成方法であって、前記
レチクルを用いて露光を行うことにより、前記白抜きパ
ターンの領域ではレジスト残膜を全て残すとともに、前
記複数の小パターンが形成された領域では前記限界解像
幅以下に近接した複数の露光光からなる必要最低露光量
未満の光強度を持つ集合光の作用によりレジスト残膜を
一部のみ残すことによって、場所により高さの異なるレ
ジストパターンを形成することを特徴とするものであ
る。
【００１４】また、本発明の請求項８に記載の半導体装
置の製造方法は、請求項３または５に記載のレチクルを
用いた半導体装置の製造方法であり、半導体基板上にゲ
ート絶縁膜を介してゲート電極材、フォトレジスト膜を
順次形成する工程と、前記レチクルを用いて露光を行う
ことにより、ソース領域に隣接する側が低くドレイン領
域に隣接する側が高いレジストパターンを形成する工程
と、該レジストパターンをマスクとして前記ゲート電極
材のエッチングを行うことにより、該レジストパターン
と同様のソース領域に隣接する側が低くドレイン領域に
隣接する側が高いゲート電極を形成する工程と、該ゲー
ト電極をマスクとしてソース領域およびドレイン領域の
低濃度不純物拡散層を形成するためのイオン注入を行う
工程と、前記ゲート電極の側壁にサイドウォールを形成
する工程と、前記ゲート電極およびサイドウォールをマ
スクとしてソース領域およびドレイン領域の高濃度不純
物拡散層を形成するためのイオン注入を行う工程、を有
することを特徴とするものである。
置の製造方法は、請求項３または５に記載のレチクルを
用いた半導体装置の製造方法であり、半導体基板上にゲ
ート絶縁膜を介してゲート電極材、フォトレジスト膜を
順次形成する工程と、前記レチクルを用いて露光を行う
ことにより、ソース領域に隣接する側が低くドレイン領
域に隣接する側が高いレジストパターンを形成する工程
と、該レジストパターンをマスクとして前記ゲート電極
材のエッチングを行うことにより、該レジストパターン
と同様のソース領域に隣接する側が低くドレイン領域に
隣接する側が高いゲート電極を形成する工程と、該ゲー
ト電極をマスクとしてソース領域およびドレイン領域の
低濃度不純物拡散層を形成するためのイオン注入を行う
工程と、前記ゲート電極の側壁にサイドウォールを形成
する工程と、前記ゲート電極およびサイドウォールをマ
スクとしてソース領域およびドレイン領域の高濃度不純
物拡散層を形成するためのイオン注入を行う工程、を有
することを特徴とするものである。
【００１５】また、請求項９に記載の半導体装置の製造
方法は、請求項８に記載の半導体装置の製造方法におい
て、前記レジストパターンを用いて前記ゲート電極を形
成する手段として、前記フォトレジスト膜に対する前記
ゲート電極材の選択比が該フォトレジスト膜の膜厚と前
記ゲート電極材の膜厚の比率に等しい条件で異方性エッ
チングを行うことにより、前記レジストパターンに覆わ
れていない領域の前記ゲート電極材の一部をエッチング
すると同時に、前記ソース領域に隣接する側のレジスト
パターンを除去し、その後、前記ドレイン領域に隣接す
る側のレジストパターンのみを残し、前記選択比が大き
い条件で異方性エッチングを行うことにより、ソース領
域に隣接する側が低くドレイン領域に隣接する側が高い
ゲート電極を形成することを特徴とするものである。
方法は、請求項８に記載の半導体装置の製造方法におい
て、前記レジストパターンを用いて前記ゲート電極を形
成する手段として、前記フォトレジスト膜に対する前記
ゲート電極材の選択比が該フォトレジスト膜の膜厚と前
記ゲート電極材の膜厚の比率に等しい条件で異方性エッ
チングを行うことにより、前記レジストパターンに覆わ
れていない領域の前記ゲート電極材の一部をエッチング
すると同時に、前記ソース領域に隣接する側のレジスト
パターンを除去し、その後、前記ドレイン領域に隣接す
る側のレジストパターンのみを残し、前記選択比が大き
い条件で異方性エッチングを行うことにより、ソース領
域に隣接する側が低くドレイン領域に隣接する側が高い
ゲート電極を形成することを特徴とするものである。
【００１６】また、請求項１０に記載の半導体装置の製
造方法は、請求項８に記載の半導体装置の製造方法にお
いて、前記レジストパターンを用いて前記ゲート電極を
形成する手段として、前記フォトレジスト膜に対する前
記ゲート電極材の選択比が大きい条件で異方性エッチン
グを行うことにより、前記レジストパターンを残したま
まレジストパターンに覆われていない部分の前記ゲート
電極材をエッチングし、次に、前記レジストパターンの
エッチバックを行うことにより、前記ソース領域に隣接
する側のレジストパターンを除去し、その後、前記ドレ
イン領域に隣接する側のレジストパターンを残した状態
で再度、前記選択比が大きい条件で異方性エッチングを
行うことにより、ソース領域に隣接する側が低くドレイ
ン領域に隣接する側が高いゲート電極を形成することを
特徴とするものである。
造方法は、請求項８に記載の半導体装置の製造方法にお
いて、前記レジストパターンを用いて前記ゲート電極を
形成する手段として、前記フォトレジスト膜に対する前
記ゲート電極材の選択比が大きい条件で異方性エッチン
グを行うことにより、前記レジストパターンを残したま
まレジストパターンに覆われていない部分の前記ゲート
電極材をエッチングし、次に、前記レジストパターンの
エッチバックを行うことにより、前記ソース領域に隣接
する側のレジストパターンを除去し、その後、前記ドレ
イン領域に隣接する側のレジストパターンを残した状態
で再度、前記選択比が大きい条件で異方性エッチングを
行うことにより、ソース領域に隣接する側が低くドレイ
ン領域に隣接する側が高いゲート電極を形成することを
特徴とするものである。
【００１７】本発明は、特に、半導体装置製造プロセス
のゲート電極形成工程に本発明特有のレジストパターン
形成方法を適用することによって上記の課題を解決しよ
うとするものである。すなわち、ポジ型フォトレジスト
プロセスの場合、ドレイン領域に隣接する部分がべたパ
ターン、ソース領域に隣接する部分に複数の孔が形成さ
れたレチクルを用いて露光を行うと、べたパターンの領
域ではレジスト残膜が全て残るが、複数の孔が形成され
た領域では透過する各露光光が限界解像幅以下に近接し
ているため、露光光を全体として見ると、複数の露光光
の集合光が必要最低露光量未満の低い光強度を持つ状態
となり、その結果、この部分ではべたパターンの部分よ
りレジスト残膜が薄くなる。したがって、完成したレジ
ストパターンは、ドレイン領域に隣接する側が高くソー
ス領域に隣接する側が低くなる。ネガ型フォトレジスト
プロセスの場合には、ドレイン領域に隣接する部分が白
抜きパターン、ソース領域に隣接する部分に複数の小パ
ターンが形成されたレチクルを用いれば、上記と同様の
現象が生じることになる。
のゲート電極形成工程に本発明特有のレジストパターン
形成方法を適用することによって上記の課題を解決しよ
うとするものである。すなわち、ポジ型フォトレジスト
プロセスの場合、ドレイン領域に隣接する部分がべたパ
ターン、ソース領域に隣接する部分に複数の孔が形成さ
れたレチクルを用いて露光を行うと、べたパターンの領
域ではレジスト残膜が全て残るが、複数の孔が形成され
た領域では透過する各露光光が限界解像幅以下に近接し
ているため、露光光を全体として見ると、複数の露光光
の集合光が必要最低露光量未満の低い光強度を持つ状態
となり、その結果、この部分ではべたパターンの部分よ
りレジスト残膜が薄くなる。したがって、完成したレジ
ストパターンは、ドレイン領域に隣接する側が高くソー
ス領域に隣接する側が低くなる。ネガ型フォトレジスト
プロセスの場合には、ドレイン領域に隣接する部分が白
抜きパターン、ソース領域に隣接する部分に複数の小パ
ターンが形成されたレチクルを用いれば、上記と同様の
現象が生じることになる。
【００１８】その後、請求項９または１０に記載した方
法を用いてソース領域に隣接する側のレジストパターン
が先に除去されるようなエッチングを行うことで、ドレ
イン領域側が高くソース領域側が低いレジストパターン
を基に、同様の形状を有するゲート電極を形成すること
ができる。そして、このゲート電極の側壁にサイドウォ
ールを形成すると、ドレイン領域に隣接する側とソース
領域に隣接する側で側壁の高さが異なるため、サイドウ
ォールの幅もドレイン領域側とソース領域側で自ずと異
なるようになる。すなわち、ソース領域側のサイドウォ
ールの幅よりもドレイン領域側のサイドウォールの幅の
方が大きくなるため、これをマスクとしたイオン注入で
形成する高濃度不純物拡散層の端部の位置は、ソース領
域側ではゲート電極直下にまで達しても、ドレイン領域
側ではサイドウォール直下までに留めることができる。
法を用いてソース領域に隣接する側のレジストパターン
が先に除去されるようなエッチングを行うことで、ドレ
イン領域側が高くソース領域側が低いレジストパターン
を基に、同様の形状を有するゲート電極を形成すること
ができる。そして、このゲート電極の側壁にサイドウォ
ールを形成すると、ドレイン領域に隣接する側とソース
領域に隣接する側で側壁の高さが異なるため、サイドウ
ォールの幅もドレイン領域側とソース領域側で自ずと異
なるようになる。すなわち、ソース領域側のサイドウォ
ールの幅よりもドレイン領域側のサイドウォールの幅の
方が大きくなるため、これをマスクとしたイオン注入で
形成する高濃度不純物拡散層の端部の位置は、ソース領
域側ではゲート電極直下にまで達しても、ドレイン領域
側ではサイドウォール直下までに留めることができる。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図６を参照して説明する。本実施の形態の半導体装
置の製造方法は、露光部が現像液に可溶、未露光部が不
溶となるポジ型フォトレジストを用いた例であり、した
がって、これに用いるレチクルもポジ用レチクルの例で
ある。図１は本実施の形態のレチクル９を示す図であっ
て、（ａ）は平面図、（ｂ）は断面図である。
１〜図６を参照して説明する。本実施の形態の半導体装
置の製造方法は、露光部が現像液に可溶、未露光部が不
溶となるポジ型フォトレジストを用いた例であり、した
がって、これに用いるレチクルもポジ用レチクルの例で
ある。図１は本実施の形態のレチクル９を示す図であっ
て、（ａ）は平面図、（ｂ）は断面図である。
【００２０】図１（ａ）、（ｂ）に示すように、ガラス
部１０の表面にゲート長に相当する幅を有するクロム膜
からなるゲート電極パターン１１が形成されている。そ
して、パターン１１のうち、ソース領域に隣接する部分
にはガラス面が露出した複数の線状スリット（孔）１
２、１２、…が形成されており、ドレイン領域に隣接す
る部分およびその他の領域はべたパターン１３となって
いる。また、各線状スリット１２の幅は、使用露光装置
の限界解像幅（露光装置が隣接する２つのパターンを解
像し得る限界のパターン間隔）と実寸法に対するレチク
ルパターンの倍率とを乗じた値よりも小さい値となって
いる。具体的には、例えば使用露光装置の限界解像幅が
０．４μｍ、実寸法に対するレチクルパターンの倍率が
５倍のレチクル（５：１縮小投影露光装置用レチクル）
の場合、各線状スリット１２の幅を２．０μｍ以下、実
寸法に対するレチクルパターンの倍率が１０倍のレチク
ル（１０：１縮小投影露光装置用レチクル）の場合、各
線状スリット１２の幅を４．０μｍ以下とする。そし
て、各線状スリット１２の間隔は各線状スリット１２の
幅よりも大きくなっている。
部１０の表面にゲート長に相当する幅を有するクロム膜
からなるゲート電極パターン１１が形成されている。そ
して、パターン１１のうち、ソース領域に隣接する部分
にはガラス面が露出した複数の線状スリット（孔）１
２、１２、…が形成されており、ドレイン領域に隣接す
る部分およびその他の領域はべたパターン１３となって
いる。また、各線状スリット１２の幅は、使用露光装置
の限界解像幅（露光装置が隣接する２つのパターンを解
像し得る限界のパターン間隔）と実寸法に対するレチク
ルパターンの倍率とを乗じた値よりも小さい値となって
いる。具体的には、例えば使用露光装置の限界解像幅が
０．４μｍ、実寸法に対するレチクルパターンの倍率が
５倍のレチクル（５：１縮小投影露光装置用レチクル）
の場合、各線状スリット１２の幅を２．０μｍ以下、実
寸法に対するレチクルパターンの倍率が１０倍のレチク
ル（１０：１縮小投影露光装置用レチクル）の場合、各
線状スリット１２の幅を４．０μｍ以下とする。そし
て、各線状スリット１２の間隔は各線状スリット１２の
幅よりも大きくなっている。
【００２１】次に、上記構成のレチクル９を用いたレジ
ストパターンの形成方法について説明する。図２（ａ）
は本レチクル９を用いた際の露光状態を示す図であっ
て、横軸はレチクル表面の位置、縦軸は露光光の強度
（Intensity ：単位％）を示す。この図に示すように、
ゲート電極パターン以外の領域はクロム膜が存在しない
ため、当然ながら光強度１００％である。ドレイン領域
に隣接する部分はクロムのべたパターンであり、光が完
全に遮断されるため、光強度は０％である。一方、ソー
ス領域に隣接する部分には複数の線状スリットが形成さ
れており、しかも、各線状スリット１２の間隔が各線状
スリット１２の幅よりも大きいため、限界解像幅以下の
幅を持つスリットを透過した複数の露光光Ｌを全体とし
て見ると、複数の露光光Ｌの集合光により平滑化された
５０％以下の光強度分布を持つ状態となる。
ストパターンの形成方法について説明する。図２（ａ）
は本レチクル９を用いた際の露光状態を示す図であっ
て、横軸はレチクル表面の位置、縦軸は露光光の強度
（Intensity ：単位％）を示す。この図に示すように、
ゲート電極パターン以外の領域はクロム膜が存在しない
ため、当然ながら光強度１００％である。ドレイン領域
に隣接する部分はクロムのべたパターンであり、光が完
全に遮断されるため、光強度は０％である。一方、ソー
ス領域に隣接する部分には複数の線状スリットが形成さ
れており、しかも、各線状スリット１２の間隔が各線状
スリット１２の幅よりも大きいため、限界解像幅以下の
幅を持つスリットを透過した複数の露光光Ｌを全体とし
て見ると、複数の露光光Ｌの集合光により平滑化された
５０％以下の光強度分布を持つ状態となる。
【００２２】したがって、このような状態で露光を行
い、現像を行った後のレジストパターンの形状は、図２
（ｂ）に示すように、ドレイン領域に隣接する側１４Ｄ
は光強度が０％のため、レジスト残膜は１００％とな
り、ソース領域に隣接する側１４Ｓは光強度が５０％以
下のため、レジスト残膜がドレイン領域に隣接する側１
４Ｄより薄くなる。例えば、ＦＨ−６１００ｇ線波長対
応レジスト（富士ハント社製、商品名）を用いた場合、
レジスト膜厚＝１．２μｍで塗布形成を行い、Ｅth＝９
０ｍｊ（透過率１００％条件に相当）の露光エネルギー
で露光を行うと、ソース領域に隣接する側１４Ｓの現像
後のレジスト残膜は約０．６μｍ程度となる。このよう
にして、完成したレジストパターン１４は、ドレイン領
域に隣接する側１４Ｄが高くソース領域に隣接する側１
４Ｓが低くなるような段差部１４ａを有することにな
る。
い、現像を行った後のレジストパターンの形状は、図２
（ｂ）に示すように、ドレイン領域に隣接する側１４Ｄ
は光強度が０％のため、レジスト残膜は１００％とな
り、ソース領域に隣接する側１４Ｓは光強度が５０％以
下のため、レジスト残膜がドレイン領域に隣接する側１
４Ｄより薄くなる。例えば、ＦＨ−６１００ｇ線波長対
応レジスト（富士ハント社製、商品名）を用いた場合、
レジスト膜厚＝１．２μｍで塗布形成を行い、Ｅth＝９
０ｍｊ（透過率１００％条件に相当）の露光エネルギー
で露光を行うと、ソース領域に隣接する側１４Ｓの現像
後のレジスト残膜は約０．６μｍ程度となる。このよう
にして、完成したレジストパターン１４は、ドレイン領
域に隣接する側１４Ｄが高くソース領域に隣接する側１
４Ｓが低くなるような段差部１４ａを有することにな
る。
【００２３】なお、線状スリット領域における露光光の
強度が５０％以下でなければならない理由は以下の通り
である。基本的には、上記の光強度１００％とする際の
露光量とは、フォトレジスト膜が露光、現像によって溶
解される必要最低露光量Ｅth（Exposure Threshold）に
相当する。ところが、実際の露光時に用いられる露光
量、もしくはＥopt（Exposure Optimum = Focus Latitu
de (一般的には、Depthof Focus )を最も広く得ること
ができる露光量）は、全面透過領域（ガラス領域）での
１００％透過率に相当する前記Ｅthの１．２５〜１．７
５倍程度に設定されるのが一般的である。したがって、
実際の露光の際に全面透過領域（ガラス領域）がＥthの
１２５〜１７５％で露光され、仮に線状スリットを設け
た領域が全面透過領域の５０％の透過率だとすれば、線
状スリット領域はＥthの６２．５〜８７．５％で露光さ
れることになる。ここで、線状スリット領域でのレジス
ト残膜を１００％未満とするためには、線状スリット領
域での露光量がＥthの１００％以下でなければならな
い。したがって、線状スリット領域での透過率、すなわ
ち光強度は５０％以下である必要がある。
強度が５０％以下でなければならない理由は以下の通り
である。基本的には、上記の光強度１００％とする際の
露光量とは、フォトレジスト膜が露光、現像によって溶
解される必要最低露光量Ｅth（Exposure Threshold）に
相当する。ところが、実際の露光時に用いられる露光
量、もしくはＥopt（Exposure Optimum = Focus Latitu
de (一般的には、Depthof Focus )を最も広く得ること
ができる露光量）は、全面透過領域（ガラス領域）での
１００％透過率に相当する前記Ｅthの１．２５〜１．７
５倍程度に設定されるのが一般的である。したがって、
実際の露光の際に全面透過領域（ガラス領域）がＥthの
１２５〜１７５％で露光され、仮に線状スリットを設け
た領域が全面透過領域の５０％の透過率だとすれば、線
状スリット領域はＥthの６２．５〜８７．５％で露光さ
れることになる。ここで、線状スリット領域でのレジス
ト残膜を１００％未満とするためには、線状スリット領
域での露光量がＥthの１００％以下でなければならな
い。したがって、線状スリット領域での透過率、すなわ
ち光強度は５０％以下である必要がある。
【００２４】以下、上記のレチクル９およびレジストパ
ターン１４の形成方法を採用した本実施の形態の半導体
装置の製造方法について説明する。図３は、本製造方法
を工程順を追って示すプロセスフロー図である。
ターン１４の形成方法を採用した本実施の形態の半導体
装置の製造方法について説明する。図３は、本製造方法
を工程順を追って示すプロセスフロー図である。
【００２５】まず、図３（ａ）に示すように、シリコン
基板１５（半導体基板）上に、温度９５０℃、Ｎ2／Ｏ2
雰囲気の塩酸酸化法を用いて膜厚１５０Å程度のシリコ
ン酸化膜からなるゲート絶縁膜１６を形成する。なお、
ゲート絶縁膜１６の形成には、塩酸酸化法の他、パイロ
ジェニック法、ドライ酸化法等を用いてもよい。次に、
膜厚２０００Å程度の多結晶シリコン膜１７（ゲート電
極材）を低圧化学気相成長法を用いて形成する。ゲート
電極材として用いる多結晶シリコン膜１７は、ＳｉＨ4
ガスを原料ガスとしてノンドープ多結晶シリコン膜を被
覆形成した後、リン拡散を施す方法により低抵抗化を図
るか、あるいは原料ガスにＰＨ3 ガスを添加して化学気
相成長を行い、ドープド多結晶シリコン膜として成膜す
ることで低抵抗化を図る。なお、多結晶シリコン膜の膜
厚２０００Åは、従来の製造方法における多結晶シリコ
ン膜の膜厚よりも厚い値である。
基板１５（半導体基板）上に、温度９５０℃、Ｎ2／Ｏ2
雰囲気の塩酸酸化法を用いて膜厚１５０Å程度のシリコ
ン酸化膜からなるゲート絶縁膜１６を形成する。なお、
ゲート絶縁膜１６の形成には、塩酸酸化法の他、パイロ
ジェニック法、ドライ酸化法等を用いてもよい。次に、
膜厚２０００Å程度の多結晶シリコン膜１７（ゲート電
極材）を低圧化学気相成長法を用いて形成する。ゲート
電極材として用いる多結晶シリコン膜１７は、ＳｉＨ4
ガスを原料ガスとしてノンドープ多結晶シリコン膜を被
覆形成した後、リン拡散を施す方法により低抵抗化を図
るか、あるいは原料ガスにＰＨ3 ガスを添加して化学気
相成長を行い、ドープド多結晶シリコン膜として成膜す
ることで低抵抗化を図る。なお、多結晶シリコン膜の膜
厚２０００Åは、従来の製造方法における多結晶シリコ
ン膜の膜厚よりも厚い値である。
【００２６】次に、多結晶シリコン膜１７上にゲート電
極形成用のレジストパターン１４を形成する。この際に
は、図３（ｂ）に示すように、多結晶シリコン膜１７上
にポジ型フォトレジスト１８を１．２μｍの膜厚に塗布
した後、上述したレチクル９とレジストパターン形成方
法を用いて段差部１４ａを有するレジストパターン１４
を形成する。具体的には、例えば露光波長λ＝４３６ｎ
ｍ、ＮＡ＝０．５５、限界解像幅＝０．６５μｍの５：
１縮小投影露光装置を用いることを前提とし、ゲート長
がウェハ上で１．０μｍ（レチクル上で５．０μｍ）の
場合、レチクル９上のスリット幅は０．１μｍ（限界解
像幅０．６５μｍ×５倍＝３．２５μｍより小さい）と
し、ソース領域側から０．２μｍピッチで３本の線状ス
リットを形成したレチクルを用いる。そして、１３５ｍ
ｊで露光を行い、ついで、現像を行うことにより、図３
（ｃ）に示すように、ソース領域側１４Ｓの膜厚が０．
６μｍ、ドレイン領域側１４Ｄの膜厚が１．２μｍの段
差部１４ａを有するレジストパターン１４を形成する。
極形成用のレジストパターン１４を形成する。この際に
は、図３（ｂ）に示すように、多結晶シリコン膜１７上
にポジ型フォトレジスト１８を１．２μｍの膜厚に塗布
した後、上述したレチクル９とレジストパターン形成方
法を用いて段差部１４ａを有するレジストパターン１４
を形成する。具体的には、例えば露光波長λ＝４３６ｎ
ｍ、ＮＡ＝０．５５、限界解像幅＝０．６５μｍの５：
１縮小投影露光装置を用いることを前提とし、ゲート長
がウェハ上で１．０μｍ（レチクル上で５．０μｍ）の
場合、レチクル９上のスリット幅は０．１μｍ（限界解
像幅０．６５μｍ×５倍＝３．２５μｍより小さい）と
し、ソース領域側から０．２μｍピッチで３本の線状ス
リットを形成したレチクルを用いる。そして、１３５ｍ
ｊで露光を行い、ついで、現像を行うことにより、図３
（ｃ）に示すように、ソース領域側１４Ｓの膜厚が０．
６μｍ、ドレイン領域側１４Ｄの膜厚が１．２μｍの段
差部１４ａを有するレジストパターン１４を形成する。
【００２７】次に、この段差部１４ａを有するレジスト
パターン１４に基づいて段差部を有するゲート電極を形
成する。その方法には２通りの方法があり、以下、図４
および図５を用いて説明する。まず、第１の方法として
は、図４（ａ）に示すように、多結晶シリコン膜１７上
に段差部１４ａを有するレジストパターン１４を形成し
た後、フォトレジスト膜に対する多結晶シリコン膜の選
択比がフォトレジスト膜の膜厚と多結晶シリコン膜の膜
厚の比率にほぼ等しい条件、すなわち、フォトレジスト
膜のエッチング速度６（膜厚１．２μｍ）に対して多結
晶シリコン膜のエッチング速度１（膜厚２０００Å）の
条件で異方性エッチングを行うと、図４（ｂ）に示すよ
うに、レジストパターン１４に覆われていない部分の多
結晶シリコン膜１７がエッチングされると同時に、レジ
ストパターン１４自身が急速にエッチングされて薄膜化
していく。そして、図４（ｃ）に示すように、多結晶シ
リコン膜１７がその膜厚の１／２程度エッチングされた
状態では、ソース領域側のレジストパターン１４Ｓが完
全に除去されて消滅する。その後、ドレイン領域側のレ
ジストパターン１４Ｄを残した状態で異方性エッチング
を続行すると、ソース領域側の多結晶シリコン膜１７Ｓ
が自己整合的にマスクとなってエッチングされるため、
図４（ｄ）に示すように、段差部１９ａを有するゲート
電極１９が形成される。
パターン１４に基づいて段差部を有するゲート電極を形
成する。その方法には２通りの方法があり、以下、図４
および図５を用いて説明する。まず、第１の方法として
は、図４（ａ）に示すように、多結晶シリコン膜１７上
に段差部１４ａを有するレジストパターン１４を形成し
た後、フォトレジスト膜に対する多結晶シリコン膜の選
択比がフォトレジスト膜の膜厚と多結晶シリコン膜の膜
厚の比率にほぼ等しい条件、すなわち、フォトレジスト
膜のエッチング速度６（膜厚１．２μｍ）に対して多結
晶シリコン膜のエッチング速度１（膜厚２０００Å）の
条件で異方性エッチングを行うと、図４（ｂ）に示すよ
うに、レジストパターン１４に覆われていない部分の多
結晶シリコン膜１７がエッチングされると同時に、レジ
ストパターン１４自身が急速にエッチングされて薄膜化
していく。そして、図４（ｃ）に示すように、多結晶シ
リコン膜１７がその膜厚の１／２程度エッチングされた
状態では、ソース領域側のレジストパターン１４Ｓが完
全に除去されて消滅する。その後、ドレイン領域側のレ
ジストパターン１４Ｄを残した状態で異方性エッチング
を続行すると、ソース領域側の多結晶シリコン膜１７Ｓ
が自己整合的にマスクとなってエッチングされるため、
図４（ｄ）に示すように、段差部１９ａを有するゲート
電極１９が形成される。
【００２８】次に、第２の方法としては、図５（ａ）に
示すように、多結晶シリコン膜１７上に段差部１４ａを
有するレジストパターン１４を形成した後、例えばフォ
トレジストのエッチング速度１に対して多結晶シリコン
膜のエッチング速度２０というように、フォトレジスト
に対する多結晶シリコン膜の選択比ができるだけ大きく
なる条件で異方性エッチングを行うと、図５（ｂ）に示
すように、段差部１４ａを有するレジストパターン１４
がほとんどエッチングされることなく、レジストパター
ン１４に覆われていない部分の多結晶シリコン膜１７が
完全にエッチングされる。次に、図５（ｃ）に示すよう
に、レジストパターン１４のみをエッチバックして、レ
ジストパターン１４のうちソース領域側の低い部分１４
Ｓのみを除去する。そして、ドレイン領域側のレジスト
パターン１４Ｄを残した状態で、再度、フォトレジスト
に対する多結晶シリコン膜の選択比が大きい条件で異方
性エッチングを行うことにより、図５（ｄ）に示すよう
に、段差部１９ａを有するゲート電極１９が形成され
る。
示すように、多結晶シリコン膜１７上に段差部１４ａを
有するレジストパターン１４を形成した後、例えばフォ
トレジストのエッチング速度１に対して多結晶シリコン
膜のエッチング速度２０というように、フォトレジスト
に対する多結晶シリコン膜の選択比ができるだけ大きく
なる条件で異方性エッチングを行うと、図５（ｂ）に示
すように、段差部１４ａを有するレジストパターン１４
がほとんどエッチングされることなく、レジストパター
ン１４に覆われていない部分の多結晶シリコン膜１７が
完全にエッチングされる。次に、図５（ｃ）に示すよう
に、レジストパターン１４のみをエッチバックして、レ
ジストパターン１４のうちソース領域側の低い部分１４
Ｓのみを除去する。そして、ドレイン領域側のレジスト
パターン１４Ｄを残した状態で、再度、フォトレジスト
に対する多結晶シリコン膜の選択比が大きい条件で異方
性エッチングを行うことにより、図５（ｄ）に示すよう
に、段差部１９ａを有するゲート電極１９が形成され
る。
【００２９】このように、上記のいずれかの方法を用い
て段差部１９ａを有するゲート電極１９を形成した後、
図３（ｄ）に示すように、ＬＤＤ構造における低濃度不
純物拡散層形成を目的としたイオン注入を行い、シリコ
ン基板１５表面のソース、ドレイン領域Ｓ、Ｄに低濃度
不純物注入層２０、２０を形成する。次に、図３（ｅ）
に示すように、後にサイドウォールとなる膜厚３０００
Åの酸化シリコン膜２１を化学気相成長法により形成し
た後、その酸化シリコン膜２１をエッチバック法を用い
てエッチング処理することにより、ゲート電極１９の側
壁に酸化シリコン膜からなるサイドウォール２２ａ、２
２ｂ、２２ｃを形成する。この際、サイドウォールは、
ドレイン領域Ｄに隣接する側２２ａ、ソース領域Ｓに隣
接する側２２ｂ、段差部２２ｃの３個所に形成される。
て段差部１９ａを有するゲート電極１９を形成した後、
図３（ｄ）に示すように、ＬＤＤ構造における低濃度不
純物拡散層形成を目的としたイオン注入を行い、シリコ
ン基板１５表面のソース、ドレイン領域Ｓ、Ｄに低濃度
不純物注入層２０、２０を形成する。次に、図３（ｅ）
に示すように、後にサイドウォールとなる膜厚３０００
Åの酸化シリコン膜２１を化学気相成長法により形成し
た後、その酸化シリコン膜２１をエッチバック法を用い
てエッチング処理することにより、ゲート電極１９の側
壁に酸化シリコン膜からなるサイドウォール２２ａ、２
２ｂ、２２ｃを形成する。この際、サイドウォールは、
ドレイン領域Ｄに隣接する側２２ａ、ソース領域Ｓに隣
接する側２２ｂ、段差部２２ｃの３個所に形成される。
【００３０】その後、図３（ｆ）に示すように、ＬＤＤ
構造における高濃度不純物拡散層形成を目的としたイオ
ン注入を行い、シリコン基板１５表面のソース、ドレイ
ン領域Ｓ、Ｄに高濃度不純物注入層２３、２３を形成す
る。そして、９５０℃、Ｎ2／Ｏ2 雰囲気下での熱処理
を行い、注入したイオンの拡散および活性化を図ること
によって、図３（ｇ）に示すように、ソース領域Ｓ、ド
レイン領域Ｄそれぞれに低濃度不純物拡散層２４Ｓ、２
４Ｄ、高濃度不純物拡散層２５Ｓ、２５Ｄを形成する。
以上の工程でＬＤＤ構造を有するＭＯＳトランジスタが
完成する。
構造における高濃度不純物拡散層形成を目的としたイオ
ン注入を行い、シリコン基板１５表面のソース、ドレイ
ン領域Ｓ、Ｄに高濃度不純物注入層２３、２３を形成す
る。そして、９５０℃、Ｎ2／Ｏ2 雰囲気下での熱処理
を行い、注入したイオンの拡散および活性化を図ること
によって、図３（ｇ）に示すように、ソース領域Ｓ、ド
レイン領域Ｄそれぞれに低濃度不純物拡散層２４Ｓ、２
４Ｄ、高濃度不純物拡散層２５Ｓ、２５Ｄを形成する。
以上の工程でＬＤＤ構造を有するＭＯＳトランジスタが
完成する。
【００３１】以降の工程は図示を省略するが、従来一般
の半導体装置製造プロセスと同様に、上記ＭＯＳトラン
ジスタを覆う層間絶縁膜を形成し、コンタクト孔を開口
する。この際、前工程でゲート電極上の段差部に形成さ
れたサイドウォールは、コンタクト孔形成時のエッチン
グで除去されることになる。その後、Ａｌ等からなる配
線を形成する。
の半導体装置製造プロセスと同様に、上記ＭＯＳトラン
ジスタを覆う層間絶縁膜を形成し、コンタクト孔を開口
する。この際、前工程でゲート電極上の段差部に形成さ
れたサイドウォールは、コンタクト孔形成時のエッチン
グで除去されることになる。その後、Ａｌ等からなる配
線を形成する。
【００３２】本実施の形態の半導体装置の製造方法によ
れば、上述した２通りの方法のいずれかを用いてソース
領域側の低い部分のレジストパターン１４Ｓが先に除去
されるようなエッチングを行うことで、段差部１４ａを
有するレジストパターン１４を基に、同様の段差部１９
ａを有するゲート電極１９を形成することができる。そ
して、このゲート電極１９の側壁にサイドウォール２２
ａ、２２ｂを形成すると、ドレイン領域Ｄに隣接する側
とソース領域Ｓに隣接する側で側壁の高さが異なるた
め、サイドウォールの幅もドレイン領域側２２ａとソー
ス領域側２２ｂで自ずと異なるようになる。
れば、上述した２通りの方法のいずれかを用いてソース
領域側の低い部分のレジストパターン１４Ｓが先に除去
されるようなエッチングを行うことで、段差部１４ａを
有するレジストパターン１４を基に、同様の段差部１９
ａを有するゲート電極１９を形成することができる。そ
して、このゲート電極１９の側壁にサイドウォール２２
ａ、２２ｂを形成すると、ドレイン領域Ｄに隣接する側
とソース領域Ｓに隣接する側で側壁の高さが異なるた
め、サイドウォールの幅もドレイン領域側２２ａとソー
ス領域側２２ｂで自ずと異なるようになる。
【００３３】図６は完成したＭＯＳトランジスタの平面
図であるが、この図に示すように、ドレイン領域Ｄ側の
サイドウォール２２ａの幅の方がソース領域Ｓ側のサイ
ドウォール２２ｂの幅よりも大きく、しかも、本実施の
形態では多結晶シリコン膜の膜厚（ドレイン側の膜厚）
が従来の多結晶シリコン膜の膜厚よりも厚くなってい
る。そのため、高濃度不純物拡散層形成時のイオン注入
や熱拡散の条件が従来法と同じであっても、高濃度不純
物拡散層の端部の位置を、図３（ｇ）に示すように、ソ
ース領域側２５Ｓではゲート電極１９直下にまで達して
も、ドレイン領域側２５Ｄではサイドウォール２２ａ直
下までに留めることができる。
図であるが、この図に示すように、ドレイン領域Ｄ側の
サイドウォール２２ａの幅の方がソース領域Ｓ側のサイ
ドウォール２２ｂの幅よりも大きく、しかも、本実施の
形態では多結晶シリコン膜の膜厚（ドレイン側の膜厚）
が従来の多結晶シリコン膜の膜厚よりも厚くなってい
る。そのため、高濃度不純物拡散層形成時のイオン注入
や熱拡散の条件が従来法と同じであっても、高濃度不純
物拡散層の端部の位置を、図３（ｇ）に示すように、ソ
ース領域側２５Ｓではゲート電極１９直下にまで達して
も、ドレイン領域側２５Ｄではサイドウォール２２ａ直
下までに留めることができる。
【００３４】その結果、従来の方法を用いて製造した半
導体装置と異なり、ドレイン領域Ｄの高濃度不純物拡散
層２５Ｄがゲート電極１９直下にまで達しないため、寄
生容量の増加やドレインコンダクタンスの増加を防止す
ることができる。また、ソース−ドレイン間の高濃度不
純物拡散層間の間隔が狭まらないため、ショートチャネ
ル効果による耐圧低下等の素子特性劣化を抑制すること
ができる。
導体装置と異なり、ドレイン領域Ｄの高濃度不純物拡散
層２５Ｄがゲート電極１９直下にまで達しないため、寄
生容量の増加やドレインコンダクタンスの増加を防止す
ることができる。また、ソース−ドレイン間の高濃度不
純物拡散層間の間隔が狭まらないため、ショートチャネ
ル効果による耐圧低下等の素子特性劣化を抑制すること
ができる。
【００３５】また、本実施の形態のレジストパターン形
成方法によれば、レチクル９の構成を工夫したことで１
回のフォトリソグラフィー工程で段差部１４ａを有する
レジストパターン１４を形成することができるため、従
来の製造方法に比べてフォトリソグラフィー工程の回数
を増やす必要がない。
成方法によれば、レチクル９の構成を工夫したことで１
回のフォトリソグラフィー工程で段差部１４ａを有する
レジストパターン１４を形成することができるため、従
来の製造方法に比べてフォトリソグラフィー工程の回数
を増やす必要がない。
【００３６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、露光光の光強度を調整するため
に線状スリットを設けるようにしたが、これは線状スリ
ットに限らず、任意の形状を持つ複数の孔が連続的に形
成されたものであってもよい。また、フォトリソグラフ
ィー技術としてポジ型レジストプロセスの例で説明した
が、これに限らず、本発明をネガ型レジストプロセスに
適用することもできる。ネガ型レジストプロセスの場
合、ポジ型レジストプロセスに対してレチクルのパター
ンが白黒反転するため、上記実施の形態の図１における
クロム膜が存在する部分をガラス面が露出する部分と
し、ゲート電極パターン以外の領域と線状スリットの部
分をクロム膜が存在する部分とすればよい。したがっ
て、本発明をネガ型レジストプロセスに適用する場合、
特許請求の範囲における「白抜きパターンの領域」が本
実施の形態の「べたパターンの領域」に相当し、「複数
の小パターンが形成された領域」が「複数の線状スリッ
ト（孔）が形成された領域」に相当する。また、上記孔
と同様、小パターンの形状も任意としてよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、露光光の光強度を調整するため
に線状スリットを設けるようにしたが、これは線状スリ
ットに限らず、任意の形状を持つ複数の孔が連続的に形
成されたものであってもよい。また、フォトリソグラフ
ィー技術としてポジ型レジストプロセスの例で説明した
が、これに限らず、本発明をネガ型レジストプロセスに
適用することもできる。ネガ型レジストプロセスの場
合、ポジ型レジストプロセスに対してレチクルのパター
ンが白黒反転するため、上記実施の形態の図１における
クロム膜が存在する部分をガラス面が露出する部分と
し、ゲート電極パターン以外の領域と線状スリットの部
分をクロム膜が存在する部分とすればよい。したがっ
て、本発明をネガ型レジストプロセスに適用する場合、
特許請求の範囲における「白抜きパターンの領域」が本
実施の形態の「べたパターンの領域」に相当し、「複数
の小パターンが形成された領域」が「複数の線状スリッ
ト（孔）が形成された領域」に相当する。また、上記孔
と同様、小パターンの形状も任意としてよい。
【００３７】また、上記実施の形態では、各線状スリッ
トの幅や間隔を均一にすることでレジストパターンに段
差部を設けるようにしたが、例えば線状スリットの幅や
間隔をドレイン領域側からソース領域側に向けて徐々に
変えるようにすると、光強度分布を全体的に勾配を持つ
ように調整することもできる。このようにすると、本実
施の形態のように段差部を有するレジストパターンでは
なく、上面が傾斜したレジストパターンを形成すること
ができ、この構成によっても本発明の目的を達成するこ
とができる。また、上記実施の形態で用いた線状スリッ
トの幅、レジスト残膜や多結晶シリコン膜の膜厚等、種
々の具体的な数値に関してはほんの一例にすぎず、適宜
変更が可能なことは勿論である。
トの幅や間隔を均一にすることでレジストパターンに段
差部を設けるようにしたが、例えば線状スリットの幅や
間隔をドレイン領域側からソース領域側に向けて徐々に
変えるようにすると、光強度分布を全体的に勾配を持つ
ように調整することもできる。このようにすると、本実
施の形態のように段差部を有するレジストパターンでは
なく、上面が傾斜したレジストパターンを形成すること
ができ、この構成によっても本発明の目的を達成するこ
とができる。また、上記実施の形態で用いた線状スリッ
トの幅、レジスト残膜や多結晶シリコン膜の膜厚等、種
々の具体的な数値に関してはほんの一例にすぎず、適宜
変更が可能なことは勿論である。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来の方法に比べてフォトリソグラフィー工程
の回数を増やすことなく、場所により高さの異なるレジ
ストパターンの形成が可能となり、このレジストパター
ンを用いてエッチングを行うことにより場所により高さ
の異なるゲート電極を形成し、ゲート電極側壁のサイド
ウォールをソース側、ドレイン側で異なる幅とすること
ができる。これにより、ドレイン側の高濃度不純物拡散
層がゲート電極の直下に位置しないようにできるため、
寄生容量の増加やドレインコンダクタンスの増加、ショ
ートチャネル効果による耐圧低下、といった素子特性劣
化を抑制することができる。
よれば、従来の方法に比べてフォトリソグラフィー工程
の回数を増やすことなく、場所により高さの異なるレジ
ストパターンの形成が可能となり、このレジストパター
ンを用いてエッチングを行うことにより場所により高さ
の異なるゲート電極を形成し、ゲート電極側壁のサイド
ウォールをソース側、ドレイン側で異なる幅とすること
ができる。これにより、ドレイン側の高濃度不純物拡散
層がゲート電極の直下に位置しないようにできるため、
寄生容量の増加やドレインコンダクタンスの増加、ショ
ートチャネル効果による耐圧低下、といった素子特性劣
化を抑制することができる。
【図１】 本発明の一実施の形態であるレチクルを示
す、（ａ）平面図、（ｂ）（ａ）のＡ−Ａ線に沿う断面
図、である。
す、（ａ）平面図、（ｂ）（ａ）のＡ−Ａ線に沿う断面
図、である。
【図２】 同、レチクルを用いた際の、（ａ）露光光の
光強度分布図、（ｂ）現像後のレジストパターンの断面
図、である。
光強度分布図、（ｂ）現像後のレジストパターンの断面
図、である。
【図３】 同、レチクルを用いた半導体装置の製造方法
を工程順を追って示すプロセスフロー図である。
を工程順を追って示すプロセスフロー図である。
【図４】 同、製造方法におけるゲート電極形成の第１
の方法を示すプロセスフロー図である。
の方法を示すプロセスフロー図である。
【図５】 同、製造方法におけるゲート電極形成の第２
の方法を示すプロセスフロー図である。
の方法を示すプロセスフロー図である。
【図６】 同、製造方法により形成されたゲート電極を
示す平面図である。
示す平面図である。
【図７】 ＬＤＤ構造を有する半導体装置の従来の製造
方法を示すプロセスフロー図である。
方法を示すプロセスフロー図である。
【図８】 ＬＤＤ構造を有する従来の半導体装置の問題
点を示す図である。
点を示す図である。
９ レチクル １０ ガラス部 １１ ゲート電極パターン １２ 線状スリット（孔） １３ べたパターン １４，１４Ｓ，１４Ｄ レジストパターン １４ａ，１９ａ 段差部 １５ シリコン基板（半導体基板） １６ ゲート絶縁膜 １７ 多結晶シリコン膜（ゲート電極材） １８ ポジ型フォトレジスト １９ ゲート電極 ２０ 低濃度不純物注入層 ２１ 酸化シリコン膜 ２２ａ，２２ｂ，２２ｃ サイドウォール ２３ 高濃度不純物注入層 ２４Ｓ，２４Ｄ 低濃度不純物拡散層 ２５Ｓ，２５Ｄ 高濃度不純物拡散層 Ｌ 露光光 Ｓ ソース領域 Ｄ ドレイン領域
Claims (10)
- 【請求項１】 低濃度不純物拡散層と高濃度不純物拡散
層を備えたＬＤＤ構造のソース領域およびドレイン領域
と、該ソース領域に隣接する側が低く該ドレイン領域に
隣接する側が高い段差部を有するゲート電極と、該ゲー
ト電極の側壁に設けられたサイドウォールを有し、 前記ゲート電極側壁のソース領域に隣接する側のサイド
ウォールよりもドレイン領域に隣接する側のサイドウォ
ールの方がその幅が大きく、前記ドレイン領域の高濃度
不純物拡散層の端部が前記サイドウォールの下方に位置
していることを特徴とする半導体装置。 - 【請求項２】 ポジ型フォトレジスト用レチクルであっ
て、 べたパターンの領域と複数の孔が形成された領域を有
し、これら複数の孔の各々の幅が、使用露光装置の限界
解像幅と実寸法に対する当該レチクルパターンの倍率と
を乗じた値よりも小さいことを特徴とするレチクル。 - 【請求項３】 請求項２に記載のレチクルにおいて、 半導体装置のゲート電極形成用レチクルであって、形成
されるパターンのうちドレイン領域に隣接する部分が前
記べたパターンの領域であり、ソース領域に隣接する部
分が前記複数の孔が形成された領域であることを特徴と
するレチクル。 - 【請求項４】 ネガ型フォトレジスト用レチクルであっ
て、 白抜きパターンの領域と複数の小パターンが形成された
領域を有し、これら複数の小パターンの各々の幅が、使
用露光装置の限界解像幅と実寸法に対する当該レチクル
パターンの倍率とを乗じた値よりも小さいことを特徴と
するレチクル。 - 【請求項５】 請求項４に記載のレチクルにおいて、 半導体装置のゲート電極形成用レチクルであって、形成
されるパターンのうちドレイン領域に隣接する部分が前
記白抜きパターンの領域であり、ソース領域に隣接する
部分が前記複数の小パターンが形成された領域であるこ
とを特徴とするレチクル。 - 【請求項６】 請求項２に記載のレチクルを用いたポジ
型フォトレジストのパターンの形成方法であって、 前記レチクルを用いて露光を行うことにより、前記べた
パターンの領域ではレジスト残膜を全て残すとともに、
前記複数の孔が形成された領域では前記限界解像幅以下
に近接した複数の露光光からなる必要最低露光量未満の
光強度を持つ集合光の作用によりレジスト残膜を一部の
み残すことによって、場所により高さの異なるレジスト
パターンを形成することを特徴とするレジストパターン
の形成方法。 - 【請求項７】 請求項４に記載のレチクルを用いたネガ
型フォトレジストのパターンの形成方法であって、 前記レチクルを用いて露光を行うことにより、前記白抜
きパターンの領域ではレジスト残膜を全て残すととも
に、前記複数の小パターンが形成された領域では前記限
界解像幅以下に近接した複数の露光光からなる必要最低
露光量未満の光強度を持つ集合光の作用によりレジスト
残膜を一部のみ残すことによって、場所により高さの異
なるレジストパターンを形成することを特徴とするレジ
ストパターンの形成方法。 - 【請求項８】 請求項３または５に記載のレチクルを用
いた半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介してゲート電極材、フ
ォトレジスト膜を順次形成する工程と、 前記レチクルを用いて露光を行うことにより、ソース領
域に隣接する側が低くドレイン領域に隣接する側が高い
レジストパターンを形成する工程と、 該レジストパターンをマスクとして前記ゲート電極材の
エッチングを行うことにより、該レジストパターンと同
様のソース領域に隣接する側が低くドレイン領域に隣接
する側が高いゲート電極を形成する工程と、 該ゲート電極をマスクとしてソース領域およびドレイン
領域の低濃度不純物拡散層を形成するためのイオン注入
を行う工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記ゲート電極およびサイドウォールをマスクとしてソ
ース領域およびドレイン領域の高濃度不純物拡散層を形
成するためのイオン注入を行う工程、を有することを特
徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、 前記レジストパターンを用いて前記ゲート電極を形成す
る手段として、 前記フォトレジスト膜に対する前記ゲート電極材の選択
比が該フォトレジスト膜の膜厚と前記ゲート電極材の膜
厚の比率に等しい条件で異方性エッチングを行うことに
より、前記レジストパターンに覆われていない領域の前
記ゲート電極材の一部をエッチングすると同時に、前記
ソース領域に隣接する側のレジストパターンを除去し、
その後、前記ドレイン領域に隣接する側のレジストパタ
ーンのみを残し、前記選択比が大きい条件で異方性エッ
チングを行うことにより、ソース領域に隣接する側が低
くドレイン領域に隣接する側が高いゲート電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８に記載の半導体装置の製造方
法において、 前記レジストパターンを用いて前記ゲート電極を形成す
る手段として、 前記フォトレジスト膜に対する前記ゲート電極材の選択
比が大きい条件で異方性エッチングを行うことにより、
前記レジストパターンを残したままレジストパターンに
覆われていない部分の前記ゲート電極材をエッチング
し、次に、前記レジストパターンのエッチバックを行う
ことにより、前記ソース領域に隣接する側のレジストパ
ターンを除去し、その後、前記ドレイン領域に隣接する
側のレジストパターンを残した状態で再度、前記選択比
が大きい条件で異方性エッチングを行うことにより、ソ
ース領域に隣接する側が低くドレイン領域に隣接する側
が高いゲート電極を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368796A JPH1032327A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368796A JPH1032327A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032327A true JPH1032327A (ja) | 1998-02-03 |
Family
ID=16140183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18368796A Pending JPH1032327A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032327A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106400B1 (en) | 1998-09-28 | 2006-09-12 | Sharp Kabushiki Kaisha | Method of making LCD with asperities in insulation layer under reflective electrode |
| US7169656B2 (en) | 2000-08-11 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7524593B2 (en) | 2005-08-12 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Exposure mask |
| US7579220B2 (en) | 2005-05-20 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device manufacturing method |
| US7588970B2 (en) | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2010165893A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | 固体撮像素子とその製造方法、及び撮像装置 |
| US7914971B2 (en) | 2005-08-12 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Light exposure mask and method for manufacturing semiconductor device using the same |
| EP4195280A1 (en) * | 2021-12-10 | 2023-06-14 | LG Display Co., Ltd. | Thin film transistor and display device comprising the same |
-
1996
- 1996-07-12 JP JP18368796A patent/JPH1032327A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106400B1 (en) | 1998-09-28 | 2006-09-12 | Sharp Kabushiki Kaisha | Method of making LCD with asperities in insulation layer under reflective electrode |
| US7169656B2 (en) | 2000-08-11 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7223643B2 (en) | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7316946B2 (en) | 2000-08-11 | 2008-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US8324032B2 (en) | 2000-08-11 | 2012-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7745271B2 (en) | 2000-08-11 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7947538B2 (en) | 2005-05-20 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7579220B2 (en) | 2005-05-20 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device manufacturing method |
| US7588970B2 (en) | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8043902B2 (en) | 2005-06-10 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7914971B2 (en) | 2005-08-12 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Light exposure mask and method for manufacturing semiconductor device using the same |
| US7524593B2 (en) | 2005-08-12 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Exposure mask |
| JP2010165893A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | 固体撮像素子とその製造方法、及び撮像装置 |
| EP4195280A1 (en) * | 2021-12-10 | 2023-06-14 | LG Display Co., Ltd. | Thin film transistor and display device comprising the same |
| US12249609B2 (en) | 2021-12-10 | 2025-03-11 | Lg Display Co., Ltd. | Thin film transistor and display device comprising the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8063439B2 (en) | Semiconductor device and fabrication method thereof | |
| JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1032327A (ja) | 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル | |
| JP3528422B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06140421A (ja) | 薄膜トランジスタの製造方法 | |
| KR100362191B1 (ko) | 반도체소자의박막트랜지스터및그제조방법 | |
| KR100456579B1 (ko) | 마스크 롬 장치 및 그 제조 방법 | |
| JPH11274492A (ja) | 半導体装置及びその製造方法 | |
| CN101325159A (zh) | 沟渠式功率晶体管的制备方法 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR0184937B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100231479B1 (ko) | 필드 트랜지스터의 제조방법 | |
| KR0182871B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JP4118696B2 (ja) | フラットセルマスクｒｏｍ装置の製造方法 | |
| KR100236073B1 (ko) | 반도체 소자의 제조방법 | |
| KR100215893B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100254619B1 (ko) | 반도체장치 제조방법 | |
| KR970001349B1 (ko) | 트랜지스터 제조방법 | |
| US7902079B2 (en) | Method for fabricating recess pattern in semiconductor device | |
| KR20030001820A (ko) | 반도체 소자의 제조방법 | |
| KR20000039719A (ko) | 반도체소자의 제조방법 | |
| JPH06204240A (ja) | 半導体装置の製造方法 | |
| JPH03136336A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |