JPH10325857A - Ｉｃテスタ - Google Patents
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- JPH10325857A JPH10325857A JP9134957A JP13495797A JPH10325857A JP H10325857 A JPH10325857 A JP H10325857A JP 9134957 A JP9134957 A JP 9134957A JP 13495797 A JP13495797 A JP 13495797A JP H10325857 A JPH10325857 A JP H10325857A
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Abstract
(57)【要約】
【課題】 ウィンドウコンパレートでハイインピーダン
スの判定ができるＩＣテスタを実現することを目的にす
る。 【解決手段】 本発明は、ウィンドウコンパレートによ
り被試験対象の試験を行うＩＣテスタに改良を加えたも
のである。本装置は、被試験対象からの出力とハイレベ
ル比較電圧あるいはロウレベル比較電圧と比較する２つ
のコンパレータと、このコンパレータから比較結果を受
け取り、ウィンドウ区間で被試験対象の出力が常にハイ
レベル比較電圧より高いか、被試験対象の出力が常にロ
ウレベル比較電圧より低いか、被試験対象の出力が常に
ハイレベル比較電圧より低いか、被試験対象の出力が常
にロウレベル比較電圧より高いかのデータを記憶する記
憶回路とを有し、記憶回路のデータにより判定を行うこ
とを特徴とする装置である。
スの判定ができるＩＣテスタを実現することを目的にす
る。 【解決手段】 本発明は、ウィンドウコンパレートによ
り被試験対象の試験を行うＩＣテスタに改良を加えたも
のである。本装置は、被試験対象からの出力とハイレベ
ル比較電圧あるいはロウレベル比較電圧と比較する２つ
のコンパレータと、このコンパレータから比較結果を受
け取り、ウィンドウ区間で被試験対象の出力が常にハイ
レベル比較電圧より高いか、被試験対象の出力が常にロ
ウレベル比較電圧より低いか、被試験対象の出力が常に
ハイレベル比較電圧より低いか、被試験対象の出力が常
にロウレベル比較電圧より高いかのデータを記憶する記
憶回路とを有し、記憶回路のデータにより判定を行うこ
とを特徴とする装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、ウィンドウコンパ
レートにより被試験対象（例えば、ＩＣ，ＬＳＩ等）の
試験を行うＩＣテスタに関し、ハイインピーダンスの判
定ができるＩＣテスタに関するものである。
レートにより被試験対象（例えば、ＩＣ，ＬＳＩ等）の
試験を行うＩＣテスタに関し、ハイインピーダンスの判
定ができるＩＣテスタに関するものである。
【０００２】
【従来の技術】ＩＣテスタは、被試験対象（以下ＤＵＴ
と略す）に試験パターンを与え、この試験パターンに基
づいて被試験対象が出力した応答信号と期待値とを比較
して、被試験対象の合否を判定するものである。
と略す）に試験パターンを与え、この試験パターンに基
づいて被試験対象が出力した応答信号と期待値とを比較
して、被試験対象の合否を判定するものである。
【０００３】この比較の方法として、通常２種類の方法
でＤＵＴの出力を検査している。１つは、ある一点のタ
イミングでストローブし、ＤＵＴからの出力と期待値と
を比較する方法（エッジコンパレート）である。これは
例えば、特公平４−３６３４９号公報に記載されてい
る。もう１つは、ある一定区間（ウィンドウ区間）でス
トローブし、ＤＵＴからの出力と期待値とを比較する方
法（ウィンドウコンパレート）がある。
でＤＵＴの出力を検査している。１つは、ある一点のタ
イミングでストローブし、ＤＵＴからの出力と期待値と
を比較する方法（エッジコンパレート）である。これは
例えば、特公平４−３６３４９号公報に記載されてい
る。もう１つは、ある一定区間（ウィンドウ区間）でス
トローブし、ＤＵＴからの出力と期待値とを比較する方
法（ウィンドウコンパレート）がある。
【０００４】このようなウィンドコンパレートによるＩ
Ｃテスタの従来の構成例を図１０に示す。図において、
１１はコンパレータで、ＤＵＴ（図示せず）からの出力
とハイレベル比較電圧（ＲＥＦ−Ｈ）とを比較する。１
２はコンパレータで、ＤＵＴからの出力とロウレベル比
較電圧（ＲＥＦ−Ｌ）とを比較する。ここで、ハイレベ
ル比較電圧，ロウレベル比較電圧は、ＤＵＴの出力電圧
がハイレベルであるか、ロウレベルであるかの基準を定
めるものである。つまり、ハイレベル比較電圧は、ＤＵ
Ｔの出力電圧がハイレベルであることを定める最小電圧
であり、ロウレベル比較電圧は、ＤＵＴの出力電圧がロ
ウレベルであることを定める最大電圧である。
Ｃテスタの従来の構成例を図１０に示す。図において、
１１はコンパレータで、ＤＵＴ（図示せず）からの出力
とハイレベル比較電圧（ＲＥＦ−Ｈ）とを比較する。１
２はコンパレータで、ＤＵＴからの出力とロウレベル比
較電圧（ＲＥＦ−Ｌ）とを比較する。ここで、ハイレベ
ル比較電圧，ロウレベル比較電圧は、ＤＵＴの出力電圧
がハイレベルであるか、ロウレベルであるかの基準を定
めるものである。つまり、ハイレベル比較電圧は、ＤＵ
Ｔの出力電圧がハイレベルであることを定める最小電圧
であり、ロウレベル比較電圧は、ＤＵＴの出力電圧がロ
ウレベルであることを定める最大電圧である。
【０００５】２１はＡＮＤ回路で、コンパレータ１１の
比較結果（反転出力）とストローブ信号とを入力する。
２２はＡＮＤ回路で、コンパレータ１２の比較結果（反
転出力）とストローブ信号とを入力する。
比較結果（反転出力）とストローブ信号とを入力する。
２２はＡＮＤ回路で、コンパレータ１２の比較結果（反
転出力）とストローブ信号とを入力する。
【０００６】３１はＤフリップフロップ（以下ＤＦＦと
略す）で、セット端子にＡＮＤ回路２１の出力を入力
し、Ｄ端子をロウレベルとし、クロック端子にストロー
ブ信号を入力する。３２はＤＦＦで、セット端子にＡＮ
Ｄ回路２２の出力を入力し、Ｄ端子をロウレベルとし、
クロック端子にストローブ信号を入力する。４はデジタ
ルコンパレータで、ストローブ信号を入力し、ＤＦＦ３
１，３２のＱ端子からの信号と期待値とを比較し、パス
／フェイルを出力する。
略す）で、セット端子にＡＮＤ回路２１の出力を入力
し、Ｄ端子をロウレベルとし、クロック端子にストロー
ブ信号を入力する。３２はＤＦＦで、セット端子にＡＮ
Ｄ回路２２の出力を入力し、Ｄ端子をロウレベルとし、
クロック端子にストローブ信号を入力する。４はデジタ
ルコンパレータで、ストローブ信号を入力し、ＤＦＦ３
１，３２のＱ端子からの信号と期待値とを比較し、パス
／フェイルを出力する。
【０００７】このような装置の動作を以下に説明する。
ここで、ストローブ信号がハイレベルの区間（ウィンド
ウ区間）で、ＤＵＴからの出力を監視する。図１１は図
１０の装置の動作を示したタイミングチャートである。
図１２は図１０の装置のＤＦＦ３１，３２の出力の真理
値表である。ここで、ＤＨはＤＦＦ３１のＱ出力、ＤＬ
はＤＦＦ３２のＱ出力である。
ここで、ストローブ信号がハイレベルの区間（ウィンド
ウ区間）で、ＤＵＴからの出力を監視する。図１１は図
１０の装置の動作を示したタイミングチャートである。
図１２は図１０の装置のＤＦＦ３１，３２の出力の真理
値表である。ここで、ＤＨはＤＦＦ３１のＱ出力、ＤＬ
はＤＦＦ３２のＱ出力である。
【０００８】ストローブ信号がハイレベルになり、コン
パレータ１１の反転出力はロウレベルなので、ＡＮＤ回
路２１はロウレベルでセット端子に入力される。同時に
クロック端子にストローブ信号が入力されているので、
Ｄ端子のロウレベルがＱ出力として出力される（ａ）。
パレータ１１の反転出力はロウレベルなので、ＡＮＤ回
路２１はロウレベルでセット端子に入力される。同時に
クロック端子にストローブ信号が入力されているので、
Ｄ端子のロウレベルがＱ出力として出力される（ａ）。
【０００９】ＤＵＴの出力がハイレベル比較電圧（ＲＥ
Ｆ−Ｈ）より低くなり、コンパレータ１１の反転出力が
ハイレベルになる（ｂ）。これにより、ＡＮＤ回路２１
はストローブ信号とコンパレータ１１の反転出力によ
り、ハイレベルになる（ｃ）。つまり、セット端子がハ
イレベルになり、ＤＦＦ３１の出力（ＤＨ）はハイレベ
ルになる（ｄ）。
Ｆ−Ｈ）より低くなり、コンパレータ１１の反転出力が
ハイレベルになる（ｂ）。これにより、ＡＮＤ回路２１
はストローブ信号とコンパレータ１１の反転出力によ
り、ハイレベルになる（ｃ）。つまり、セット端子がハ
イレベルになり、ＤＦＦ３１の出力（ＤＨ）はハイレベ
ルになる（ｄ）。
【００１０】ＤＵＴの出力が再びハイレベル比較電圧よ
り高くなり、コンパレータ１１の反転出力がロウレベル
になる（ｅ）。これにより、ＡＮＤ回路２１はストロー
ブ信号とコンパレータ１１の反転出力により、ロウレベ
ルになる（ｆ）。しかし、ＤＦＦ３１のＱ出力（ＤＨ）
はハイレベルのままである。
り高くなり、コンパレータ１１の反転出力がロウレベル
になる（ｅ）。これにより、ＡＮＤ回路２１はストロー
ブ信号とコンパレータ１１の反転出力により、ロウレベ
ルになる（ｆ）。しかし、ＤＦＦ３１のＱ出力（ＤＨ）
はハイレベルのままである。
【００１１】ストローブ信号がロウレベルとなると、Ｄ
ＦＦ３１，３２とも変化しない。再び、ストローブ信号
がハイレベルとなり、コンパレータ１１の反転出力はロ
ウレベルなので、ＡＮＤ回路２１はロウレベルでセット
端子に入力される。同時にクロック端子にストローブ信
号が入力されているので、Ｄ端子のロウレベルがＱ出力
（ＤＨ）として出力される（ｇ）。
ＦＦ３１，３２とも変化しない。再び、ストローブ信号
がハイレベルとなり、コンパレータ１１の反転出力はロ
ウレベルなので、ＡＮＤ回路２１はロウレベルでセット
端子に入力される。同時にクロック端子にストローブ信
号が入力されているので、Ｄ端子のロウレベルがＱ出力
（ＤＨ）として出力される（ｇ）。
【００１２】このとき、ＤＦＦ３２の出力は、ストロー
ブ信号がクロック端子に入力されるとき、コンパレータ
１２からの反転出力とストローブ信号とにより、セット
端子にはハイレベルが入力され、常にハイレベルになっ
ている。
ブ信号がクロック端子に入力されるとき、コンパレータ
１２からの反転出力とストローブ信号とにより、セット
端子にはハイレベルが入力され、常にハイレベルになっ
ている。
【００１３】ＤＦＦ３１，３２に保持されたデータによ
り、デジタルコンパレータ４は、ストローブ信号の立ち
下がりで期待値と比較し、パス／フェイルの判定を行
う。例えば、期待値が”１”のとき、始めのウィンドウ
区間では、ＤＨがハイレベルなのでフェイルを出力し、
次のウィンドウ区間では、ＤＨがロウレベルなのでパス
を出力する。
り、デジタルコンパレータ４は、ストローブ信号の立ち
下がりで期待値と比較し、パス／フェイルの判定を行
う。例えば、期待値が”１”のとき、始めのウィンドウ
区間では、ＤＨがハイレベルなのでフェイルを出力し、
次のウィンドウ区間では、ＤＨがロウレベルなのでパス
を出力する。
【００１４】
【発明が解決しようとする課題】以上に示されるよう
に、ウィンドウコンパレートの場合、期待値をハイイン
ピーダンス（Ｚ）として、ＤＵＴの試験を行うことがで
きなかった。つまり、ＤＵＴの出力が常にＲＥＦ−Ｌ＜
ＤＵＴ出力＜ＲＥＦ−Ｈのとき、ＤＦＦ３１，ＤＦＦ３
２の出力は共にハイレベルで、図１１にも示されるよう
に、比較電圧を横切るときもＤＦＦ３１，ＤＦＦ３２の
出力が共にハイレベルとなってしまう。これにより、あ
る一定区間（ウィンドウ区間）、ハイインピーダンスで
一定なのか、一定でないのかが区別できなかった。
に、ウィンドウコンパレートの場合、期待値をハイイン
ピーダンス（Ｚ）として、ＤＵＴの試験を行うことがで
きなかった。つまり、ＤＵＴの出力が常にＲＥＦ−Ｌ＜
ＤＵＴ出力＜ＲＥＦ−Ｈのとき、ＤＦＦ３１，ＤＦＦ３
２の出力は共にハイレベルで、図１１にも示されるよう
に、比較電圧を横切るときもＤＦＦ３１，ＤＦＦ３２の
出力が共にハイレベルとなってしまう。これにより、あ
る一定区間（ウィンドウ区間）、ハイインピーダンスで
一定なのか、一定でないのかが区別できなかった。
【００１５】そして、フェイルになったときに、どのよ
うなフェイルか、例えば、期待値がＬ（ロウレベル）だ
ったときに、Ｚだったのか、比較電圧を横切るようなフ
ェイルだったのかがわらからず、後のフェイルの原因究
明を行うのが困難であった。
うなフェイルか、例えば、期待値がＬ（ロウレベル）だ
ったときに、Ｚだったのか、比較電圧を横切るようなフ
ェイルだったのかがわらからず、後のフェイルの原因究
明を行うのが困難であった。
【００１６】そこで、本発明の第１の目的は、ウィンド
ウコンパレートでハイインピーダンスの判定ができるＩ
Ｃテスタを実現することにある。第２の目的は、フェイ
ル時の状態がわかるＩＣテスタを実現することにある。
ウコンパレートでハイインピーダンスの判定ができるＩ
Ｃテスタを実現することにある。第２の目的は、フェイ
ル時の状態がわかるＩＣテスタを実現することにある。
【００１７】
【課題を解決するための手段】本発明は、ウィンドウコ
ンパレートにより被試験対象の試験を行うＩＣテスタに
おいて、前記被試験対象からの出力とハイレベル比較電
圧あるいはロウレベル比較電圧と比較する２つのコンパ
レータと、このコンパレータから比較結果を受け取り、
ウィンドウ区間で前記被試験対象の出力が常にハイレベ
ル比較電圧より高いか、被試験対象の出力が常にロウレ
ベル比較電圧より低いか、被試験対象の出力が常にハイ
レベル比較電圧より低いか、被試験対象の出力が常にロ
ウレベル比較電圧より高いかのデータを記憶する記憶回
路とを有し、記憶回路のデータにより判定を行うことを
特徴とするものである。
ンパレートにより被試験対象の試験を行うＩＣテスタに
おいて、前記被試験対象からの出力とハイレベル比較電
圧あるいはロウレベル比較電圧と比較する２つのコンパ
レータと、このコンパレータから比較結果を受け取り、
ウィンドウ区間で前記被試験対象の出力が常にハイレベ
ル比較電圧より高いか、被試験対象の出力が常にロウレ
ベル比較電圧より低いか、被試験対象の出力が常にハイ
レベル比較電圧より低いか、被試験対象の出力が常にロ
ウレベル比較電圧より高いかのデータを記憶する記憶回
路とを有し、記憶回路のデータにより判定を行うことを
特徴とするものである。
【００１８】このような本発明では、記憶回路により、
ウィンドウ区間において被試験対象からの出力がハイレ
ベル比較電圧あるいはロウレベル比較電圧に対しての状
態のデータを記憶し、このデータにより判定を行う。
ウィンドウ区間において被試験対象からの出力がハイレ
ベル比較電圧あるいはロウレベル比較電圧に対しての状
態のデータを記憶し、このデータにより判定を行う。
【００１９】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した構成図である。図
１０と同一のものは同一符号を付して説明を省略する。
る。図１は本発明の一実施例を示した構成図である。図
１０と同一のものは同一符号を付して説明を省略する。
【００２０】図において、３０は記憶回路で、コンパレ
ータ１１、１２から比較結果を受け取り、ウィンドウ区
間でＤＵＴの出力が常にハイレベル比較電圧より高い
か、ＤＵＴの出力が常にロウレベル比較電圧より低い
か、ＤＵＴの出力が常にハイレベル比較電圧より低い
か、ＤＵＴの出力が常にロウレベル比較電圧より高いか
のデータを記憶する。
ータ１１、１２から比較結果を受け取り、ウィンドウ区
間でＤＵＴの出力が常にハイレベル比較電圧より高い
か、ＤＵＴの出力が常にロウレベル比較電圧より低い
か、ＤＵＴの出力が常にハイレベル比較電圧より低い
か、ＤＵＴの出力が常にロウレベル比較電圧より高いか
のデータを記憶する。
【００２１】記憶回路３０は、ＡＮＤ回路２１〜２４と
ＤＦＦ３１〜３４とからなる。ＡＮＤ回路２１は、コン
パレータ１１の比較結果（反転出力）とストローブ信号
とを入力する。ＡＮＤ回路２２は、コンパレータ１２の
比較結果（反転出力）とストローブ信号とを入力する。
ＡＮＤ回路２３は、コンパレータ１１の比較結果（非反
転出力）とストローブ信号とを入力する。ＡＮＤ回路２
４は、コンパレータ１２の比較結果（非反転出力）とス
トローブ信号とを入力する。
ＤＦＦ３１〜３４とからなる。ＡＮＤ回路２１は、コン
パレータ１１の比較結果（反転出力）とストローブ信号
とを入力する。ＡＮＤ回路２２は、コンパレータ１２の
比較結果（反転出力）とストローブ信号とを入力する。
ＡＮＤ回路２３は、コンパレータ１１の比較結果（非反
転出力）とストローブ信号とを入力する。ＡＮＤ回路２
４は、コンパレータ１２の比較結果（非反転出力）とス
トローブ信号とを入力する。
【００２２】ＤＦＦ３１は、セット端子にＡＮＤ回路２
１の反転出力を入力し、Ｄ端子をロウレベルとし、クロ
ック端子にストローブ信号を入力する。ＤＦＦ３２は、
セット端子にＡＮＤ回路２２の出力を入力し、Ｄ端子を
ロウレベルとし、クロック端子にストローブ信号を入力
する。ＤＦＦ３３は、セット端子にＡＮＤ回路２３の反
転出力を入力し、Ｄ端子をロウレベルとし、クロック端
子にストローブ信号を入力する。ＤＦＦ３４は、セット
端子にＡＮＤ回路２４の反転出力を入力し、Ｄ端子をロ
ウレベルとし、クロック端子にストローブ信号を入力す
る。
１の反転出力を入力し、Ｄ端子をロウレベルとし、クロ
ック端子にストローブ信号を入力する。ＤＦＦ３２は、
セット端子にＡＮＤ回路２２の出力を入力し、Ｄ端子を
ロウレベルとし、クロック端子にストローブ信号を入力
する。ＤＦＦ３３は、セット端子にＡＮＤ回路２３の反
転出力を入力し、Ｄ端子をロウレベルとし、クロック端
子にストローブ信号を入力する。ＤＦＦ３４は、セット
端子にＡＮＤ回路２４の反転出力を入力し、Ｄ端子をロ
ウレベルとし、クロック端子にストローブ信号を入力す
る。
【００２３】４０はデジタルコンパレータで、ＤＦＦ３
１〜３４からの信号（ＤＨ，ＤＬ，ＤＺＨ，ＤＺＬ）と
期待値とを比較し、パス／フェイルとステータスを出力
する。ここで、ステータスとは、ウィンドウ区間のＤＵ
Ｔの出力の状態データを示す。また、パス／フェイル
は、パスのときロウレベルを出力し、フェイルのときハ
イレベルを出力する。
１〜３４からの信号（ＤＨ，ＤＬ，ＤＺＨ，ＤＺＬ）と
期待値とを比較し、パス／フェイルとステータスを出力
する。ここで、ステータスとは、ウィンドウ区間のＤＵ
Ｔの出力の状態データを示す。また、パス／フェイル
は、パスのときロウレベルを出力し、フェイルのときハ
イレベルを出力する。
【００２４】このような装置の動作を以下で説明する。
ここで、ストローブ信号がハイレベルの区間（ウィンド
ウ区間）で、ＤＵＴからの出力を監視する。図２〜５は
それぞれ図１の装置のＤＦＦ３１〜３４の出力の真理値
表である。図６はデジタルコンパレータ４０の論理表で
ある。図６に示されるステータスの条件は、期待値と比
較した結果、パスしたときはＬ（ロウレベル）、フェイ
ルのときレベルが高いときはＨ（ハイレベル）、低いと
きはＬとしている。
ここで、ストローブ信号がハイレベルの区間（ウィンド
ウ区間）で、ＤＵＴからの出力を監視する。図２〜５は
それぞれ図１の装置のＤＦＦ３１〜３４の出力の真理値
表である。図６はデジタルコンパレータ４０の論理表で
ある。図６に示されるステータスの条件は、期待値と比
較した結果、パスしたときはＬ（ロウレベル）、フェイ
ルのときレベルが高いときはＨ（ハイレベル）、低いと
きはＬとしている。
【００２５】（１）ＤＵＴの出力がハイレベル一定から
ロウレベル一定へ変化する場合 図７は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はロウレベルなので、ＡＮＤ回路２１
の出力はロウレベルでＤＦＦ３１のセット端子に入力さ
れる。同時にクロック端子にストローブ信号が入力され
ているので、ＤＦＦ３１のＤ端子のロウレベルがＱ出力
として出力される（ａ）。
ロウレベル一定へ変化する場合 図７は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はロウレベルなので、ＡＮＤ回路２１
の出力はロウレベルでＤＦＦ３１のセット端子に入力さ
れる。同時にクロック端子にストローブ信号が入力され
ているので、ＤＦＦ３１のＤ端子のロウレベルがＱ出力
として出力される（ａ）。
【００２６】また、ＡＮＤ回路２２は、コンパレータ１
２の反転出力がハイレベルなので、ＤＦＦ３２のセット
端子にハイレベルを入力する（ｂ）。これにより、ＤＦ
Ｆ３２のＱ出力はハイレベルとなる（ｃ）。
２の反転出力がハイレベルなので、ＤＦＦ３２のセット
端子にハイレベルを入力する（ｂ）。これにより、ＤＦ
Ｆ３２のＱ出力はハイレベルとなる（ｃ）。
【００２７】そして、コンパレータ１１の非反転出力は
ハイレベルなので、ＡＮＤ回路２３は、ハイレベルをＤ
ＦＦ３３のセット端子に入力する（ｄ）。これにより、
ＤＦＦ３３のＱ出力はハイレベルとなる（ｅ）。
ハイレベルなので、ＡＮＤ回路２３は、ハイレベルをＤ
ＦＦ３３のセット端子に入力する（ｄ）。これにより、
ＤＦＦ３３のＱ出力はハイレベルとなる（ｅ）。
【００２８】さらに、コンパレータ１２の非反転出力は
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３４のＤ
端子のロウレベルがＱ出力として出力される（ｆ）。
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３４のＤ
端子のロウレベルがＱ出力として出力される（ｆ）。
【００２９】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＬ，Ｈ，Ｌ，Ｈとなり、図６に示される論理表から、
期待値がＨ（”１”）のときはパス／フェイルはパス
（Ｌ）でステータスをＬとして出力する。期待値が
Ｌ（”０”）のときはパス／フェイルはフェイル（Ｈ）
でステータスをＨとして出力する。期待値がＺのときは
パス／フェイルはフェイル（Ｈ）でステータスをＨとし
て出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＬ，Ｈ，Ｌ，Ｈとなり、図６に示される論理表から、
期待値がＨ（”１”）のときはパス／フェイルはパス
（Ｌ）でステータスをＬとして出力する。期待値が
Ｌ（”０”）のときはパス／フェイルはフェイル（Ｈ）
でステータスをＨとして出力する。期待値がＺのときは
パス／フェイルはフェイル（Ｈ）でステータスをＨとし
て出力する。
【００３０】次にストローブ信号が再び立ち上がり、Ａ
ＮＤ回路２１は、コンパレータ１１の反転出力がハイレ
ベルなので、ハイレベルをＤＦＦ３１のセット端子に入
力する（ｇ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｈ）。
ＮＤ回路２１は、コンパレータ１１の反転出力がハイレ
ベルなので、ハイレベルをＤＦＦ３１のセット端子に入
力する（ｇ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｈ）。
【００３１】また、コンパレータ１２の反転出力はロウ
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時にクロック端子にスト
ローブ信号が入力されているので、ＤＦＦ３２のＤ端子
のロウレベルがＱ出力として出力される（ｉ）。
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時にクロック端子にスト
ローブ信号が入力されているので、ＤＦＦ３２のＤ端子
のロウレベルがＱ出力として出力される（ｉ）。
【００３２】そして、コンパレータ１１の非反転出力は
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｊ）。
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｊ）。
【００３３】さらに、コンパレータ１２の非反転出力は
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する（ｋ）。これにより、Ｄ
ＦＦ３４のＱ出力はハイレベルとなる（ｌ）。
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する（ｋ）。これにより、Ｄ
ＦＦ３４のＱ出力はハイレベルとなる（ｌ）。
【００３４】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｈ，Ｌとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはパス（Ｌ）でステータスをＬとして出力
する。期待値がＺのときはパス／フェイルはフェイル
（Ｈ）でステータスをＬとして出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｈ，Ｌとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはパス（Ｌ）でステータスをＬとして出力
する。期待値がＺのときはパス／フェイルはフェイル
（Ｈ）でステータスをＬとして出力する。
【００３５】（２）ＤＵＴの出力がハイインピーダンス
一定から、ハイレベル，ハイインピーダンスへ変化する
場合 図８は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はハイレベルなので、ＡＮＤ回路２１
はハイレベルをＤＦＦ３１のセット端子に入力する
（ａ）。これにより、ＤＦＦ３１のＱ出力はハイレベル
を出力する（ｂ）。
一定から、ハイレベル，ハイインピーダンスへ変化する
場合 図８は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はハイレベルなので、ＡＮＤ回路２１
はハイレベルをＤＦＦ３１のセット端子に入力する
（ａ）。これにより、ＤＦＦ３１のＱ出力はハイレベル
を出力する（ｂ）。
【００３６】また、ＡＮＤ回路２２は、コンパレータ１
２の反転出力がハイレベルなので、ハイレベルをＤＦＦ
３２のセット端子に入力する（ｃ）。これにより、ＤＦ
Ｆ３２のＱ出力はハイレベルとなる（ｄ）。
２の反転出力がハイレベルなので、ハイレベルをＤＦＦ
３２のセット端子に入力する（ｃ）。これにより、ＤＦ
Ｆ３２のＱ出力はハイレベルとなる（ｄ）。
【００３７】そして、コンパレータ１１の非反転出力は
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｅ）。
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｅ）。
【００３８】さらに、コンパレータ１２の非反転出力は
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３４のＤ
端子のロウレベルがＱ出力として出力される（ｆ）。
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３４のＤ
端子のロウレベルがＱ出力として出力される（ｆ）。
【００３９】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｌ，Ｈとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＨとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＬとして
出力する。期待値がＺのときはパス／フェイルはパス
（Ｌ）でステータスをＬとして出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｌ，Ｈとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＨとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＬとして
出力する。期待値がＺのときはパス／フェイルはパス
（Ｌ）でステータスをＬとして出力する。
【００４０】次にストローブ信号が再び立ち上がり、コ
ンパレータ１１の反転出力がロウレベルなので、ＡＮＤ
回路２１はロウレベルをＤＦＦ３１のセット端子に入力
する。同時にクロック端子にストローブ信号が入力され
ているので、ＤＦＦ３１のＤ端子のロウレベルがＱ出力
として出力される（ｇ）。
ンパレータ１１の反転出力がロウレベルなので、ＡＮＤ
回路２１はロウレベルをＤＦＦ３１のセット端子に入力
する。同時にクロック端子にストローブ信号が入力され
ているので、ＤＦＦ３１のＤ端子のロウレベルがＱ出力
として出力される（ｇ）。
【００４１】また、コンパレータ１２の反転出力はハイ
レベルなので、ＡＮＤ回路２２はハイレベルをＤＦＦ３
２のセット端子に入力する（ｋ）。これにより、ＤＦＦ
３２のＱ出力はハイレベルのままである。
レベルなので、ＡＮＤ回路２２はハイレベルをＤＦＦ３
２のセット端子に入力する（ｋ）。これにより、ＤＦＦ
３２のＱ出力はハイレベルのままである。
【００４２】そして、コンパレータ１１の非反転出力は
ハイレベルなので、ＡＮＤ回路２３はハイレベルをＤＦ
Ｆ３３のセット端子に入力する（ｉ）。これにより、Ｄ
ＦＦ３３のＱ出力はハイレベルとなる（ｊ）。
ハイレベルなので、ＡＮＤ回路２３はハイレベルをＤＦ
Ｆ３３のセット端子に入力する（ｉ）。これにより、Ｄ
ＦＦ３３のＱ出力はハイレベルとなる（ｊ）。
【００４３】さらに、コンパレータ１２の非反転出力は
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時に、クロック端子
にストローブ信号が入力され、Ｄ端子のロウレベルがＱ
出力となり、ロウレベルが出力された状態が継続され
る。
ロウレベルなので、ＡＮＤ回路２４はロウレベルをＤＦ
Ｆ３４のセット端子に入力する。同時に、クロック端子
にストローブ信号が入力され、Ｄ端子のロウレベルがＱ
出力となり、ロウレベルが出力された状態が継続され
る。
【００４４】ウィンドウ区間の途中で、ＤＵＴの出力が
変化し、ハイレベル比較電圧より下がると、コンパレー
タ１１の反転出力はハイレベルを出力し、ＡＮＤ回路２
１はハイレベルを出力し、ＤＦＦ３１のセット端子に入
力する（ｋ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｌ）。同時に、コンパレータ１１の非反
転出力はロウレベルとなり、ＡＮＤ回路２１はロウレベ
ルをＤＦＦ３３セット端子に入力する。しかし、ストロ
ーブ信号の立ち上がりがないので、ＤＦＦ３３のＱ出力
は変化しない。
変化し、ハイレベル比較電圧より下がると、コンパレー
タ１１の反転出力はハイレベルを出力し、ＡＮＤ回路２
１はハイレベルを出力し、ＤＦＦ３１のセット端子に入
力する（ｋ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｌ）。同時に、コンパレータ１１の非反
転出力はロウレベルとなり、ＡＮＤ回路２１はロウレベ
ルをＤＦＦ３３セット端子に入力する。しかし、ストロ
ーブ信号の立ち上がりがないので、ＤＦＦ３３のＱ出力
は変化しない。
【００４５】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｈ，Ｌ，Ｈとなる。図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＨとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＨとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＨとして出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｈ，Ｌ，Ｈとなる。図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＨとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＨとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＨとして出力する。
【００４６】（３）ＤＵＴの出力がハイインピーダン
ス，ロウレベルから、ハイレベル，ハイインピーダン
ス，ロウレベルへ変化する場合 図９は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はハイレベルなので、ＡＮＤ回路２１
はハイレベルをＤＦＦ３１のセット端子に入力する
（ａ）。これにより、ＤＦＦ３１はＱ端子からハイレベ
ルを出力する（ｂ）。
ス，ロウレベルから、ハイレベル，ハイインピーダン
ス，ロウレベルへ変化する場合 図９は図１の装置の動作を示したタイミングチャートで
ある。ストローブ信号がハイレベルになり、コンパレー
タ１１の反転出力はハイレベルなので、ＡＮＤ回路２１
はハイレベルをＤＦＦ３１のセット端子に入力する
（ａ）。これにより、ＤＦＦ３１はＱ端子からハイレベ
ルを出力する（ｂ）。
【００４７】また、コンパレータ１２の反転出力がロウ
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時にクロック端子にスト
ローブ信号が入力されているので、ＤＦＦ３２のＤ端子
のロウレベルがＱ出力として出力される（ｃ）。
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時にクロック端子にスト
ローブ信号が入力されているので、ＤＦＦ３２のＤ端子
のロウレベルがＱ出力として出力される（ｃ）。
【００４８】そして、コンパレータ１１の非反転出力は
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｄ）。
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時にクロック端子に
ストローブ信号が入力されているので、ＤＦＦ３３のＤ
端子のロウレベルがＱ出力として出力される（ｄ）。
【００４９】さらに、コンパレータ１２の非反転出力は
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する。これにより、ＤＦＦ３
４はハイレベルがＱ出力として出力される（ｅ）。
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する。これにより、ＤＦＦ３
４はハイレベルがＱ出力として出力される（ｅ）。
【００５０】ウィンドウ区間の途中で、ＤＵＴの出力が
変化し、ロウレベル比較電圧より上がると、コンパレー
タ１２の反転出力はハイレベルを出力し、ＡＮＤ回路２
１はハイレベルを出力し、ＤＦＦ３１のセット端子に入
力する（ｆ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｇ）。同時に、コンパレータ１２の非反
転出力はロウレベルとなり、ＡＮＤ回路２４がロウレベ
ルとなり、ＤＦＦ３４のセット端子に入力される
（ｈ）。しかし、ストローブ信号の立ち上がりがないの
で、ＤＦＦ３４のＱ出力は変化しない。
変化し、ロウレベル比較電圧より上がると、コンパレー
タ１２の反転出力はハイレベルを出力し、ＡＮＤ回路２
１はハイレベルを出力し、ＤＦＦ３１のセット端子に入
力する（ｆ）。これにより、ＤＦＦ３１のＱ出力はハイ
レベルとなる（ｇ）。同時に、コンパレータ１２の非反
転出力はロウレベルとなり、ＡＮＤ回路２４がロウレベ
ルとなり、ＤＦＦ３４のセット端子に入力される
（ｈ）。しかし、ストローブ信号の立ち上がりがないの
で、ＤＦＦ３４のＱ出力は変化しない。
【００５１】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｈ，Ｈとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＬとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＬとして出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｌ，Ｈ，Ｈとなり、図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＬとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＬとして出力する。
【００５２】次にストローブ信号が再び立ち上がり、Ａ
ＮＤ回路２１は、コンパレータ１１の反転出力がハイレ
ベルなので、ＡＮＤ回路２１はハイレベルをＤＦＦ３１
のセット端子に入力する（ｉ）。これにより、ＤＦＦ３
１はハイレベルをＱ出力としままである。
ＮＤ回路２１は、コンパレータ１１の反転出力がハイレ
ベルなので、ＡＮＤ回路２１はハイレベルをＤＦＦ３１
のセット端子に入力する（ｉ）。これにより、ＤＦＦ３
１はハイレベルをＱ出力としままである。
【００５３】また、コンパレータ１２の反転出力はロウ
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時に、クロック端子にス
トローブ信号が入力され、Ｄ端子のロウレベルがＱ出力
となり、ロウレベルが出力される（ｊ）。
レベルなので、ＡＮＤ回路２２はロウレベルをＤＦＦ３
２のセット端子に入力する。同時に、クロック端子にス
トローブ信号が入力され、Ｄ端子のロウレベルがＱ出力
となり、ロウレベルが出力される（ｊ）。
【００５４】そして、コンパレータ１１の非反転出力は
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時に、クロック端子
にストローブ信号が入力され、Ｄ端子のロウレベルがＱ
出力となり、ロウレベルが出力されたままである。
ロウレベルなので、ＡＮＤ回路２３はロウレベルをＤＦ
Ｆ３３のセット端子に入力する。同時に、クロック端子
にストローブ信号が入力され、Ｄ端子のロウレベルがＱ
出力となり、ロウレベルが出力されたままである。
【００５５】さらに、コンパレータ１２の非反転出力は
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する。これにより、ＤＦＦ３
４はハイレベルがＱ出力として出力され、ハイレベルの
ままである。
ハイレベルなので、ＡＮＤ回路２４はハイレベルをＤＦ
Ｆ３４のセット端子に入力する。これにより、ＤＦＦ３
４はハイレベルがＱ出力として出力され、ハイレベルの
ままである。
【００５６】ウィンドウ区間の途中で、ＤＵＴの出力が
変化し、ロウレベル比較電圧より上がると、コンパレー
タ１２の反転出力はハイレベルを出力し、ＡＮＤ回路２
２はハイレベルを出力し、ＤＦＦ３２のセット端子に入
力する（ｋ）。これにより、ＤＦＦ３２の出力はハイレ
ベルとなる（ｌ）。同時に、コンパレータ１２の非反転
出力はロウレベルとなり、ＡＮＤ回路２４はロウレベル
を、ＤＦＦ３４のセット端子に入力する（ｍ）。しか
し、ストローブ信号の立ち上がりがないので、ＤＦＦ３
４のＱ出力は変化しない。
変化し、ロウレベル比較電圧より上がると、コンパレー
タ１２の反転出力はハイレベルを出力し、ＡＮＤ回路２
２はハイレベルを出力し、ＤＦＦ３２のセット端子に入
力する（ｋ）。これにより、ＤＦＦ３２の出力はハイレ
ベルとなる（ｌ）。同時に、コンパレータ１２の非反転
出力はロウレベルとなり、ＡＮＤ回路２４はロウレベル
を、ＤＦＦ３４のセット端子に入力する（ｍ）。しか
し、ストローブ信号の立ち上がりがないので、ＤＦＦ３
４のＱ出力は変化しない。
【００５７】さらに、ＤＵＴが変化し、ハイレベル比較
電圧より上がると、コンパレータ１１の反転出力はロウ
レベルを出力し、ＡＮＤ回路２１はロウレベルを出力
し、ＤＦＦ３１のセット端子に入力する（ｎ）。しか
し、ストローブ信号の立ち上がりがないので、ＤＦＦ３
１のＱ出力の変化はしない。同時に、コンパレータ１１
の非反転出力がハイレベルとなり、ＡＮＤ回路２３はハ
イレベルを出力し、ＤＦＦ３３のセット端子に入力する
（ｏ）。これにより、ＤＦＦ３３のＱ出力はハイレベル
となる（ｐ）。
電圧より上がると、コンパレータ１１の反転出力はロウ
レベルを出力し、ＡＮＤ回路２１はロウレベルを出力
し、ＤＦＦ３１のセット端子に入力する（ｎ）。しか
し、ストローブ信号の立ち上がりがないので、ＤＦＦ３
１のＱ出力の変化はしない。同時に、コンパレータ１１
の非反転出力がハイレベルとなり、ＡＮＤ回路２３はハ
イレベルを出力し、ＤＦＦ３３のセット端子に入力する
（ｏ）。これにより、ＤＦＦ３３のＱ出力はハイレベル
となる（ｐ）。
【００５８】そして、ストローブ信号の立ち下がりで、
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｈ，Ｈ，Ｈとなる。図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＨとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＨとして出力する。
デジタルコンパレータ４０により、期待値と比較され
る。このとき、ＤＨ，ＤＺＨ，ＤＺＬ，ＤＬは、それぞ
れＨ，Ｈ，Ｈ，Ｈとなる。図６に示される論理表から、
期待値がＨのときはパス／フェイルはフェイル（Ｈ）で
ステータスをＬとして出力する。期待値がＬのときはパ
ス／フェイルはフェイル（Ｈ）でステータスをＨとして
出力する。期待値がＺのときはパス／フェイルはフェイ
ル（Ｈ）でステータスをＨとして出力する。
【００５９】このように、コンパレータ１１，１２のＤ
ＵＴの出力の比較結果に基づいて、ＤＦＦ３１はウィン
ドウ区間でＤＵＴの出力が常にハイレベル比較電圧より
高いかのデータを保持し、ＤＦＦ３２はＤＵＴの出力が
常にロウレベル比較電圧より低いかのデータを保持し、
ＤＦＦ３３はＤＵＴの出力が常にハイレベル比較電圧よ
り低いかのデータを保持し、ＤＦＦ３４はＤＵＴの出力
が常にロウレベル比較電圧より高いかのデータを保持す
る。これらのデータにより、ハイインピーダンスの判定
ができる。さらに、ＨもしくはＺ（ロウレベル以外）な
どの複雑な期待値の判定することができる。また、これ
らのデータを用いて、フェイル時の状態の判定を行うこ
とができる。これにより、不良のＤＵＴの解析を容易に
行うことができる。
ＵＴの出力の比較結果に基づいて、ＤＦＦ３１はウィン
ドウ区間でＤＵＴの出力が常にハイレベル比較電圧より
高いかのデータを保持し、ＤＦＦ３２はＤＵＴの出力が
常にロウレベル比較電圧より低いかのデータを保持し、
ＤＦＦ３３はＤＵＴの出力が常にハイレベル比較電圧よ
り低いかのデータを保持し、ＤＦＦ３４はＤＵＴの出力
が常にロウレベル比較電圧より高いかのデータを保持す
る。これらのデータにより、ハイインピーダンスの判定
ができる。さらに、ＨもしくはＺ（ロウレベル以外）な
どの複雑な期待値の判定することができる。また、これ
らのデータを用いて、フェイル時の状態の判定を行うこ
とができる。これにより、不良のＤＵＴの解析を容易に
行うことができる。
【００６０】なお、本発明はこれに限定されるものでは
なく、デジタルコンパレータによりＤＵＴの判定を行う
構成を示したが、ＤＦＦ３１〜３４が保持するデータを
すべて記憶装置に記憶させておいて後ほど、ＣＰＵ等で
判定や解析する構成でもよい。
なく、デジタルコンパレータによりＤＵＴの判定を行う
構成を示したが、ＤＦＦ３１〜３４が保持するデータを
すべて記憶装置に記憶させておいて後ほど、ＣＰＵ等で
判定や解析する構成でもよい。
【００６１】また、デジタルコンパレータ４０により、
ステータスを１ビットで出力する構成を示したが、多ビ
ットにして、さらに細かい情報を送出する構成でもよ
い。そして、記憶回路３０をＡＮＤ回路２１〜２４とＤ
ＦＦ３１〜３４とで構成された例を示したが、ハイレベ
ル比較電圧より常に高いか低いか、あるいは、ロウレベ
ル比較電圧より常に高いか低いかのデータが記憶される
構成であればよい。
ステータスを１ビットで出力する構成を示したが、多ビ
ットにして、さらに細かい情報を送出する構成でもよ
い。そして、記憶回路３０をＡＮＤ回路２１〜２４とＤ
ＦＦ３１〜３４とで構成された例を示したが、ハイレベ
ル比較電圧より常に高いか低いか、あるいは、ロウレベ
ル比較電圧より常に高いか低いかのデータが記憶される
構成であればよい。
【００６２】さらに、デジタルコンパレータ４０は、ス
トローブ信号を入力し、期待値と比較する構成を示した
が、ストローブ信号の立ち下がりで比較するのではな
く、常に比較した結果を出力する構成でもよい。この場
合、どのタイミングの判定結果を採用するかは後段の装
置が行う。
トローブ信号を入力し、期待値と比較する構成を示した
が、ストローブ信号の立ち下がりで比較するのではな
く、常に比較した結果を出力する構成でもよい。この場
合、どのタイミングの判定結果を採用するかは後段の装
置が行う。
【００６３】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１〜４によれば、コンパレータの被試験対象
の出力の比較結果に基づいて、記憶部あるいは第１から
第４の保持部はウィンドウ区間で被試験対象の出力が常
にハイレベル比較電圧より高いかのデータを記憶し、被
試験対象の出力が常にロウレベル比較電圧より低いかの
データを記憶し、被試験対象の出力が常にハイレベル比
較電圧より低いかのデータを記憶し、被試験対象の出力
が常にロウレベル比較電圧より高いかのデータを記憶す
る。これらのデータにより、ハイインピーダンスの判定
ができる。さらに、ＨもしくはＺ（ロウレベル以外）な
どの複雑な期待値の判定することができる。また、これ
らのデータを用いて、フェイル時の状態の判定を行うこ
とができる。これらにより、不良の被試験対象の解析を
容易に行うことができる。
る。請求項１〜４によれば、コンパレータの被試験対象
の出力の比較結果に基づいて、記憶部あるいは第１から
第４の保持部はウィンドウ区間で被試験対象の出力が常
にハイレベル比較電圧より高いかのデータを記憶し、被
試験対象の出力が常にロウレベル比較電圧より低いかの
データを記憶し、被試験対象の出力が常にハイレベル比
較電圧より低いかのデータを記憶し、被試験対象の出力
が常にロウレベル比較電圧より高いかのデータを記憶す
る。これらのデータにより、ハイインピーダンスの判定
ができる。さらに、ＨもしくはＺ（ロウレベル以外）な
どの複雑な期待値の判定することができる。また、これ
らのデータを用いて、フェイル時の状態の判定を行うこ
とができる。これらにより、不良の被試験対象の解析を
容易に行うことができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置のＤＦＦ３１の出力の真理値表であ
る。
る。
【図３】図１の装置のＤＦＦ３２の出力の真理値表であ
る。
る。
【図４】図１の装置のＤＦＦ３３の出力の真理値表であ
る。
る。
【図５】図１の装置のＤＦＦ３４の出力の真理値表であ
る。
る。
【図６】デジタルコンパレータ４０の論理表である。
【図７】図１の装置の動作を示したタイミングチャート
である。
である。
【図８】図１の装置の動作を示したタイミングチャート
である。
である。
【図９】図１の装置の動作を示したタイミングチャート
である。
である。
【図１０】従来のＩＣテスタの要部構成図である。
【図１１】図１０の装置のタイミングチャートである。
【図１２】図１０の装置のＤＦＦ３１，３２の出力の真
理値表である。
理値表である。
【符号の説明】 １１，１２ コンパレータ ２１〜２４ ＡＮＤ回路 ３１〜３４ ＤＦＦ ３０ 記憶回路 ４０ デジタルコンパレータ
Claims (4)
- 【請求項１】 ウィンドウコンパレートにより被試験対
象の試験を行うＩＣテスタにおいて、 前記被試験対象からの出力とハイレベル比較電圧あるい
はロウレベル比較電圧と比較する２つのコンパレータ
と、 このコンパレータから比較結果を受け取り、ウィンドウ
区間で前記被試験対象の出力が常にハイレベル比較電圧
より高いか、被試験対象の出力が常にロウレベル比較電
圧より低いか、被試験対象の出力が常にハイレベル比較
電圧より低いか、被試験対象の出力が常にロウレベル比
較電圧より高いかのデータを記憶する記憶回路とを有
し、記憶回路のデータにより判定を行うことを特徴とす
るＩＣテスタ。 - 【請求項２】 記憶回路からデータを受け取り、期待値
と比較し、パス／フェイルの判定を行うデジタルコンパ
レータを具備することを特徴とする請求項１記載のＩＣ
テスタ。 - 【請求項３】 デジタルコンパレータは、ステータスデ
ータを生成することを特徴とする請求項２記載のＩＣテ
スタ。 - 【請求項４】 ウィンドウコンパレートにより被試験対
象の試験を行うＩＣテスタにおいて、 前記被試験対象からの出力とハイレベル比較電圧あるい
はロウレベル比較電圧と比較する２つのコンパレータ
と、 このコンパレータから比較結果を受け取り、ウィンドウ
区間で前記被試験対象の出力が常にハイレベル比較電圧
より高いかのデータを保持する第１の保持部と、 前記コンパレータから比較結果を受け取り、ウィンドウ
区間で前記被試験対象の出力が常にロウレベル比較電圧
より低いかのデータを保持する第２の保持部と、 前記コンパレータから比較結果を受け取り、ウィンドウ
区間で前記被試験対象の出力が常にハイレベル比較電圧
より低いかのデータを保持する第３の保持部と、 前記コンパレータから比較結果を受け取り、ウィンドウ
区間で前記被試験対象の出力が常にロウレベル比較電圧
より高いかのデータを保持する第４の保持部とを有し、
第１から第４の保持部のデータにより判定を行うことを
特徴とするＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13495797A JP3465257B2 (ja) | 1997-05-26 | 1997-05-26 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13495797A JP3465257B2 (ja) | 1997-05-26 | 1997-05-26 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10325857A true JPH10325857A (ja) | 1998-12-08 |
| JP3465257B2 JP3465257B2 (ja) | 2003-11-10 |
Family
ID=15140538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13495797A Expired - Lifetime JP3465257B2 (ja) | 1997-05-26 | 1997-05-26 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465257B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002405A (ja) * | 2013-06-14 | 2015-01-05 | スパンション エルエルシー | ノイズ検出回路および受信回路 |
-
1997
- 1997-05-26 JP JP13495797A patent/JP3465257B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002405A (ja) * | 2013-06-14 | 2015-01-05 | スパンション エルエルシー | ノイズ検出回路および受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3465257B2 (ja) | 2003-11-10 |
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