JPH1032602A - Packet data multiplex control system - Google Patents
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- JPH1032602A JPH1032602A JP18604696A JP18604696A JPH1032602A JP H1032602 A JPH1032602 A JP H1032602A JP 18604696 A JP18604696 A JP 18604696A JP 18604696 A JP18604696 A JP 18604696A JP H1032602 A JPH1032602 A JP H1032602A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、パケットデータ多
重化制御方式に関し、特に衛星を用いて行われるデジタ
ルデータ伝送に用いられるパケットデータ多重化制御方
式に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a packet data multiplexing control system, and more particularly to a packet data multiplexing control system used for digital data transmission using a satellite.
【０００２】[0002]
【従来の技術】従来のパケットデータ多重化制御方式
は、図２に示すように、複数のパケット送出装置２１
ａ，２１ｂ，及び２１ｃと、これらパケット送出装置２
１と回線２２との間に接続されるパケット多重化装置２
３とを有している。そして、パケット多重化装置は、優
先選択回路２４と、回線空状態検出回路２５とを有して
いる。2. Description of the Related Art A conventional packet data multiplexing control system employs a plurality of packet transmission devices 21 as shown in FIG.
a, 21b, and 21c, and the packet transmission device 2
Multiplexing device 2 connected between the communication device 1 and the line 22
And 3. The packet multiplexing device has a priority selection circuit 24 and a line empty state detection circuit 25.
【０００３】このパケットデータ多重化制御方式では、
回線空状態検出回路２５が、回線２２の空状態を検出
し、空状態検出信号を優先選択回路２４へ出力する。優
先選択回路２４は、パケットデータ送出装置２１ａ，２
１ｂ，及び２１ｃから送信要求があると、その要求を保
留する。そして、回線空状態検出回路２５から空状態検
出信号が入力されると、送信要求を保留していたパケッ
トデータ送出装置２１に対して外部送信タイミングを与
える。なお、複数のパケットデータ送出装置２１からの
送信要求が保留されている場合は、予め定められた優先
順位に基づき、最も優先順位の高いパケットデータ送出
装置２１に対して外部送信エレメントタイミングを与
え、他のパケットデータ送出装置２１に対しては、外部
送信エレメントタイミングを与えない。In this packet data multiplexing control system,
The line idle state detection circuit 25 detects the idle state of the line 22 and outputs an idle state detection signal to the priority selection circuit 24. The priority selection circuit 24 includes a packet data transmitting device 21a, 2
When there is a transmission request from 1b and 21c, the request is suspended. Then, when an empty state detection signal is input from the line empty state detection circuit 25, an external transmission timing is given to the packet data transmitting apparatus 21 which has held the transmission request. When transmission requests from the plurality of packet data transmission devices 21 are suspended, the external transmission element timing is given to the highest priority packet data transmission device 21 based on a predetermined priority. No external transmission element timing is given to the other packet data transmission devices 21.
【０００４】外部送信エレメントタイミングが与えられ
たパケットデータ送出装置２１は、送信動作を開始す
る。優先選択回路２４は、パケットデータ送出装置２１
から送出されたパケットデータを回線２２へ送信する。
回線空状態検出回路２５は、パケットデータの送信終了
を検出すると、再び、空状態検出信号を優先選択回路２
４へ出力する。以降、上記動作を繰り返す。[0004] The packet data transmission device 21 given the external transmission element timing starts a transmission operation. The priority selection circuit 24 includes the packet data transmission device 21
Is transmitted to the line 22.
When detecting the end of the packet data transmission, the line idle state detection circuit 25 again outputs the idle state detection signal to the priority selection circuit 2.
Output to 4. Thereafter, the above operation is repeated.
【０００５】[0005]
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、優先度の高いパケットデータ送出装置
に常にデータが存在した場合、優先度の低いパケットデ
ータ送出装置からデータの送出が行われなくなることで
ある。A first problem is that, in the prior art, when data always exists in a high-priority packet data transmitting apparatus, data transmission from a low-priority packet data transmitting apparatus is not performed. Is not done.
【０００６】その理由は、回線が空状態になる度に、即
ち、１パケットデータの送信が終了する度に、送信要求
を出しているパケットデータ送出装置の中から優先度の
高いパケットデータ送出装置を選択して、次のパケット
データの送信を行うからである。The reason is that each time a line becomes idle, that is, each time one packet data transmission is completed, a packet data transmission device having a higher priority is selected from among packet data transmission devices issuing transmission requests. Is selected to transmit the next packet data.
【０００７】第２の問題点は、従来の技術において、送
出データが存在しない場合について考慮されていないこ
とである。A second problem is that the prior art does not consider the case where there is no transmission data.
【０００８】その理由は、伝送系多重回線（ＡＴＭ）で
は、特に問題とならないが、衛星系では、回線の伝送レ
ートが、任意のレートに固定されているので、送出デー
タがない場合であっても無効データ（ダミーデータ）を
パケット化して送出する必要があるからである。[0008] The reason for this is that there is no particular problem in a transmission system multiplex line (ATM), but in a satellite system, the transmission rate of the line is fixed to an arbitrary rate, so that there is no transmission data. This is because invalid data (dummy data) must be packetized and transmitted.
【０００９】本発明は、優先順位の高いパケットデータ
送出装置による回線の占有を防止するとともに、伝送効
率を向上させ、衛星系データ伝送に使用できるパケット
データ多重化制御方式を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a packet data multiplexing control system which can prevent the occupation of a line by a high priority packet data transmitting device, improve transmission efficiency, and can be used for satellite data transmission. I do.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、入力さ
れるディジタルデータをパケット化し、送信要求信号を
出力する複数のパケットデータ送出回路（図１の１１）
と、該複数のパケットデータ送出回路にそれぞれ接続さ
れ、前記送信要求信号をそれぞれ保持する複数の読み出
しレディ信号入力回路（図１の１２）と、該複数の読み
出しレディ信号入力回路に対して、前記送信要求信号を
一時に出力させるためのラッチ信号を出力する１パケッ
トデータカウンタ回路（図１の１３）と、前記複数の読
み出しレディ信号入力回路から一時に出力された前記送
信要求信号に応答し、前記複数のパケットデータ送出回
路に対して、所定の順序でパケット化されたデータの出
力を指示する選択制御回路（図１の１５）と、前記複数
のパケットデータ送出回路が前記指示に応じて出力した
前記パケット化されたデータを多重化して出力するデー
タ多重化回路（図１の１６）とを備えたことを特徴とす
るパケットデータ多重化制御方式が得られる。According to the present invention, a plurality of packet data transmitting circuits for packetizing input digital data and outputting a transmission request signal (11 in FIG. 1).
A plurality of read ready signal input circuits (12 in FIG. 1) respectively connected to the plurality of packet data transmission circuits and holding the transmission request signals, and A one-packet data counter circuit (13 in FIG. 1) for outputting a latch signal for temporarily outputting a transmission request signal, and responding to the transmission request signal output from the plurality of read ready signal input circuits at one time, A selection control circuit (15 in FIG. 1) for instructing the plurality of packet data transmission circuits to output packetized data in a predetermined order; and outputting the plurality of packet data transmission circuits in response to the instruction. And a data multiplexing circuit (16 in FIG. 1) for multiplexing and outputting the packetized data. Redundant control system is obtained.
【００１１】ここで、前記複数のパケットデータ送出回
路は、それぞれ、前記選択制御回路からの前記指示を受
けた場合に、前記パケット化されたデータを１つだけ送
出するようにすることができる。Here, each of the plurality of packet data transmitting circuits may transmit only one of the packetized data when receiving the instruction from the selection control circuit.
【００１２】また、前記選択制御回路が、前記複数のパ
ケットデータ送出回路から前記複数の読み出しレディ信
号入力回路への前記送信要求信号の入力を、前記複数の
パケットデータ送出回路に対する前記指示を行っていな
い期間に制限するようにすることができる。Further, the selection control circuit instructs the plurality of packet data transmission circuits to input the transmission request signal from the plurality of packet data transmission circuits to the plurality of read ready signal input circuits. You can try to limit it to no period.
【００１３】さらに、前記データ多重化回路へ無効デー
タを出力することが可能な空パケット送出回路（図１の
１４）を設け、前記ラッチ信号に応じて前記複数の読み
出しレディ信号入力回路から前記送信要求信号が出力さ
れるタイミングで、前記選択制御回路へ当該送信要求信
号の入力がなかった場合に、前記選択制御回路が、前記
空パケット送出回路に対して、前記無効データの出力を
指示するようにすることもできる。Further, an empty packet sending circuit (14 in FIG. 1) capable of outputting invalid data to the data multiplexing circuit is provided, and the transmission from the plurality of read ready signal input circuits is performed in response to the latch signal. At the timing when the request signal is output, if the transmission request signal is not input to the selection control circuit, the selection control circuit instructs the empty packet transmission circuit to output the invalid data. You can also
【００１４】[0014]
【作用】１パケットデータカウンタは、読み出しレディ
信号入力回路に入力された送信要求信号を所定のタイミ
ングで一度に出力させる。選択制御回路は、読み出しレ
ディ信号入力回路から送信要求信号が入力されると、そ
の送信要求信号に対応するパケットデータ送出回路に対
して１つづつ順番に出力要求信号を出力する。その後、
選択制御回路は、パケットデータ送出回路から読み出し
レディ信号入力回路への送信要求信号の入力を許可す
る。選択制御回路は、読み出しレディ信号入力回路から
送信要求信号が入力されない場合は、空パケットデータ
送出回路に対して無効データの送出を指示する。The one-packet data counter outputs the transmission request signal input to the read ready signal input circuit at a predetermined timing at a time. When the transmission request signal is input from the read ready signal input circuit, the selection control circuit outputs the output request signals one by one to the packet data transmission circuit corresponding to the transmission request signal. afterwards,
The selection control circuit permits input of a transmission request signal from the packet data transmission circuit to the read ready signal input circuit. When the transmission request signal is not input from the read ready signal input circuit, the selection control circuit instructs the empty packet data transmission circuit to transmit invalid data.
【００１５】[0015]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００１６】図１に本発明の一実施の形態を示す。この
パケットデータ多重化制御方式は、複数のパケットデー
タ送出回路１１ａ，１１ｂ，及び１１ｃと、これらパケ
ットデータ送出回路１１ａ，１１ｂ，及び１１ｃにそれ
ぞれ対応する読み出しレディ信号入力回路１２ａ，１２
ｂ，及び１２ｃと、１パケットデータカウンタ回路１３
と、空パケットデータ送出回路１４と、選択制御回路１
５と、データ多重化回路１６とを有している。FIG. 1 shows an embodiment of the present invention. This packet data multiplexing control system comprises a plurality of packet data transmission circuits 11a, 11b, and 11c and read ready signal input circuits 12a, 12c corresponding to the packet data transmission circuits 11a, 11b, and 11c, respectively.
b, 12c, and one packet data counter circuit 13
, Empty packet data transmission circuit 14 and selection control circuit 1
5 and a data multiplexing circuit 16.
【００１７】パケットデータ送出回路１１ａ，１１ｂ，
及び１１ｃは、それぞれに入力された映像、音声等のデ
ィジタルデータをパケット化する。そして、パケット化
されたデータがｎ個以上になると、読み出しレディ信号
入力回路１２ａ，１２ｂ，及び１２ｃへ、それぞれ送信
要求信号１００ａ，１００ｂ，１００ｃを出力する。換
言すると、パケットデータ送出回路１１ａ，１１ｂ，及
び１１ｃは、１パケット分（パケット長＝ｎ）のデータ
がたまると、それぞれ送信要求信号１００ａ，１００
ｂ，１００ｃを出力する。なお、ｎは、ＭＰＥＧ２トラ
ンスポートストリームの場合、１８８バイトである。そ
の後、各パケットデータ送出回路１１ａ，１１ｂ，及び
１１ｃは、選択制御回路１５から出力要求信号１１０
ａ，１１０ｂ，１１０ｃが、それぞれ入力されると、１
つだけパケットデータ１２０ａ，１２０ｂ，１２０ｃを
送出する。The packet data transmission circuits 11a, 11b,
And 11c packetize digital data such as video and audio input to each. When the number of packetized data becomes n or more, the transmission request signals 100a, 100b, and 100c are output to the read ready signal input circuits 12a, 12b, and 12c, respectively. In other words, when the data of one packet (packet length = n) is accumulated, the packet data transmission circuits 11a, 11b, and 11c transmit the transmission request signals 100a, 100
b and 100c are output. Note that n is 188 bytes in the case of an MPEG2 transport stream. Thereafter, each of the packet data transmission circuits 11a, 11b, and 11c sends an output request signal 110 from the selection control circuit 15.
When a, 110b, and 110c are input, respectively, 1
Only one packet data 120a, 120b, 120c is transmitted.
【００１８】読み出しレディ信号入力回路１２ａ，１２
ｂ，及び１２ｃは、選択制御回路１５からゲート信号１
３０が与えられているとき、パケットデータ送出回路１
１ａ，１１ｂ，及び１１ｃからの送信要求信号１００
ａ，１００ｂ，１００ｃを受け付ける。そして、１パケ
ットデータカウンタ回路１３からのラッチ信号１４０に
応答して、送信要求信号１００ａ，１００ｂ，１００ｃ
をラッチし、選択制御回路１５に対して、送信要求信号
１００ａ´，１００ｂ´，１００ｃ´を出力する。Read ready signal input circuits 12a, 12
b and 12c are the gate signals 1 from the selection control circuit 15.
30 is given, the packet data transmission circuit 1
Transmission request signals 100 from 1a, 11b, and 11c
a, 100b and 100c are accepted. Then, in response to the latch signal 140 from the one packet data counter circuit 13, the transmission request signals 100a, 100b, 100c
And outputs the transmission request signals 100a ', 100b', and 100c 'to the selection control circuit 15.
【００１９】１パケットデータカウンタ回路１３は、ｎ
（０、１、…、ｎ−１）をカウントするカウンタであっ
て、パケットの先頭を示す（カウント値＝ｎ−１のとき
に出力される）ラッチ信号１４０を、読み出しレディ信
号入力回路１２ａ，１２ｂ，及び１２ｃへ出力するとと
もに、カウント値１５０を選択制御回路１５へ出力す
る。The one packet data counter circuit 13 has n
(0, 1,..., N−1), and outputs a latch signal 140 indicating the beginning of the packet (output when the count value = n−1) to the read ready signal input circuit 12a, The count value 150 is output to the selection control circuit 15 while being output to 12b and 12c.
【００２０】空パケットデータ送出回路１４は、選択制
御回路１５からの出力要求信号１６０に応答して、無効
データ（ダミーデータ）１７０を１パケット分だけ、デ
ータ多重回路１６に対して送出する。The empty packet data transmitting circuit 14 transmits invalid data (dummy data) 170 for one packet to the data multiplexing circuit 16 in response to the output request signal 160 from the selection control circuit 15.
【００２１】選択制御回路１５は、送信要求信号１００
ａ´，１００ｂ´，１００ｃ´が入力されると、対応す
るパケットデータ送出回路１１ａ，１１ｂ，及び１１ｃ
に対し、カウンタ値１５０に応じて、出力要求信号１１
０ａ，１１０ｂ，１１０ｃを出力する。その後、送信要
求信号１００ａ´，１００ｂ´，１００ｃ´が、全く入
力されておらず、カウント値１５０がｎ−２になったと
きに、ゲート信号１３０を読み出しレディ信号入力回路
１２ａ，１２ｂ，及び１２ｃへ出力する。また、送信要
求信号１００ａ´，１００ｂ´，１００ｃ´が入力され
ていない場合は、空パケットデータ送出回路へ出力要求
信号１６０を出力する。The selection control circuit 15 transmits a transmission request signal 100
When a ', 100b', and 100c 'are input, the corresponding packet data transmission circuits 11a, 11b, and 11c
In response to the counter value 150, the output request signal 11
0a, 110b, and 110c are output. Thereafter, when the transmission request signals 100a ', 100b', and 100c 'are not input at all and the count value 150 becomes n-2, the gate signal 130 is read out and the ready signal input circuits 12a, 12b, and 12c are read. Output to When the transmission request signals 100a ', 100b', and 100c 'have not been input, the output request signal 160 is output to the empty packet data transmission circuit.
【００２２】データ多重化回路１６は、パケットデータ
送出回路１１ａ，１１ｂ，及び１１ｃ、及び空パケット
データ送出回路１４から送信されてきたパケットデータ
を多重化して回線へ送出する。The data multiplexing circuit 16 multiplexes the packet data transmitted from the packet data transmitting circuits 11a, 11b and 11c and the empty packet data transmitting circuit 14 and transmits the multiplexed data to the line.
【００２３】次に、このパケットデータ多重化制御方式
の動作について詳細に説明する。まず、チャネルＣＨ１
〜ＣＨ３の映像、音声等のデータは、パケット送出回路
１１ａ，１１ｂ，及び１１ｃに、それぞれ入力される。
パケット送出回路１１ａ，１１ｂ，及び１１ｃは、入力
されたデータをパケット化し、順次保持する。ここで
は、パケット長は、ｎ（バイト）であるとする。各パケ
ット送出回路１１ａ，１１ｂ，及び１１ｃは、パケット
データがｎ個以上（１パケット分以上）になると送信要
求信号１００ａ，１００ｂ，１１０ｃを、それぞれに接
続された読み出しレディ信号入力回路１２ａ，１２ｂ，
及び１２ｃへ出力する。Next, the operation of the packet data multiplexing control method will be described in detail. First, channel CH1
Data such as video and audio of CH3 are input to the packet transmission circuits 11a, 11b, and 11c, respectively.
The packet transmission circuits 11a, 11b, and 11c packetize the input data and sequentially hold the data. Here, it is assumed that the packet length is n (bytes). Each of the packet sending circuits 11a, 11b, and 11c sends the transmission request signals 100a, 100b, and 110c to the read ready signal input circuits 12a, 12b, and 12c connected thereto when the number of packet data becomes n or more (one packet or more).
And 12c.
【００２４】読み出しレディ信号入力回路１２ａ，１２
ｂ，及び１２ｃは、選択制御回路１５からのゲート信号
１３０が入力されている場合にのみ、パケット送出回路
１１ａ，１１ｂ，及び１１ｃからの送信要求信号１００
ａ，１００ｂ，１１０ｃを受け付け、１パケットデータ
カウンタ１３からのラッチ信号により、これら送信要求
信号をラッチして、選択制御回路１５へ出力する。Read ready signal input circuits 12a, 12
b and 12c are the transmission request signals 100 from the packet transmission circuits 11a, 11b and 11c only when the gate signal 130 from the selection control circuit 15 is input.
a, 100b, and 110c are received, and these transmission request signals are latched by a latch signal from the one-packet data counter 13 and output to the selection control circuit 15.
【００２５】選択制御回路１５は、送信要求信号１００
ａ´，１００ｂ´，１００ｃ´が入力されると、ゲート
信号１３０の出力を停止する。また、これらの送信要求
信号を送出したパケットデータ送出回路１１ａ，１１
ｂ，１１ｃに対して、パケットデータの出力を要求する
出力要求信号１１０ａ，１１０ｂ，１１０ｃを出力す
る。この出力要求信号の出力は、１パケットデータカウ
ンタ回路１３からのカウント値１５０（カウンタ値＝
０）に応答して行われる。ここで、複数のパケットデー
タ送出回路１１ａ，１１ｂ，１１ｃから送信要求信号が
あった場合には、それらのパケットデータ送出回路１１
に対して、順番に１つづつカウンタ値１５０（カウンタ
値＝０）のタイミングで行われる。例えば、（１００ａ
´，１００ｂ´，１００ｃ´）＝（１，０，１）の場合
は、最初のカウンタ値＝０に応答して、パケットデータ
送出回路１１ａに対する出力要求信号１１０ａが出力さ
れ、次のカウンタ値＝０に応答して、パケットデータ送
出回路１１ｃに対する出力要求信号１１０ｃが出力され
る。The selection control circuit 15 transmits the transmission request signal 100
When a ', 100b', and 100c 'are input, the output of the gate signal 130 is stopped. The packet data transmitting circuits 11a, 11a transmitting these transmission request signals
Output request signals 110a, 110b and 110c for requesting output of packet data are output to b and 11c. The output of this output request signal corresponds to the count value 150 (counter value =
0). Here, when there are transmission request signals from a plurality of packet data transmission circuits 11a, 11b, 11c, those packet data transmission circuits 11a, 11b, 11c
Are sequentially performed one by one at the timing of the counter value 150 (counter value = 0). For example, (100a
', 100b', 100c ') = (1, 0, 1), the output request signal 110a to the packet data transmission circuit 11a is output in response to the first counter value = 0, and the next counter value = In response to 0, an output request signal 110c to the packet data transmission circuit 11c is output.
【００２６】各パケットデータ送出回路は１１ａ，１１
ｂ，１１ｃ、出力要求信号１１０ａ，１１０ｂ，１１０
ｃが与えられると、パケットデータを１つだけデータ多
重回路１６へ出力する。上記のように、出力要求信号１
１０ａ，１１０ｂ，１１０ｃは、パケットデータ送出回
路１１ａ，１１ｂ，１１ｃに対して順番与えられるの
で、パケットデータの出力も１つづつ行われることにな
る。例えば、上記例では、パケットデータ送出回路１１
ａから１パケットデータが送出され、その後、パケット
データ送出回路１１ｃから１パケットデータが送出され
る。Each of the packet data transmission circuits 11a, 11
b, 11c, output request signals 110a, 110b, 110
When c is given, only one packet data is output to the data multiplexing circuit 16. As described above, the output request signal 1
Since the packets 10a, 110b, and 110c are sequentially given to the packet data transmission circuits 11a, 11b, and 11c, the packet data is output one by one. For example, in the above example, the packet data transmission circuit 11
One packet data is transmitted from a, and then one packet data is transmitted from the packet data transmission circuit 11c.
【００２７】選択制御回路１５は、出力要求信号１１０
ａ，１１０ｂ，１１０ｃの出力を終え、送信要求信号の
入力がなければ、カウンタ値＝ｎ−２のタイミングで、
ゲート信号１３０を、再び読み出しレディ信号入力回路
１２ａ，１２ｂ，１２ｃへ出力する。これにより、パケ
ットデータ送出回路１１ａ，１１ｂ，１１ｃからの新た
な送信要求信号１００ａ，１００ｂ，１００ｃが入力さ
れる。The selection control circuit 15 outputs the output request signal 110
a, 110b, and 110c are finished, and if there is no input of the transmission request signal, at the timing of the counter value = n-2,
Gate signal 130 is again output to read ready signal input circuits 12a, 12b, and 12c. As a result, new transmission request signals 100a, 100b, 100c are input from the packet data transmission circuits 11a, 11b, 11c.
【００２８】また、選択制御回路１５は、ゲート信号１
３０を出力したあと、送信要求信号１００ａ´，１００
ｂ´，１００ｃ´が入力されない場合には、空パケット
データ送出回路に対して、出力要求信号１６０を出力す
る。この出力要求信号１６０の出力は、読み出しレディ
信号入力回路１２ａ，１２ｂ，１２ｃから、送信要求信
号１００ａ´，１００ｂ´，１００ｃ´が入力されるま
で、カウンタ値１５０に基づくタイミングで繰り返され
る。The selection control circuit 15 outputs the gate signal 1
30 after the transmission request signal 100a ', 100
When b 'and 100c' are not input, the output request signal 160 is output to the empty packet data transmission circuit. The output of the output request signal 160 is repeated at a timing based on the counter value 150 until the transmission request signals 100a ', 100b', 100c 'are input from the read ready signal input circuits 12a, 12b, 12c.
【００２９】空パケットデータ送出回路１４は、出力要
求信号１６０に応答して、１パケットデータに相当する
無効データ（ダミーデータ）１７０をデータ多重回路１
６へ出力する。The empty packet data sending circuit 14 responds to the output request signal 160 by sending invalid data (dummy data) 170 corresponding to one packet data to the data multiplexing circuit 1.
Output to 6.
【００３０】データ多重回路１６は、パケットデータ送
出回路１１ａ，１１ｂ，１１ｃ、及び空パケットデータ
送出回路１４から順次送られてくるパケットデータを多
重化して多重送出データとして回線に送出する。The data multiplexing circuit 16 multiplexes the packet data sequentially transmitted from the packet data transmitting circuits 11a, 11b, 11c and the empty packet data transmitting circuit 14, and transmits the multiplexed data to the line as multiplexed data.
【００３１】上述したように、このパケットデータ多重
化制御方式では、送信要求信号を出力しているパケット
データ送出回路１１ａ，１１ｂ，１１ｃの全てに対し
て、パケットデータの送信を認めるようにしたので、い
ずれかのパケットデータ送出回路が、回線を占有すると
いう事態を避けることができる。As described above, in this packet data multiplexing control method, the transmission of packet data is permitted to all of the packet data transmission circuits 11a, 11b and 11c that output the transmission request signal. Thus, it is possible to avoid a situation in which one of the packet data transmission circuits occupies the line.
【００３２】また、パケットデータ送出回路１１ａ，１
１ｂ，１１ｃから送信要求信号が出力されていない場合
には、空パケットデータ送出回路１４からの無効データ
を送出するようにしたことで、空データ領域のない多重
送出データを得ることができる。The packet data transmitting circuits 11a, 1
When the transmission request signal is not output from 1b and 11c, the multiplex transmission data without the empty data area can be obtained by transmitting the invalid data from the empty packet data transmission circuit 14.
【００３３】[0033]
【発明の効果】本発明によれば、所定のタイミングで、
複数のパケットデータ送出回路から送信要求信号を一度
に取り込み、各パケットデータ送出回路からパケットデ
ータを出力させるようにしたことで、いずれかのパケッ
トデータ送出回路によって、回線を占有されてしますこ
とを防止することができる。According to the present invention, at a predetermined timing,
The transmission request signal is fetched from multiple packet data transmission circuits at once, and the packet data is output from each packet data transmission circuit, so that any one of the packet data transmission circuits occupies the line. Can be prevented.
【００３４】また、いずれのパケットデータ送出回路か
らも送信要求信号が出力されていない場合には、空パケ
ットデータ送出回路から無効データを出力させるように
したことで、空データ領域のない多重送出データを得る
ことができ、衛星を利用する伝送システムに適用するで
きる。When the transmission request signal is not output from any of the packet data transmission circuits, invalid data is output from the empty packet data transmission circuit, so that the multiplex transmission data having no empty data area is output. And can be applied to a transmission system using a satellite.
【図１】本発明の一実施の形態を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】従来のパケットデータ多重化制御方式の一例を
示すブロック図である。FIG. 2 is a block diagram showing an example of a conventional packet data multiplexing control method.
１１ａ，１１ｂ，１１ｃ パケットデータ送出回路 １２ａ，１２ｂ，１２ｃ 読み出しレディ信号入力
回路 １３ １パケットデータカウンタ回路 １４ 空パケットデータ送出回路 １５ 選択制御回路 １６ データ多重化回路 １００ａ，１００ｂ，１００ｃ 送信要求信号 １１０ａ，１１０ｂ，１１０ｃ 出力要求信号 １２０ａ，１２０ｂ，１２０ｃ パケットデータ １３０ ゲート信号 １４０ ラッチ信号 １５０ カウンタ値 １６０ 出力要求信号 １７０ 無効データ（ダミーデータ） ２１ａ，２１ｂ，２１ｃ パケットデータ送出装置 ２２ 回線 ２３ パケット多重化装置 ２４ 優先選択回路 ２５ 回線空状態検出回路11a, 11b, 11c Packet data transmission circuit 12a, 12b, 12c Read ready signal input circuit 13 1 packet data counter circuit 14 Empty packet data transmission circuit 15 Selection control circuit 16 Data multiplexing circuit 100a, 100b, 100c Transmission request signal 110a, 110b, 110c Output request signal 120a, 120b, 120c Packet data 130 Gate signal 140 Latch signal 150 Counter value 160 Output request signal 170 Invalid data (dummy data) 21a, 21b, 21c Packet data transmission device 22 Line 23 Packet multiplexer 24 Priority selection circuit 25 Line empty state detection circuit
Claims (4)
化し、送信要求信号を出力する複数のパケットデータ送
出回路と、該複数のパケットデータ送出回路にそれぞれ
接続され、前記送信要求信号をそれぞれ保持する複数の
読み出しレディ信号入力回路と、該複数の読み出しレデ
ィ信号入力回路に対して、前記送信要求信号を一時に出
力させるためのラッチ信号を出力する１パケットデータ
カウンタ回路と、前記複数の読み出しレディ信号入力回
路から一時に出力された前記送信要求信号に応答し、前
記複数のパケットデータ送出回路に対して、所定の順序
でパケット化されたデータの出力を指示する選択制御回
路と、前記複数のパケットデータ送出回路が前記指示に
応じて出力した前記パケット化されたデータを多重化し
て出力するデータ多重化回路とを備えたことを特徴とす
るパケットデータ多重化制御方式。1. A plurality of packet data transmission circuits for packetizing input digital data and outputting a transmission request signal, and a plurality of packet data transmission circuits respectively connected to the plurality of packet data transmission circuits and holding the transmission request signals. A read ready signal input circuit, a one-packet data counter circuit for outputting a latch signal for temporarily outputting the transmission request signal to the plurality of read ready signal input circuits, and the plurality of read ready signal input circuits A selection control circuit that responds to the transmission request signal output at a time, and instructs the plurality of packet data transmission circuits to output packetized data in a predetermined order; and the plurality of packet data transmission circuits. A circuit for multiplexing and outputting the packetized data output by the circuit in response to the instruction; A packet data multiplexing control method comprising a multiplexing circuit.
れぞれ、前記選択制御回路からの前記指示を受けた場合
に、前記パケット化されたデータを１つだけ送出するこ
とを特徴とする請求項１のパケットデータ多重化制御方
式。2. The apparatus according to claim 1, wherein each of the plurality of packet data transmitting circuits transmits only one of the packetized data when receiving the instruction from the selection control circuit. Packet data multiplexing control method.
トデータ送出回路から前記複数の読み出しレディ信号入
力回路への前記送信要求信号の入力を、前記複数のパケ
ットデータ送出回路に対する前記指示を行っていない期
間に制限するようにしたことを特徴とする請求項１また
は２のパケットデータ多重化制御方式。3. The selection control circuit instructs the plurality of packet data transmission circuits to input the transmission request signal from the plurality of packet data transmission circuits to the plurality of read ready signal input circuits. 3. The packet data multiplexing control method according to claim 1, wherein the packet data is limited to a non-existent period.
力することが可能な空パケット送出回路を設け、前記ラ
ッチ信号に応じて前記複数の読み出しレディ信号入力回
路から前記送信要求信号が出力されるタイミングで、前
記選択制御回路へ当該送信要求信号の入力がなかった場
合に、前記選択制御回路が、前記空パケット送出回路に
対して、前記無効データの出力を指示するようにしたこ
とを特徴とする請求項１、２、または３のパケットデー
タ多重化制御方式。4. An empty packet transmitting circuit capable of outputting invalid data to the data multiplexing circuit, wherein the transmission request signal is output from the plurality of read ready signal input circuits in response to the latch signal. At a timing, when the transmission control signal is not input to the selection control circuit, the selection control circuit instructs the empty packet transmission circuit to output the invalid data. 4. The packet data multiplexing control method according to claim 1, 2 or 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604696A JPH1032602A (en) | 1996-07-16 | 1996-07-16 | Packet data multiplex control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604696A JPH1032602A (en) | 1996-07-16 | 1996-07-16 | Packet data multiplex control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032602A true JPH1032602A (en) | 1998-02-03 |
Family
ID=16181459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18604696A Pending JPH1032602A (en) | 1996-07-16 | 1996-07-16 | Packet data multiplex control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032602A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018191140A (en) * | 2017-05-03 | 2018-11-29 | 哲廣 田中 | Piezoelectric vibration device, bone conduction earphone, and manufacturing method of piezoelectric vibration device |
| JP2022179965A (en) * | 2021-05-24 | 2022-12-06 | 株式会社デンソーテン | panel speaker |
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| JPH0993267A (en) * | 1995-09-27 | 1997-04-04 | Matsushita Electric Ind Co Ltd | Cell multiplexing circuit and multiplexing method |
-
1996
- 1996-07-16 JP JP18604696A patent/JPH1032602A/en active Pending
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