JPH10326187A - デジタルシグナルプロセッサおよび集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 製作上の困難性を伴うインストラクションＲ
ＯＭの動作速度の向上に拘泥することなく、デジタルシ
グナルプロセッサ自体としての全体的な動作速度を実質
的に向上させる。 【解決手段】 実行回数削減の対象であるソースプログ
ラムを構成するインストラクションコードの、例えば
“ＡＤＤ”＝“１００”と“ＳＢＡ”＝“１０１”があ
るときに、“ＡＤＤ”＝“１００”のビット反転によ
り、“ＳＢＳ”＝“０１１”を作ることにより、実行回
数を削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インストラクショ
ン（命令）コードで内部の制御を行うデジタルシグナル
プロセッサ（ＤＳＰ）、あるいは、同様にインストラク
ションコードで内部の制御を行うマイクロコンピュータ
を含む集積回路（特にＬＳＩ）に関するものである。

【０００２】

【従来の技術】インストラクションコードで内部の制御
を行う従来のデジタルシグナルプロセッサにおいては、
１つのインストラクションコードで１つの動作を行うよ
うに構成されていた。なお、従来の技術に係るデジタル
シグナルプロセッサの詳細については、説明の都合上、
「発明の実施の形態」の（実施の形態１）において説明
することとする。

【０００３】

【発明が解決しようとする課題】デジタルシグナルプロ
セッサの動作速度を上げようとすると、内蔵されている
インストラクションＲＯＭ自体の動作速度を上げる必要
がある。基本的にＬＳＩの動作速度を上げるためには、
電圧を上げて電流を多く流すようにすることが一般的で
あり、そのためには電流の通路であるパターンの抵抗値
を下げる必要がある。これを簡単に実現する対策として
パターンを広くすることが通常であり、そうするとイン
ストラクションＲＯＭを構成するＬＳＩチップの面積が
必然的に大きくなってしまう。そしてこれが消費電力の
増加につながる。しかも、インストラクションＲＯＭの
動作速度はＬＳＩ内部のゲートに比べて数十分の一の動
作速度しかなく、動作速度を上げることは容易ではな
い。

【０００４】本発明は、このような事情に鑑みて創案さ
れたものであって、製作上の困難性を伴うインストラク
ションＲＯＭの動作速度の向上に拘泥することなく、デ
ジタルシグナルプロセッサあるいは集積回路自体として
の全体的な動作速度を実質的に向上させることを目的と
している。

【０００５】

【課題を解決するための手段】本発明に係るデジタルシ
グナルプロセッサは、インストラクションＲＯＭから出
力されるインストラクションコードの一部または全部を
ビット反転する等なんらかの方式で加工することによ
り、１つのインストラクションコードから複数のコード
を作り、これらのインストラクションコードにより内部
の複数の回路を制御するように構成したもので、インス
トラクションＲＯＭの動作速度を上げるといった困難性
に拘泥することなく、デジタルシグナルプロセッサ自体
としての全体的な動作速度を実質的に向上させることが
できる。特に、Ｎ進カウンタを用いて制御する場合に
は、見かけ上の速度をＮ倍にすることができる。

【０００６】また、ビット反転するか否かを決定する制
御コードを持たせたり、Ｎ進カウントのカウント値の有
効性を決定する制御コードを持たせることにより、必要
な部分に対してのみ前記の加工を行うようにし、動作速
度を上げることに伴う必要以上の消費電力の増加を防ぐ
ことができる。

【０００７】

【発明の実施の形態】以下、本発明に係るデジタルシグ
ナルプロセッサの具体的な実施の形態について、図面に
基づいて詳細に説明する。

【０００８】〔デジタルシグナルプロセッサの一般的構
成〕図１はデジタルシグナルプロセッサの主要部の構成
を示すブロック図である。図１において、１はインスト
ラクションＲＯＭ２のアドレスを指定するためのＲＯＭ
アドレスカウンタ、２はインストラクション（命令）コ
ードが格納されているインストラクションＲＯＭ（内蔵
ＲＯＭ）、３はインストラクションＲＯＭ２から出力さ
れたインストラクションコードを、本発明の方式に従っ
て変換するＲＯＭデータ変換器、４は符号５から１６ま
でのブロックに対してＲＯＭデータ変換器３によるコン
トロール信号を出力するシステムコントローラ、５はデ
ータの一時待機用のテンポラリーレジスタ、６は計算等
に使用する定数を格納しているテーブルＲＯＭ（内蔵Ｒ
ＯＭ）、７はデータ格納用のＲＡＭ（内蔵ＲＡＭ）、８
は乗算器（マルチプライヤ）、９は加減算・論理演算な
どを行うＡＬＵ（論理演算ユニット）、１０（ＡＣＣ
０），１１（ＡＣＣ１）はＡＬＵ９からの出力を待避す
る第１および第２の待避レジスタ（アキュムレータ）、
１２は計算結果などのデータが転送されるデータバス、
１３は条件ジャンプ用の第１のカウントレジスタ（０）
で、値が設定されると、判定条件（ＪＣ０またはＪＮＣ
０）が実行されるたびに１ずつカウントダウンされる。
１４は同様の条件ジャンプ用の第２のカウントレジスタ
（１）で、値が設定されると、判定条件（ＪＣ１または
ＪＮＣ１）が実行されるたびに１ずつカウントダウンさ
れる。１５はＲＡＭ７に対するアドレス指定用のＲＡＭ
アドレスカウンタで、インクリメントビット“Ｒa co”
に“１”が設定されると１ずつカウントアップし、カウ
ンタの値をＲＡＭ７のアドレスとして出力する。１６は
テーブルＲＯＭ６に対するアドレス指定用のＲＯＭアド
レスカウンタで、インクリメントビット“Ｒo co”に
“１”が設定されると１ずつカウントアップし、カウン
タの値をテーブルＲＯＭ６のアドレスとして出力する。

【０００９】（従来技術の説明）図２の（ａ）はインス
トラクションＲＯＭ２に格納されているインストラクシ
ョンコードをアセンブラに基づいて呼び出すための変換
コードの構造を示し、図２の（ｂ）は変換コードの各構
成要素の具体的内容を示す。この図２に示すものは従来
の技術に係るものである。インストラクションコード
は、０〜１４の１５ビットの構成をとる。

【００１０】図２（ａ）の１４ビット目の“乗算”は図
１の乗算器８に対するもので、図２（ｂ）に示すよう
に、 未動作：動作しない 動作：入力された値どうしの乗算を行う となっている。

【００１１】図２（ａ）の１１〜１３ビット目の３ビッ
トからなる“Ｃontrol”はデジタルシグナルプロセッサ
全体の制御を行うもので、図２（ｂ）に示すように、 ＮＯＰ：何も行わない ＪＭＰ：“Ａddress”の欄に指定された値のアドレスに
インストラクションＲＯＭ２のアドレスを変更する ＣＡＬＬ：“Ａddress”の欄に指定された値のアドレス
にインストラクションＲＯＭ２のアドレスを変更する ＲＴＮ：ＣＡＬＬが実行される前のアドレスの次のアド
レスにインストラクションＲＯＭ２のアドレスを変更す
る ＭＶＩ：“Ｉmmediate”の欄に指定された値を“ＤＢＵ
Ｓ dst”に示された回路にデータバス１２を通して転送
する ＭＯＶ：“ＤＢＵＳ src”に示された回路より“ＤＢＵ
Ｓ dst”に示された回路にデータバス１２を通して値を
転送する ＡＬＵ：“Ａlu ＯＰ”に示された動作を行う となっている。

【００１２】図２（ａ）で“ＪＭＰ Ｃondition”のと
き、０〜７の８ビットは“Ａddress”を示し、“ＤＢＵ
Ｓ dst”のとき、０〜７の８ビットは“Ｉmmediate”
（即値）を示す。

【００１３】図２（ａ）の８〜１０ビット目の３ビット
からなる“ＪＭＰ Ｃondition”は、図２（ｂ）に示す
ように次のような処理を行う。

【００１４】Ｃ０：第１のカウントレジスタ（０）１３
のカウント値が“００ｈ”（「ｈ」はヘキサデシマル
（１６進数）になると“Ａddress”の欄に指定された値
のアドレスにインストラクションＲＯＭ２のアドレスを
変更する ＮＣ０：第１のカウントレジスタ（０）１３のカウント
値が“００ｈ”でなければ、“Ａddress”の欄に指定さ
れた値のアドレスにインストラクションＲＯＭ２のアド
レスを変更する Ｃ１：第２のカウントレジスタ（１）１４のカウント値
が“００ｈ”になると“Ａddress”の欄に指定された値
のアドレスにインストラクションＲＯＭ２のアドレスを
変更する ＮＣ１：第２のカウントレジスタ１４（１）のカウント
値が“００ｈ”でなければ、“Ａddress”の欄に指定さ
れた値のアドレスにインストラクションＲＯＭ２のアド
レスを変更する Ｓ：ＡＬＵ９の計算結果の値のサインフラグが“１”に
なると、“Ａddress”の欄に指定された値のアドレスに
インストラクションＲＯＭ２のアドレスを変更する ＮＳ：ＡＬＵ９の計算結果の値のサインフラグが“１”
でなければ、“Ａddress”の欄に指定された値のアドレ
スにインストラクションＲＯＭ２のアドレスを変更する Ｚ：ＡＬＵ９の計算結果の値が“０”になると、“Ａdd
ress”の欄に指定された値のアドレスにインストラクシ
ョンＲＯＭ２のアドレスを変更する ＮＺ：ＡＬＵ９の計算結果の値が“０”でなければ、
“Ａddress”の欄に指定された値のアドレスにインスト
ラクションＲＯＭ２のアドレスを変更する となっている。

【００１５】図２（ａ）の８〜１０ビット目の３ビット
からなる“ＤＢＵＳ dst”は図１のデータバス１２の出
力先を示し、図２（ｂ）に示すように、 ＮＩＬ：行き先なし ＲＡＭ：ＲＡＭ７への出力 ＡＬＵ：Ａlu Ｂinへの出力 ＣＮＴ０：第１のカウントレジスタ（０）１３への出力 ＣＮＴ１：第２のカウントレジスタ（１）１４への出力 ＴＲＥＧ：テンポラリーレジスタ５への出力 ＲＡＭＡ：ＲＡＭアドレスカウンタ１５への出力 ＲＯＭＡ：ＲＯＭアドレスカウンタ１６への出力 となっている。

【００１６】図２（ａ）の２〜４ビット目の３ビットか
らなる“ＤＢＵＳ src”は図１のデータバス１２の出力
元を示し、図２（ｂ）に示すように、 ＮＩＬ：出力元なし ＲＡＭ：ＲＡＭ７からの出力 ＲＯＭ：テーブルＲＯＭ６からの出力 ＡＣＣ０：第１の待避レジスタ（ＡＣＣ０）１０からの
出力 ＡＣＣ１：第２の待避レジスタ（ＡＣＣ１）１１からの
出力 ＴＲＥＧ：テンポラリーレジスタ５からの出力 となっている。

【００１７】図２（ａ）の１ビット目の“ＲＡＭＡ cou
nt”（“Ｒa co”）は図１のＲＡＭアドレスカウンタ１
５に対するもので、図２（ｂ）に示すように、 ＮＯＰ：カウントアップしない ＵＰ：＋１カウントアップする となっている。

【００１８】図２（ａ）の０ビット目の“ＲＯＭＡ cou
nt”（“Ｒo co”）は図１のＲＯＭアドレスカウンタ１
６に対するもので、図２（ｂ）に示すように、 ＮＯＰ：カウントアップしない ＵＰ：＋１カウントアップする となっている。

【００１９】図２（ａ）の８〜１０ビット目の３ビット
からなる“Ａlu ＯＰ”は図１のＡＬＵ９に対するコー
ドであり、図２（ｂ）に示すように次のように定められ
ている。

【００２０】ＮＯＰ：何も実行しない ＥＯＲ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信
号の排他的論理和を出力 ＯＲ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信号
の論理和を出力 ＡＮＤ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信
号の論理積を出力 ＡＤＤ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信
号の加算を出力 ＳＢＡ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信
号について、Ａin−Ｂinを出力 ＳＢＢ：Ａlu ＡinおよびＡlu Ｂinで指定された入力信
号について、Ｂin−Ａinを出力 ＣＬＲ：入力に左右されずに、ＡＬＬ０（オールゼロ）
を出力 図２（ａ）の６〜７ビット目の２ビットからなる“Ａlu
out”はＡＬＵ９からの出力先を示し、図２（ｂ）に示
すように、 ＡＣＣ０：第１の待避レジスタ（ＡＣＣ０）１０への出
力 ＡＣＣ１：第２の待避レジスタ（ＡＣＣ１）１１への出
力 となっている。

【００２１】図２（ａ）の４〜５ビット目の２ビットか
らなる“Ａlu Ａin”は、ＡＬＵ９のＡinに対する入力
元を示し、図２（ｂ）に示すように、 ＡＣＣ０：第１の待避レジスタ（ＡＣＣ０）１０からの
入力 Ｐ：乗算器８からの入力 となっている。

【００２２】図２（ａ）の２〜３ビット目の２ビットか
らなる“Ａlu Ｂin”はＡＬＵ９のＢinに対する入力元
を示し、 ＡＣＣ１：第２の待避レジスタ（ＡＣＣ１）１１からの
入力 ＤＢＵＳ：データバス１２からの入力 となっている。

【００２３】インストラクションコードは、図３に示さ
れるアセンブラを図２に示される変換コードによって変
換されたコードである。以下、図３のアセンブラをもと
に説明する。図３はアセンブラ言語で表記されたソース
プログラムであり、これの処理内容は、ＲＡＭ７の０番
地のデータにテーブルＲＯＭ６の０番地のデータを乗算
し、その結果と第２の待避レジスタ（ＡＣＣ１）１１の
内容とを加算し、次に、ＲＡＭ７の０番地のデータにテ
ーブルＲＯＭ６の１番地のデータを乗算した結果を第２
の待避レジスタ（ＡＣＣ１）１１から減算し、このよう
な処理をテーブルＲＯＭ６のアドレスが１５番地になる
まで行う。さらに以上の処理をＲＡＭ７のアドレスが１
５番地になるまで繰り返し実行していくものである。

【００２４】図３に記載してある“ＳＴＴ：”、“Ａ
Ａ：”、“ＥＮＤ：”はコメントであり、通常はアセン
ブルするときのアドレス（ここでは行番号）に対応して
いる。図３の場合には、“ＳＴＴ：”が１行目を示し、
“ＡＡ：”が６行目を示し、“ＥＮＤ：”が１３行目を
示している。

【００２５】ここで、説明の準備として、図３の１行目
について説明しておく。図３の１行目は、ＳＴＴ：ＣＬ
Ｒ（Ａ０）となっており、この場合、図２より“ＣＬ
Ｒ”のコードを探し、“Ａlu ＯＰ”の欄より“ＣＬ
Ｒ”のコードが“１１１”であることが分かり、このコ
ードが“Ａlu ＯＰ”の欄にあったことから、ＡＬＵ９
のコードであることが分かり、このことから“Ｃontro
l”は“ＡＬＵ”の“１１０”となる。次に、“Ａ０”
を探すと、“Ａ０”は“ＡＣＣ０”の短縮形で、“ＣＬ
Ｒ”はＡＬＵ９の出力に関するコードであるので、“Ａ
lu out”の欄より“ＡＣＣ０”のコードは“００”であ
ることが分かる。また、この場合は、他のコードの表記
がないので、この場合のインストラクションコードは、
図４に示すようになる。

【００２６】従来の方式により、図３のプログラムを図
２の変換コードに従って変換した場合のインストラクシ
ョンコードを図５に示す。番号は図３の番号に対応して
いる。図３のアセンブラコードと図５のインストラクシ
ョンコードとを対比させた状態のものを図６に示す。

【００２７】以下、従来の方式による図３のプログラム
の処理を順を追って説明する。

【００２８】まず、インストラクションＲＯＭ２より上
記アセンブラコードの１行目に対応したインストラクシ
ョンコードが出力される。“Ｃontrol”のＡＬＵ命令
（“１１０”）によりＡＬＵ９が指定され、“Ａlu Ｏ
Ｐ”のＣＬＲ命令（“１１１”）で“Ａlu out”は“０
０”にセットされ、“Ａlu Ａin”も“００”にセット
され、“Ａlu Ｂin”も“００”にセットされ、“ＲＡ
ＭＡ count”（“Ｒaco”）は“０”にセットされ、
“ＲＯＭＡ count”（“Ｒo co”）も“０”にセットさ
れる。これは、結果として、前述したようにＡＬＵ９に
より第１の待避レジスタ（ＡＣＣ０）１０を“００”に
クリアするものである。

【００２９】次に、２行目が実行され、“Ｃontrol”の
ＭＶＩ命令（“１００”）により、“ＤＢＵＳ dst”の
ＲＡＭＡ命令（“１１０”）で“Ａddress”として“０
０００００００”がセットされ、ＲＡＭアドレスカウン
タ１５（“ＲＡＡ”）が“０”にクリアされる。

【００３０】次に、３行目が実行され、“Ｃontrol”の
ＭＶＩ命令（“１００”）により、“ＤＢＵＳ dst”の
ＲＯＭＡ命令（“１１１”）で“Ａddress”として“０
０００００００”がセットされ、ＲＯＭアドレスカウン
タ１６（“ＲＯＡ”）が“０”にクリアされる。

【００３１】次に、４行目が実行され、ＭＶＩ命令
（“１００”）により、“ＤＢＵＳ dst”のＣＮＴ０
（“０１１”）で第１のカウントレジスタ（０）１３に
“０ｆｈ”（「ｈ」はヘキサデシマル（１６進数）。
“０ｆｈ”は２進数表示での“００００１１１１”であ
って、１０進数表示での“１５”）が格納され、１４ビ
ット目の乗算ビット（ＭＵＬＴ）が“１”にセットされ
る。

【００３２】次に、５行目が実行され、ＭＶＩ命令
（“１００”）により、“ＤＢＵＳ dst”のＣＮＴ１
（“１００”）で第２のカウントレジスタ（１）１４に
“０ｆｈ”（２進数表示での“００００１１１１”）が
格納され、乗算ビット（ＭＵＬＴ）が“１”にセットさ
れる。

【００３３】次に、６行目が実行され、“Ｃontrol”の
ＡＬＵ命令（“１１０”）によりＡＬＵ９が指定され、
“Ａlu ＯＰ”のＡＤＤ命令（“１００”）で“Ａlu ou
t”として第２の待避レジスタ（ＡＣＣ１）１１（“０
１”）が指定され、“ＡluＡin”として乗算器８（“０
１”）が指定され、“Ａlu Ｂin”として第２の待避レ
ジスタ（ＡＣＣ１）１１（“００”）が指定され、“Ｒ
ＡＭＡ count”（“Ｒa co”）としてはカウントアップ
の指定がなされず（“０”）、“ＲＯＭＡ count”
（“Ｒo co”）としてはカウントアップが指定され
（“１”）、また、乗算ビット（ＭＵＬＴ）は“１”に
セットされた状態を保つ。すなわち、第２の待避レジス
タ（ＡＣＣ１）１１の内容と乗算器８の乗算結果とが加
算され、その加算結果が再び第２の待避レジスタ（ＡＣ
Ｃ１）１１に出力され、ＲＯＭアドレスカウンタ１６が
＋１カウントアップされる。

【００３４】次に、７行目が実行され、“Ｃontrol”の
ＡＬＵ命令（“１１０”）によりＡＬＵ９が指定され、
“Ａlu ＯＰ”のＳＢＡ命令（“１０１”）で上記と同
様に“Ａlu out”として第２の待避レジスタ（ＡＣＣ
１）１１（“０１”）が指定され、“Ａlu Ａin”とし
て乗算器８（“０１”）が指定され、“Ａlu Ｂin”と
して第２の待避レジスタ（ＡＣＣ１）１１（“００”）
が指定され、“ＲＡＭＡ count”（“Ｒa co”）として
はカウントアップの指定がなされず（“０”）、“ＲＯ
ＭＡ count”（“Ｒo co”）としてはカウントアップが
指定され（“１”）、また、乗算ビット（ＭＵＬＴ）は
“１”にセットされた状態を保つ。すなわち、乗算器８
の出力から第２の待避レジスタ（ＡＣＣ１）１１の内容
が減算され、その減算結果が再び第２の待避レジスタ
（ＡＣＣ１）１１に出力され、ＲＯＭアドレスカウンタ
１６が＋１カウントアップされる。

【００３５】次に、８行目が実行され、ＪＮＣ０命令
（これはＪＭＰとＮＣ０とを併せ表示したもの）すなわ
ち、“Ｃontrol”のＪＭＰ命令（“００１”）により
“ＪＭＰＣondition”が指定され、そのＮＣ０命令
（“００１”）により第１のカウントレジスタ（０）１
３の値が“００ｈ”であるかどうかの判定がなされ、
“０”でなければ“ＡＡ”が示すアドレス（この場合は
６行目）によりＲＯＭアドレスカウンタ１６に対する
“Ａddress”を“０００００１１０”（１０進数表示で
“６”）にセットし、第１のカウントレジスタ（０）１
３のカウント値を−１減算する。

【００３６】次には、ＲＯＭアドレスカウンタ１６のア
ドレスを“６”にセットしたため、再び６行目が実行さ
れる。この６行目から８行目までの作業が第１のカウン
トレジスタ（０）１３の値が“０ｆｈ”から“００ｈ”
になるまですなわち１６回繰り返され、第１のカウント
レジスタ（０）１３の値が“００ｈ”になったときに、
次は９行目に移る。

【００３７】９行目が実行され、“Ｃontrol”のＭＯＶ
命令（“１０１”）で“ＤＢＵＳ dst”の転送先として
ＲＡＭＡ命令（“１１０”）によりＲＡＭ７が指定さ
れ、“ＤＢＵＳ src”の転送元としてＡＣＣ０命令
（“０１１”）により第１の待避レジスタ（ＡＣＣ０）
１０が指定され、“ＲＡＭＡ count”（“Ｒa co”）と
してはカウントアップ（“１”）が指定され、“ＲＯＭ
Ａ count”（“Ｒo co”）としてはカウントアップの指
定がなされず（“０”）、また、乗算ビット（ＭＵＬ
Ｔ）は“０”にリセットされる。すなわち、第１の待避
レジスタ（ＡＣＣ０）１０の値がＲＡＭ７に出力され、
ＲＡＭアドレスカウンタ１５のアドレスを＋１カウント
アップする。

【００３８】次に、１０行目が実行され、“Ｃontrol”
のＭＶＩ命令（“１０１”）により、“ＤＢＵＳ dst”
の“ＲＯＭＡ命令（“１１１”）で“Ａddress”として
“００００００００”がセットされ、ＲＯＭアドレスカ
ウンタ１６（“ＲＯＡ”）が“０”にクリアされる。

【００３９】次に、１１行目が実行され、“Ｃontrol”
のＡＬＵ命令（“１１０”）によりＡＬＵ９が指定さ
れ、“Ａlu ＯＰ”のＣＬＲ命令（“１１１”）によ
り、１行目の場合の処理と同様にして、第１の待避レジ
スタ（ＡＣＣ０）１０の値が“００”にクリアされる。

【００４０】次に、１２行目が実行され、ＪＮＣ１命令
（これはＪＭＰとＮＣ１とを併せ表示したもの）すなわ
ち、“Ｃontrol”のＪＭＰ命令（“００１”）により
“ＪＭＰ Ｃondition”が指定され、そのＮＣ１命令
（“０１１”）により第２のカウントレジスタ（１）１
４の値が“００ｈ”であるかどうかの判定がなされ、
“００ｈ”でなければ“ＡＡ”が示すアドレス（この場
合は６行目）によりＲＯＭアドレスカウンタ１６に対す
る“Ａddress”を“０００００１１０”（１０進数表示
で“６”）にセットし、第２のカウントレジスタ（１）
１４のカウント値を−１減算する。

【００４１】次には、ＲＯＭアドレスカウンタ１６のア
ドレスを“６”にセットしたため、再び６行目が実行さ
れる。この６行目から１２行目までの作業が第２のカウ
ントレジスタ（１）１４の値が“０ｆｈ”から“００
ｈ”になるまですなわち１６回繰り返され、第２のカウ
ントレジスタ（１）１４の値が“００ｈ”になったとき
に、次は１３行目が実行され、このプログラムの処理が
終了する。

【００４２】以上が従来の方式での動作説明である。

【００４３】このプログラムを従来の方式で実行する
と、１行目から５行目までを各１回実行し、６行目から
８行目までを第１のカウントレジスタ（０）１３が“０
ｆｈ”から“００ｈ”になるまで１６回繰り返し実行
し、６行目から８行目の１６回の繰り返しにさらに９行
目から１２行目までの４行を加算して、第２のカウント
レジスタ（１）１４が“０ｆｈ”から“００ｈ”になる
まで１６回繰り返し実行することになる。したがって、
実行回数は全体として、 ５＋〔｛（３×１６）＋４｝×１６〕＝８３７ ………………………（１） となり、合計８３７回となる。ここでの「回」はシステ
ムクロックのクロック数に相当する。

【００４４】（本発明の実施の形態１）次に、いよいよ
本発明の実施の形態１に係るデジタルシグナルプロセッ
サの本質的部分についての説明を行う。本発明の実施の
形態１においては、インストラクションコードの一部ま
たは全部をビット反転することにより１つのコードで複
数の回路の制御を行う機能を有するように構成してあ
る。

【００４５】例えば、図３における６行目の“ＡＤＤ”
の反転コードに“ＳＢＡ”の意味を持たせ、それ以外の
反転コードは“ＮＯＰ”（Ｎo Ｏperation 何もしな
い）とした場合、図３のアセンブラは図７のようになっ
たものとみなされる。

【００４６】インストラクションコードを“Ａlu Ｏ
Ｐ”の含まれるビットだけ（図２の８ビット目から１０
ビット目まで）１行ごとにビットを反転する。すると、
図８に示すインストラクションコードのようになり、こ
れにおいて、“Ａlu ＯＰ”のうち、“Ａlu Ｂin”のビ
ット位置である８〜１０ビット目の“ＡＤＤ”＝“１０
０”はそのままとし、“ＳＢＡ”＝“１０１”（図２
（ｂ）および図６参照）を“ＡＤＤ”＝“１００”の反
転ビットの“ＳＢＡ”＝“０１１”とするために、元の
“ＡＮＤ”＝“０１１”と元の“ＳＢＡ”＝“１０１”
とだけを互いに入れ替えた図２の“Ａlu ＯＰ”を少し
変更した図９の“Ａlu ＯＰ”に示すコード表を用い
る。図９の（ａ）は図１に示すインストラクションＲＯ
Ｍ２に格納されているインストラクションコードをアセ
ンブラに基づいて呼び出すための変換コードの構造を示
し、図９の（ｂ）は変換コードの各構成要素の具体的内
容を示す。図９（ａ）の構造は図２（ａ）の構造と全く
同じである。この変換処理は図１のＲＯＭデータ変換器
３が実行する。

【００４７】図９（ｂ）においては、８〜１０ビット目
に相当する“Ａlu ＯＰ”についてのみ図２（ｂ）と異
なってる。すなわち、“Ａlu ＯＰ”において、“ＳＢ
Ａ”は、図２（ｂ）の“ＡＮＤ”＝“０１１”と入れ替
わった“ＳＢＡ”＝“０１１”となり、この“ＳＢＡ”
＝“０１１”は“ＡＤＤ”＝“１００”の反転ビットと
なっている。すなわち、すべてのビットにつき、ビット
の“０”が“１”に反転し、ビットの“１”が“０”に
反転している。

【００４８】また、ビット反転前の“Ｃontrol”のコー
ドが“ＡＬＵ”以外の場合は“Ｃontrol”コードが“０
００”となるように回路を構成する。

【００４９】インストラクションコードについて、図８
の１行目は図６の１行目と同じである。図８の２行目は
同１行目の８〜１０ビット目に相当する“Ａlu ＯＰ”
の“１１１”をビット反転して“０００”としたもので
ある。図８の３行目は図６の２行目と同じである。図８
の４行目は同３行目の“Ａlu ＯＰ”の“１１０”をビ
ット反転して“００１”としたものである。図８の５行
目は図６の３行目と同じである。図８の６行目は同５行
目の“Ａlu ＯＰ”の“１１１”をビット反転して“０
００”としたものである。図８の７行目は図６の４行目
と同じである。図８の８行目は同７行目の“Ａlu Ｏ
Ｐ”の“０１１”をビット反転して“１００”としたも
のである。図８の９行目は図６の５行目と同じである。
図８の１０行目は同９行目の“Ａlu ＯＰ”の“１０
０”をビット反転して“０１１”としたものである。

【００５０】さらに、図８の１１行目は図６の６行目と
同じである。図８の１２行目は同１１行目の“Ａlu Ｏ
Ｐ”の“１００”をビット反転して“０１１”としたも
のである。１１行目のインストラクションコードは“Ａ
ＤＤ”を規定するものであり、この１１行目のインスト
ラクションコードのうちの“Ａlu ＯＰ”の部分をビッ
ト反転した１２行目のインストラクションコードは“Ｓ
ＢＡ”を規定するものとなっている。この点が本実施の
形態１の特徴である。

【００５１】図８の１３行目は図６の８行目と同じであ
る。図８の１４行目は同１３行目の“Ａlu ＯＰ”の
“００１”をビット反転して“１１０”としたものであ
る。ここで、図６の７行目が飛ばされて無くなっている
ことに注意しなければならない。

【００５２】図８の１５行目は図６の９行目と同じであ
る。図８の１６行目は同１５行目の“Ａlu ＯＰ”の
“１１０”をビット反転して“００１”としたものであ
る。図８の１７行目は図６の１０行目と同じである。図
８の１８行目は同１７行目の“Ａlu ＯＰ”の“１１
１”をビット反転して“０００”としたものである。図
８の１９行目は図６の１１行目と同じである。図８の２
０行目は同１９行目の“Ａlu ＯＰ”の“１１１”をビ
ット反転して“０００”としたものである。図８の２１
行目は図６の１２行目と同じである。図８の２２行目は
同２１行目の“ＡluＯＰ”の“０１１”をビット反転し
て“１００”としたものである。そして、最後の図８の
２３行目は図６の１３行目と同じである。

【００５３】図８の右側には、左側に示すインストラク
ションコードから逆変換を行ったアセンブラコードを示
している。これは、ビット反転時に“Ｃontrol”コード
が“ＡＬＵ”以外の場合は“０００”となるように構成
すると、“Ｃontrol”コードの“０００”は、アセンブ
ラコードでは“ＮＯＰ”に当たるため、その他のビット
が何になろうともシステムは何もしないからである。し
かし、それ以外のコードであるときは、その“Ｃontro
l”コードに合った動作をするので、図３のアセンブラ
が図７のようになったのと同等になる。

【００５４】図７および図８において、“ＡＤＤ”と
“ＳＢＡ”との間に“ＮＯＰ”がなく、また、“ＳＢ
Ａ”と“ＪＮＣ０”との間にも“ＮＯＰ”がない点に注
意しなければならない。

【００５５】この図７のプログラムを、従来方式と比べ
て速さが２倍のクロックで実行した場合、１行目から１
０行目までを各１回実行し、１１行目から１４行目まで
を第１のカウントレジスタ（０）１３が“０ｆｈ”から
“００ｈ”になるまで１６回繰り返し実行し、１１行目
から１４行目の１６回の繰り返しにさらに１５行目から
２２行目までの８行を加算して、第２のカウントレジス
タ（１）１４が“０ｆｈ”から“００ｈ”になるまで１
６回繰り返し実行することになる。したがって、実行回
数は全体として、 １０＋〔｛（４×１６）＋８｝×１６〕＝１１６２ …………………（２） となり、合計１１６２回となる。

【００５６】しかし、これは、速さが２倍のクロックを
用いた場合の実行回数で、これを、従来の方式と比較す
る場合には、実行回数を１／２にして比較すればよいの
で １１６２÷２＝５８１ ……………………………………………………（３） となり、従来方式に比べ、 （８３７−５８１）÷８３７＝０．３０６ ……………………………（４） で、３割ほど少ない回数で実行できる。

【００５７】以上のようにインストラクションコードを
ビット反転することにより、１つのコードで複数のコー
ドを生成し、複数の回路を制御することができる。これ
により、インストラクションＲＯＭ２の動作速度を上げ
ることなく、デジタルシグナルプロセッサの実質的な動
作速度を向上させることができる。また、インストラク
ションコードのビット反転は簡単な手段で実現すること
ができる。

【００５８】しかしながら、上記のように複数のコード
を実行するためにはインストラクションＲＯＭ２を動作
させるクロックの複数倍のクロックが必要となる。つま
り、上記の場合には式（２）に示す回数が実際のクロッ
クとなる。そして、ＬＳＩの消費電力は、クロック数が
多いほど多くなる傾向があり、 １１６２÷８３７＝１．３８８ …………………………………………（５） となり、従来の方式に比べて、約１．３倍の消費電力増
となるという課題が新たに生じることとなる。

【００５９】（実施の形態２）そこで、インストラクシ
ョンコードをビット反転するかどうかを制御する制御コ
ードを持たせることにより、消費電力の削減を図ろうと
するのが本実施の形態２のデジタルシグナルプロセッサ
である。

【００６０】具体的には、反転コードが“ＮＯＰ”であ
る場合には、クロックを発生しないようにするためのビ
ットを追加し、２倍のクロックで実行した場合の実行回
数を減らし、このことにより消費電力の削減を図るので
ある。

【００６１】図１０は実行回数を減らすためのＲＯＭデ
ータ変換器３の構成を示すブロック図、図１１はそのタ
イミングを示す図である。

【００６２】インストラクションＲＯＭ２から出力され
たインストラクションコードは、インストラクションコ
ードＩと制御コードＡとに分けてＲＯＭデータ変換器３
に入力され、インストラクションコードＩはデータセレ
クタ３ａのＱ入力と、ＲＯＭデータ反転器３ｂに入力さ
れる。ＲＯＭデータ反転器３ｂはインストラクションコ
ードＩの８〜１０ビット目に相当する“Ａlu ＯＰ”の
ビット部分だけを反転し、データセレクタ３ａのＱ′入
力に入力する。２倍クロックは１／２分周器３ｃに入力
され、１／２分周器３ｃから１／２分周出力Ｂがデータ
セレクタ３ａのセレクト入力とＯＲゲート３ｄに入力さ
れる。データセレクタ３ａは、セレクト入力に接続され
た１／２分周器３ｃの１／２分周出力Ｂが“１”のとき
にはＱ入力をインストラクションとして出力し、１／２
分周出力Ｂが“０”のときにはＱ′入力をインストラク
ションとして出力する。

【００６３】インストラクションＲＯＭ２からの制御コ
ードＡと１／２分周器３ｃからの１／２分周出力Ｂとは
ＯＲゲート３ｄに入力され、ＯＲゲート３ｄの出力はＡ
ＮＤゲート３ｅに入力される。また、２倍クロックはＡ
ＮＤゲート３ｅに入力される。１／２分周出力Ｂと制御
コードＡとの少なくともいずれか一方が“１”のときに
はＯＲゲート３ｄの出力が“Ｈ”となり、ＡＮＤゲート
３ｅから２倍クロックがゲート出力Ｃすなわちシステム
クロックとして出力される。このシステムクロックでデ
ジタルシグナルプロセッサを動作させる。

【００６４】請求項にいう「インストラクションコード
をビット反転するかどうかを制御するビット」とは、制
御コードＡのことである。通常は制御コードＡが“０”
であるので図１１の１／２分周出力Ｂと同じ周期のゲー
ト出力Ｃが出力されるが、制御コードＡが“１”のとき
には２倍クロックがそのままゲート出力Ｃとして出力さ
れる。図１１の上段に示す図３の例えば６行目のインス
トラクションコード（アセンブラコードの形で図示して
ある。以下同じ）は図１１において１１行目と１２行目
のインストラクションＲＯＭ２からデータセレクタ３ａ
に直接に入力されるＲＯＭ出力となり、図３の７行目の
インストラクションコードは図１１において１３行目と
１４行目のインストラクションＲＯＭ２からデータセレ
クタ３ａに直接に入力されるＲＯＭ出力となり、図３の
８行目のインストラクションコードは図１１において１
５行目と１６行目のインストラクションＲＯＭ２からデ
ータセレクタ３ａに直接に入力されるＲＯＭ出力とな
り、図３の９行目のインストラクションコードは図１１
において１７行目と１８行目のインストラクションＲＯ
Ｍ２からデータセレクタ３ａに直接に入力されるＲＯＭ
出力となる。

【００６５】また、１１行目から１８行目にかけてイン
ストラクションＲＯＭ２から出力されるインストラクシ
ョンコードのうちＲＯＭデータ反転器３ｂに入力されて
８〜１０ビット目に相当する“Ａlu ＯＰ”のビット部
分だけが反転されたインストラクションコードがＲＯＭ
反転出力となってデータセレクタ３ａに入力される。す
なわち、１１行目と１２行目のインストラクションコー
ド〔アセンブラコード形式でＡＡ：ＡＤＤ（Ａ１，…〕
はＲＯＭデータ反転器３ｂにおいて反転インストラクシ
ョンコード〔アセンブラコード形式でＳＢＡ（Ａ１，
…〕となり、１３行目と１４行目のインストラクション
コード〔アセンブラコード形式でＳＢＡ（Ａ１，…〕は
ＲＯＭデータ反転器３ｂにおいて反転インストラクショ
ンコード〔アセンブラコード形式でＮＯＰ〕となり、１
５行目と１６行目のインストラクションコード〔アセン
ブラコード形式でＪＮＣ０…〕はＲＯＭデータ反転器３
ｂにおいて反転インストラクションコード〔アセンブラ
コード形式でＮＯＰ〕となり、１７行目と１８行目のイ
ンストラクションコード〔アセンブラコード形式でＭＶ
Ｉ（ＲＡ，…〕はＲＯＭデータ反転器３ｂにおいて反転
インストラクションコード〔アセンブラコード形式でＮ
ＯＰ〕となる。

【００６６】そして、データセレクタ３ａのセレクト入
力に入力される１／２分周出力Ｂは、２倍クロックを１
／２分周器３ｃで２分の１に分周したもので、１倍クロ
ックとなっている。その１／２分周出力Ｂの“Ｈ”の期
間にデータセレクタ３ａからＲＯＭ出力がＲＯＭデータ
変換出力（インストラクション出力）として出力され、
１／２分周出力Ｂの“Ｌ”の期間にデータセレクタ３ａ
からＲＯＭ反転出力がＲＯＭデータ変換出力（インスト
ラクション出力）として出力される。その結果として、
ＲＯＭデータ変換出力（インストラクション出力）とし
ては、１１行目でインストラクションコード〔ＡＡ：Ａ
ＤＤ（Ａ１，…〕を出力し、１２行目でインストラクシ
ョンコード〔ＳＢＡ（Ａ１，…〕を出力し、１３行目で
インストラクションコード〔ＪＮＣ０…〕を出力し、１
４行目でインストラクションコード〔ＮＯＰ〕を出力
し、１５行目でインストラクションコード〔ＭＯＶ（Ｒ
Ａ，…〕を出力し、１６行目でインストラクションコー
ド〔ＮＯＰ〕を出力し、１７行目でインストラクション
コード〔ＭＶＩ（ＲＯＡ，…〕を出力し、１８行目でイ
ンストラクションコード〔ＮＯＰ〕を出力することにな
る。

【００６７】しかし、ＡＮＤゲート３ｅにおいて制御コ
ードＡと１／２分周出力Ｂとの論理和で生成されたゲー
ト出力Ｃであるシステムクロックは、１４行目、１６行
目、１８行目のインストラクションコード〔ＮＯＰ〕に
対しては出力されないから、実質的に図７のアセンブラ
は図３のアセンブラのようになったとみなされる。

【００６８】これを１／２分周出力Ｂを基準に考える
と、制御コードＡが“１”のときには２倍の速度で動作
しているので、６行目と７行目は１／２分周出力Ｂの１
周期のうちに実行されるので、見かけ上は１行のように
なる。７行目、８行目、９行目、１０行目は、ゲート出
力Ｃであるシステムクロックは１／２分周出力Ｂと同じ
周期のクロックとなっているので各々１行となる。この
場合の実行回数は、６，７，８行を実質的に２行と考え
てよく、式（１）における「３」を「２」に置き換え
て、 ５＋〔｛（２×１６）＋４｝×１６〕＝５８１ …………………………（６） となり、これは実施の形態１の場合の式（３）と同じ値
であり、従来方式と比べて３割ほど少ない回数で実行で
きる。しかも、実際のクロック数も実施の形態１に比べ
て３割ほど少なくなるので、消費電力も３割ほど削減す
ることができる。

【００６９】なお、実施の形態１および実施の形態２に
おいて、インストラクションコードの全部をビット反転
するような別の実施の形態も考えられる。

【００７０】（実施の形態３）本発明の実施の形態３に
係るデジタルシグナルプロセッサは、見かけ上の動作速
度をさらに向上するようにしたものである。

【００７１】図１２の（ａ）はインストラクションＲＯ
Ｍ２に格納されているインストラクションコードをアセ
ンブラに基づいて呼び出すための変換コードの構造を示
し、図１２の（ｂ）は変換コードの各構成要素の具体的
内容を示す。図１２（ｂ）は図２（ｂ）と同じものであ
る。

【００７２】図１２（ａ）のインストラクションコード
を４つに区分し、それぞれの区分に対して、２² ＝４つ
のカウント値０〜３をもつための２ビットからなる４進
カウンタを用意する（この２ビットの４進カウンタにつ
いては、後述する図１５の４進カウンタ２１を参照）。
カウント０〜３は、４進カウンタのカウント値がそれぞ
れ０，１，２，３になったときに実行されるインストラ
クションを示したものである。例えばカウント値が０の
ときはカウント０の部分のインストラクションが実行さ
れる。カウント０の部分はＡＬＵ９に関する制御であ
り、３９ビット目に“乗算”が割り当てられ、３６〜３
８ビット目に“Ａlu ＯＰ”が割り当てられ、３４〜３
５ビット目に“Ａlu out”が割り当てられ、３２〜３３
ビット目に“Ａlu Ａin”が割り当てられ、３０〜３１
ビット目に“Ａlu Ｂin”が割り当てられている。カウ
ント１の部分は転送関係に関する制御であり、２７〜２
９ビット目に“ＤＢＵＳ dst”が割り当てられ、２４〜
２６ビット目に“ＤＢＵＳ src”が割り当てられ、２３
ビット目に“ＲＡＭＡ count”（“Ｒa co”）が割り当
てられ、２２ビット目に“ＲＯＭＡ count”（“Ｒo c
o”）が割り当てられている。カウント２の部分はイミ
ディエートデータ（即値）の転送に関する制御であり、
１９〜２１ビット目に“ＤＢＵＳ dst”が割り当てら
れ、１１〜１８ビット目に８ビットの“Ｉmmediate”が
割り当てられている。カウント３の部分はジャンプ命令
に関する制御であり、８〜１０ビット目に“ＪＭＰ Ｃo
ndition”が割り当てられ、０〜７ビット目に８ビット
の“Ａddress”が割り当てられている。

【００７３】図１２の変換コードを用いると図３のアセ
ンブラ言語によるソースプログラムは、図１３のように
なり、図３で複数行かかっていた動作を１行にまとめる
ことができる。例えば、図３の１行目と２行目は、 ＳＴＴ：ＣＬＲ（Ａ０） ＭＶＩ（ＲＡＡ，０） となっているが、１行目はＡＬＵのコードであり、２行
目は転送のコードであるので、図１３の１行目のよう
に、 ＳＴＴ：ＣＬＲ（Ａ０）｜ＮＯＰ｜ＭＶＩ（ＲＡＡ，
０）｜ＮＯＰ と１行にまとめることができる。

【００７４】図３の３行目のＭＶＩ（ＲＯＡ，０）は、
図１３の２行目のように、 ｜ＮＯＰ｜ＮＯＰ｜ＭＶＩ（ＲＯＡ，０）｜ＮＯＰ｜Ｎ
ＯＰ となり、図３の４行目のＭＶＩ（ＣＮＴ０，０ｆｈ）Ｍ
ＵＬＴは、図１３の３行目のように、 ｜ＭＵＬＴ｜ＮＯＰ｜ＭＶＩ（ＣＮＴ０，０ｆｈ）｜Ｎ
ＯＰ となり、図３の５行目のＭＶＩ（ＣＮＴ１，０ｆｈ）Ｍ
ＵＬＴは、図１３の４行目のように、 ｜ＭＵＬＴ｜ＮＯＰ｜ＭＶＩ（ＣＮＴ１，０ｆｈ）｜Ｎ
ＯＰ となる。そして、図３の６行目のＡＡ：ＡＤＤ（Ａ１，
Ａ１，Ｐ）ＭＵＬＴ ＩＮＣ（ＲＯ）は、図１３の５行
目のように、 ＡＡ：ＡＤＤ（Ａ１，Ａ１，Ｐ）ＭＵＬＴ｜ＩＮＣ（Ｒ
Ｏ）｜ＮＯＰ｜ＮＯＰとなり、図３の７行目のＳＢＡ
（Ａ１，Ａ１，Ｐ）ＭＵＬＴ ＩＮＣ（ＲＯ）および８
行目のＪＮＣ０ ＡＡは、図１３の６行目のように１行
にまとめられて、 ＳＢＡ（Ａ１，Ａ１，Ｐ）ＭＵＬＴ｜ＩＮＣ（ＲＯ）｜
ＮＯＰ｜ＪＮＣ０ ＡＡ となり、図３の９行目のＭＯＶ（ＲＡ，Ａ０） ＩＮＣ
（ＲＡ）は、図１３の７行目のように、 ｜ＮＯＰ｜ＮＯＰ｜ＭＯＶ（ＲＡ，Ａ０）｜ＩＮＣ（Ｒ
Ａ）｜ＮＯＰ となり、図３の１０行目のＭＶＩ（ＲＯＡ，０）、１１
行目のＣＬＲ（Ａ０）および１２行目のＪＮＣ１ ＡＡ
は、図１３の８行目のように３行が１行にまとめられ
て、 ｜ＣＬＲ（Ａ０）｜ＮＯＰ｜ＭＶＩ（ＲＯＡ，０）｜Ｊ
ＮＣ１ ＡＡ となる。

【００７５】この場合の実行回数は、従来のクロックで
カウントすると、１行目から４行目までを各１回実行
し、５行目から６行目までを第１のカウントレジスタ
（０）１３が“０ｆｈ”から“００ｈ”になるまで１６
回繰り返し実行し、５行目から６行目の１６回の繰り返
しにさらに７行目から８行目までの２行を加算して、第
２のカウントレジスタ（１）１４が“０ｆｈ”から“０
０ｈ”になるまで１６回繰り返し実行することになる。
したがって、実行回数は全体として、 ４＋〔｛（２×１６）＋２｝×１６〕＝５４８ ………………………（７） となり、従来方式に比べて、 （８３７−５４８）÷８３７＝０．３４５ ……………………………（８） で、約３割５分ほど少ない回数で実行できる。これは、
実施の形態１の場合に比べて、 （５８１−５４８）÷５８１＝０．０５７ ……………………………（９） で、約０．６割ほど少ない回数で実行できる。

【００７６】しかし、２ビットの４進カウンタを用いて
インストラクションコードを４つに区分することから、
実行クロックの速度は従来クロックの４倍になるので
（後述する図１６の４倍クロック参照）、実際のクロッ
ク数は ５４８×４＝２１９２ ……………………………………………………（10） となり、 ２１９２÷８３７＝２．６１９ …………………………………………（11） と、消費電力は従来方式に比べて約２．６倍となるとい
う課題が新たに生じることになる。

【００７７】（実施の形態４）そこで、４進カウンタの
カウント値が有効かどうかを制御する制御コードをイン
ストラクションコードに持たせることにより、消費電力
の削減を図ろうとするのが本実施の形態４のデジタルシ
グナルプロセッサである。

【００７８】図１２のインストラクションコードにおい
て“ＮＯＰ”の場合にクロックを発生しないようにする
ためのビットである制御コードＮ０，Ｎ１，Ｎ２，Ｎ３
を変換コードに対して図１４のように追加して、４倍の
クロックでの実行回数を減らすようにする。すなわち、
４０ビット目に制御コードＮ０を設定し、４１ビット目
に制御コードＮ１を設定し、４２ビット目に制御コード
Ｎ２を設定し、４３ビット目に制御コードＮ３を設定し
てある。

【００７９】図１５は実行回数を減らすためのＲＯＭデ
ータ変換器３の構成を示すブロック図、図１６はそのタ
イミングを示す図である。

【００８０】インストラクションＲＯＭ２の出力はイン
ストラクション出力と、制御コードＮ０，Ｎ１，Ｎ２，
Ｎ３に分けられ、インストラクション出力はそのまま次
段のシステムコントローラ４へ出力され、制御コードＮ
０〜Ｎ３はＲＯＭデータ変換器３にそれぞれ出力され
る。４倍クロックは２ビットで４値を持ち得る４進カウ
ンタ２１とＡＮＤゲート２８に接続され、４進カウンタ
２１の出力はデコーダ２２に出力される。デコーダ２２
は、４進カウンタ２１のカウント値に合わせてセレクト
信号Ａ〜Ｄを次段のシステムコントローラ４に対して出
力する。セレクト信号Ａ，Ｂ，Ｃ，Ｄと制御コードＮ
０，Ｎ１，Ｎ２，Ｎ３はそれぞれＡＮＤゲート２３，２
４，２５，２６に入力され、それらの出力はＯＲゲート
２７に入力される。ＯＲゲート２７の出力はＡＮＤゲー
ト２８に入力され、４倍クロックと論理積を取り、ＡＮ
Ｄゲート２８の出力はデジタルシグナルプロセッサのシ
ステムクロックとして出力される。

【００８１】４倍クロックを入力した４進カウンタ２１
がカウント０を出力し、デコーダ２２からのセレクト信
号Ａのみが“Ｈ”で制御コードＮ０が“１”のとき、Ａ
ＮＤゲート２３が導通し、ＯＲゲート２７も導通するか
ら、ＡＮＤゲート２８が導通状態となって、４倍クロッ
クがシステムクロックとして出力され、図１３の５行目
のインストラクションコードの一部〔アセンブラ形式で
ＡＡ：ＡＤＤ（Ａ１，Ａ１，Ｐ）ＭＵＬＴ〕がセレクト
信号Ａによって選択される。４進カウンタ２１がカウン
ト１を出力し、デコーダ２２からのセレクト信号Ｂのみ
が“Ｈ”で制御コードＮ１が“１”のとき、ＡＮＤゲー
ト２４が導通し、ＯＲゲート２７も導通するから、ＡＮ
Ｄゲート２８が導通状態となって、４倍クロックがシス
テムクロックとして出力され、図１３の５行目のインス
トラクションコードの一部〔アセンブラ形式でＩＮＣ
（ＲＯ）〕がセレクト信号Ｂによって選択される。４進
カウンタ２１がカウント２を出力し、デコーダ２２から
のセレクト信号Ｃのみが“Ｈ”で制御コードＮ２が
“０”のとき、ＡＮＤゲート２５および他の３つのＡＮ
Ｄゲートがすべて非導通状態となり、ＯＲゲート２７も
非導通状態となるから、ＡＮＤゲート２８は非導通状態
となって、４倍クロックのシステムクロックとしての出
力はなくなる。ただし、図１３の５行目のインストラク
ションコードの一部〔アセンブラ形式で１番目のＮＯ
Ｐ〕がセレクト信号Ｃによって選択される。４進カウン
タ２１がカウント３を出力し、デコーダ２２からのセレ
クト信号Ｄのみが“Ｈ”で制御コードＮ３が“０”のと
き、ＡＮＤゲート２６および他の３つのＡＮＤゲートが
すべて非導通状態となり、前記と同様にＡＮＤゲート２
８は非導通状態となって、４倍クロックのシステムクロ
ックとしての出力はなくなる。ただし、図１３の５行目
のインストラクションコードの一部〔アセンブラ形式で
２番目のＮＯＰ〕がセレクト信号Ｄによって選択され
る。

【００８２】次に、再び４進カウンタ２１がカウント０
を出力し、デコーダ２２からのセレクト信号Ａのみが
“Ｈ”で制御コードＮ０が“１”のとき、ＡＮＤゲート
２３が導通するから、ＡＮＤゲート２８が導通状態とな
って、４倍クロックがシステムクロックとして出力さ
れ、図１３の６行目のインストラクションコードの一部
〔アセンブラ形式でＳＢＡ（Ａ１，Ａ１，Ｐ）ＭＵＬ
Ｔ〕がセレクト信号Ａによって選択される。４進カウン
タ２１がカウント１を出力し、デコーダ２２からのセレ
クト信号Ｂのみが“Ｈ”で制御コードＮ１が“１”のと
き、ＡＮＤゲート２４が導通するから、ＡＮＤゲート２
８が導通状態となって、４倍クロックがシステムクロッ
クとして出力され、図１３の６行目のインストラクショ
ンコードの一部〔アセンブラ形式でＩＮＣ（ＲＯ）〕が
セレクト信号Ｂによって選択される。４進カウンタ２１
がカウント２を出力し、デコーダ２２からのセレクト信
号Ｃのみが“Ｈ”で制御コードＮ２が“０”のとき、Ａ
ＮＤゲート２５および他の３つのＡＮＤゲートがすべて
非導通状態となるから、ＡＮＤゲート２８は非導通状態
となって、４倍クロックのシステムクロックとしての出
力はなくなる。ただし、図１３の６行目のインストラク
ションコードの一部〔アセンブラ形式でＮＯＰ〕がセレ
クト信号Ｃによって選択される。４進カウンタ２１がカ
ウント３を出力し、デコーダ２２からのセレクト信号Ｄ
のみが“Ｈ”で制御コードＮ３が“１”のとき、ＡＮＤ
ゲート２６が導通するから、ＡＮＤゲート２８が導通状
態となって、４倍クロックがシステムクロックとして出
力され、図１３の６行目のインストラクションコードの
一部〔アセンブラ形式でＪＮＣ０ ＡＡ〕がセレクト信
号Ｄによって選択される。

【００８３】次に、再び４進カウンタ２１がカウント０
を出力し、デコーダ２２からのセレクト信号Ａのみが
“Ｈ”で制御コードＮ０が“０”のとき、ＡＮＤゲート
２３および他の３つのＡＮＤゲートがすべて非導通状態
となるから、ＡＮＤゲート２８は非導通状態となって、
４倍クロックのシステムクロックとしての出力はなくな
る。ただし、図１３の７行目のインストラクションコー
ドの一部〔アセンブラ形式で１番目のＮＯＰ〕がセレク
ト信号Ａによって選択される。４進カウンタ２１がカウ
ント１を出力し、デコーダ２２からのセレクト信号Ｂの
みが“Ｈ”で制御コードＮ１が“０”のとき、前述同様
に４倍クロックのシステムクロックとしての出力はなく
なる。ただし、図１３の７行目のインストラクションコ
ードの一部〔アセンブラ形式で２番目のＮＯＰ〕がセレ
クト信号Ｂによって選択される。４進カウンタ２１がカ
ウント２を出力し、デコーダ２２からのセレクト信号Ｃ
のみが“Ｈ”で制御コードＮ２が“１”のとき、ＡＮＤ
ゲート２５が導通するから、ＡＮＤゲート２８より４倍
クロックがシステムクロックとして出力され、図１３の
７行目のインストラクションコードの一部〔アセンブラ
形式でＭＯＶ（ＲＡ，Ａ０）ＩＮＣ（ＲＡ）〕がセレク
ト信号Ｃによって選択される。４進カウンタ２１がカウ
ント３を出力し、デコーダ２２からのセレクト信号Ｄの
みが“Ｈ”で制御コードＮ３が“０”のとき、前述同様
に４倍クロックのシステムクロックとしての出力はなく
なる。ただし、図１３の７行目のインストラクションコ
ードの一部〔アセンブラ形式で３番目のＮＯＰ〕（これ
は図示せず）がセレクト信号Ｄによって選択される。

【００８４】この実施の形態４の場合の実行回数は、実
施の形態３の式（７）と同様であるが、４倍クロックを
用いた場合の実際のクロック数を求めると、上記のよう
にして不要なクロックが取り除かれるので、 ７＋〔｛（５×１６）＋４｝×１６〕＝１３５１ ……………………（12） となり、 １３５１÷８３７＝１．６１４ …………………………………………（13） と、従来方式に比べて、使用するクロック数は、約１．
６倍程度にまで抑えることができる。

【００８５】なお、実施の形態３および実施の形態４に
おいて、４進カウンタ２１に代えて、Ｎを１以上の任意
の自然数として、インストラクションＲＯＭ２のＲＯＭ
アドレスカウンタ１のクロックのＮ倍のクロックでカウ
ントするＮ進カウンタを用いる実施の形態も考えられ
る。

【００８６】また、実施の形態１から実施の形態４の何
れについても、デジタルシグナルプロセッサとして構成
することに代えて、本発明を、インストラクションコー
ドで内部の制御を行うマイクロコンピュータを含む集積
回路一般に適用してもよい。

【００８７】

【発明の効果】本発明に係る請求項１のデジタルシグナ
ルプロセッサによれば、インストラクションコードをビ
ット反転等で加工して１つのインストラクションコード
から複数のコードを作り複数の回路を制御するので、イ
ンストラクションＲＯＭの動作速度を特に上げなくて
も、デジタルシグナルプロセッサ全体としての動作速度
を実質的に向上させることができる。

【００８８】本発明に係る請求項２のデジタルシグナル
プロセッサによれば、１つのインストラクションコード
から複数のコードを作るのにビット反転で作るから、そ
の手段を簡単なものにすることができる。

【００８９】本発明に係る請求項３のデジタルシグナル
プロセッサによれば、ビット反転するか否かを決定する
制御コードを持たせて必要な部分に対してのみビット反
転を行うので、動作速度を上げることに伴う必要以上の
消費電力の増加を防ぐことができる。

【００９０】本発明に係る請求項４のデジタルシグナル
プロセッサによれば、Ｎ進カウンタを用いてＮ倍のクロ
ックを作り、このクロックで制御するので、見かけ上の
速度をＮ倍にすることができる。

【００９１】本発明に係る請求項５のデジタルシグナル
プロセッサによれば、Ｎ進カウントのカウント値の有効
性を決定する制御コードを持たせ、必要な部分に対して
のみＮ倍のクロックで制御するので、動作速度を上げる
ことに伴う必要以上の消費電力の増加を防ぐことができ
る。

【００９２】本発明に係る請求項６の集積回路によれ
ば、マイクロコンピュータ等においても上記と同様の効
果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデジタルシグナルプ
ロセッサの主要部の構成を示すブロック図である。

【図２】従来技術に係るデジタルシグナルプロセッサの
インストラクションＲＯＭに格納されているインストラ
クションコードをアセンブラに基づいて呼び出すための
変換コードの構造の説明図である。

【図３】本発明の実施の形態および従来技術の動作説明
に用いるアセンブラ言語を用いたソースプログラムの一
例を示す図である。

【図４】図３のソースプログラムの１行目のアセンブラ
コードに対応するインストラクションコードの説明図で
ある。

【図５】従来の方式により、図３のプログラムを図２の
変換コードに従って変換した場合のインストラクション
コードの説明図である。

【図６】従来の方式において、図３のアセンブラコード
と図５のインストラクションコードとを対比させたコー
ド対応図である。

【図７】本発明の実施の形態１のデジタルシグナルプロ
セッサにおいて、図３における６行目の“ＡＤＤ”のビ
ット反転コードに“ＳＢＡ”の意味を持たせ、それ以外
のビット反転コードは“ＮＯＰ”とした場合のアセンブ
ラ言語によるソースプログラムを示す図である。

【図８】実施の形態１において、図７のアセンブラコー
ドとそれに対応するインストラクションコードとを対比
させたコード対応図である。

【図９】実施の形態１において、ビット反転を行うため
の、インストラクションＲＯＭに格納されているインス
トラクションコードをアセンブラに基づいて呼び出すた
めの変換コードの構造の説明図である。

【図１０】本発明の実施の形態２に係るデジタルシグナ
ルプロセッサにおける実行回数を減らすためのＲＯＭデ
ータ変換器の構成を示すブロック図である。

【図１１】実施の形態２の動作を説明するためのタイミ
ング図である。

【図１２】本発明の実施の形態３に係るデジタルシグナ
ルプロセッサにおける消費電力を削減するための、イン
ストラクションＲＯＭに格納されているインストラクシ
ョンコードをアセンブラに基づいて呼び出すための変換
コードの構造の説明図である。

【図１３】実施の形態３において、図２の変換コードを
用いて図３のソースプログラムを変換したソースプログ
ラムを示す図である。

【図１４】本発明の実施の形態４に係るデジタルシグナ
ルプロセッサにおいて“ＮＯＰ”の部分に４倍クロック
を発生させないようにした制御コードを付加した、イン
ストラクションＲＯＭに格納されているインストラクシ
ョンコードをアセンブラに基づいて呼び出すための変換
コードの構造の説明図である。

【図１５】実施の形態４において実行回数を減らすため
のＲＯＭデータ変換器の構成を示すブロック図である。

【図１６】実施の形態４の動作を説明するためのタイミ
ング図である。

【符号の説明】

１……ＲＯＭアドレスカウンタ ２……インストラクションＲＯＭ ３……ＲＯＭデータ変換器 ３ａ…データセレクタ ３ｂ…ＲＯＭデータ反転器 ３ｃ…１／２分周器 ４……システムコントローラ ５……テンポラリーレジスタ ６……テーブルＲＯＭ ７……ＲＡＭ ８……乗算器 ９……ＡＬＵ（論理演算ユニット） １０……第１の待避レジスタ（ＡＣＣ０） １１……第２の待避レジスタ（ＡＣＣ１） １２……データバス １３……第１のカウントレジスタ（０） １４……第２のカウントレジスタ（１） １５……ＲＡＭアドレスカウンタ １６……ＲＯＭアドレスカウンタ ２１……４進カウンタ ２２……デコーダ Ａ……制御コード Ｉ……インストラクションコード Ｎ０〜Ｎ３……制御コード

Claims (6)

【特許請求の範囲】
1. 【請求項１】 インストラクションコードで内部の制御
   を行うデジタルシグナルプロセッサにおいて、インスト
   ラクションＲＯＭの１つのコードで複数の回路の制御が
   行えるようにするためのコードを持つことを特徴とする
   デジタルシグナルプロセッサ。
2. 【請求項２】 インストラクションコードの一部または
   全部をビット反転することにより１つのコードを複数の
   回路の制御のためのコードに変換する請求項１に記載の
   デジタルシグナルプロセッサ。
3. 【請求項３】 インストラクションコードをビット反転
   するかどうかを制御する制御コードを持つ請求項２に記
   載のデジタルシグナルプロセッサ。
4. 【請求項４】 インストラクションＲＯＭのアドレスカ
   ウンタとは別にアドレスカウンタのＮ倍（Ｎは１以上の
   自然数）のクロックでカウントするＮ進カウンタを持
   ち、そのＮ進カウンタのカウント値に基づいて１つのコ
   ードを複数の回路の制御のためのコードに変換する請求
   項１に記載のデジタルシグナルプロセッサ。
5. 【請求項５】 アドレスカウンタのＮ倍のクロックでカ
   ウントするＮ進カウンタのカウント値が有効かどうかを
   制御する制御コードを持つ請求項４に記載のデジタルシ
   グナルプロセッサ。
6. 【請求項６】 デジタルシグナルプロセッサと同様にイ
   ンストラクションコードで内部の制御を行うマイクロコ
   ンピュータを含むことがある請求項１から請求項５まで
   のいずれかに記載の集積回路。