JPH10326851A - 隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ - Google Patents

隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ

Info

Publication number
JPH10326851A
JPH10326851A JP10109634A JP10963498A JPH10326851A JP H10326851 A JPH10326851 A JP H10326851A JP 10109634 A JP10109634 A JP 10109634A JP 10963498 A JP10963498 A JP 10963498A JP H10326851 A JPH10326851 A JP H10326851A
Authority
JP
Japan
Prior art keywords
integrated circuit
substrate
bonding
top surface
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10109634A
Other languages
English (en)
Inventor
J Cha Chooku
ジェイ チア チョーク
H Low Kwai
エイチ ロウ クワイ
Aragartonam Maniam
アラガラートナム マニアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JPH10326851A publication Critical patent/JPH10326851A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【解決手段】 ボールグリッドアレイパッケージにおい
て、パッケージ基体の表面の集積回路チップへのワイヤ
ボンディングの相互接続を容易とするために、基体の表
面の半田ボンディングコンタクトと共に、１つまたはそ
れ以上の導電リングが、基体の表面に配置される。 【効果】 このようなリングの使用により、パワー分配
のためにチップと導電リングとの間に複数のワイヤを接
続することができるので、チップに対するパワー分配を
より良くすることができる。これらリングにより、基体
上にパワーおよび接地ボンディングのための異なるシェ
ルフが作り出され、基体の面上のボンディングパッドお
よびリングの面の間に垂直分離を与えることにより、パ
ッケージにより多くのボンディングを収容できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、半導
体集積回路パッケージに関するものであり、特に、本発
明は、コンパクトワイヤボンディング相互接続を有する
ボールグリッドアレイパッケージに関するものである。
【０００２】
【従来の技術】半導体集積回路チップは、集積回路へ、
または、集積回路からの電気信号および電圧を伝えるた
めの相互接続電気リードを備えた支持基体上に取り付け
られ、封止されなければならない。現在においては、大
規模集積回路を収容し相互接続するためにボールグリッ
ドアレイパッケージが使用されている。ここに引用によ
り組み込まれる１９９６年３月２９日出願の米国特許出
願第０８／６２５６４１号明細書参照。典型的には、基
体は、例えば、堅固なセラミックであり、チップコンタ
クトがワイヤボンディングされる金属リードパターンを
有している。多重金属層を有する積層基体も、堅固なテ
ープ基体と同様に使用されている。典型的には、堅固な
テープ基体には、テープ自動ボンディング（ＴＡＢ）が
使用されている。その基体がより大きな回路またはシス
テムの一部品として取り付けられるマザーボード上の電
気コンタクトへその基体のリードを相互接続するには、
半田ボールが使用される。
【０００３】ボールグリッドアレイパッケージの一般的
構造としては、２種類あり、すなわち、ダイアップ構造
とダイダウン構造とがある。ダイアップ構造において
は、チップは、基体の上面に取り付けられ、ボールは、
底面に取り付けられる。ダイダウン構造においては、チ
ップおよびボールは、基体の同じ面にある。ダイアップ
構造においては、一般的に、基体は、その各面に１つず
つ２つの金属層を有している。これら２つの金属層を相
互接続するために、基体には、貫通路が形成されてい
る。
【０００４】本出願人による同時出願中の特許出願明細
書には、可撓性テープの基体を単独で使用した、また
は、金属ヒートスプレッダと共に使用したボールグリッ
ドアレイパッケージが記載されている。これらのパッケ
ージは、より経済的で、よりサイズが小さく、より軽量
で、製造がより容易である。
【０００５】
【発明が解決しようとする課題】従来のパッケージおよ
び前述の特許出願明細書に記載されたパッケージにおい
ては、ワイヤボンディングの分離のために、パッケージ
基体上のボンディングワイヤの密度に制約が課せられ
る。本発明の目的は、ボールグリッドアレイパッケージ
におけるボンディングワイヤ密度を増大させることであ
る。
【０００６】
【発明の概要】本発明によれば、ワイヤボンディングの
ための隆起ボンディング面を与えるボンディングリング
が、ボールグリッドアレイパッケージの基体に設けられ
る。これらリングは、パワー母線を集積回路へ相互接続
するのに特に有用である。多重のタイヤボンディング箇
所を使用することにより、より多くのボンディングパッ
ドをパッケージに収容することができ、且つパワー分配
が改善される。
【０００７】
【発明の実施の形態】次に、添付図面に基づいて、本発
明の実施の形態について、本発明をより詳細に説明す
る。
【０００８】図１は、本発明による集積回路パッケージ
の平面図であり、図２は、図１のパッケージの２−２線
にそってとった断面図である。このパッケージは、少な
くとも一面に金属パターンを有し上面にワイヤボンディ
ングコンタクト１２を有し、可撓性テープ、カミネート
（caminate）またはセラミックからなる基体１０を備え
る。上面のコンタクトのうちのいくつかは、導電貫通路
１６を通して底面のコンタクトと相互接続される。半田
ボール１８は、パッケージおよび集積回路２０をマザー
ボードへ接続するため底面コンタクト１４に係合する。
半田マスク層２２は、基体の底面を半田に対して保護し
ている。
【０００９】従来においては、半導体チップ２０を基体
のボンディングパッドへ相互接続するワイヤボンディン
グ２４の密度は、ワイヤボンディング同志の短絡を防止
するために制限されていた。本発明によれば、リング３
０および３２の如き１つまたはそれ以上の隆起導電リン
グが、基体の上面に取り付けられ、ワイヤボンディング
パッドの密度を増大させ且つ図２に例示したように隣接
ボンディングパッドを使用できるようにする隆起ボンデ
ィング面を与えている。導電リング３０、３２の隆起ボ
ンディング面は、ＶＤＤおよびＶＳＳの如きパワー母線
を集積回路チップに対して、より均一に分配された形に
て相互接続するのに特に有用である。何故ならば、チッ
プの複数の、パワー母線ボンディングパッドをリングに
接続できるからである。これらリングは、金属から打ち
抜き、またはエッチングにより形成され、ワイヤボンデ
ィングのために一面をメッキされる。例えば、銅に金メ
ッキされる。これらリングは、両面感圧テープの如き接
着剤またはその他の適当な材料を使用して基体面上に積
層される。これらリングは、接着テープまたは半田マス
ク材料でありうる絶縁体で基体上の金属トレースから分
離される。これらリングは、これらにボンディングされ
たワイヤと基体ボンディングフィンガーにボンディング
されたワイヤとの間に垂直方向の分離を与えるに十分な
厚みとされる。これらリングは、ワイヤボンディング２
６によって基体に接続されうる。
【００１０】
【発明の効果】パワーおよび接地ボンディングのために
隆起導電面を有するリングを使用することにより、パッ
ケージの電気的性能および効率が改善され、チップに対
するパワーの分配をよりよくすることができる。何故な
らば、パワーおよび接地のためにリングにより多くのワ
イヤをボンディングすることができるからである。基体
上にパワーおよび接地ボンディングのための異なるシェ
ルフを作ることにより、多重シェルフパッケージを作製
する低コストの方法が提供される。垂直分離により、す
べてのボンディングを同じレベルにて行う場合に比べ
て、パッケージにおいてより多くのボンディングを行う
ことができる。
【００１１】特定の実施例について本発明を説明してき
たのであるが、これらの説明は、本発明の単なる例示で
あり、本発明をこれに限定しようとするものではない。
本特許請求の範囲の各請求項によって限定されるような
本発明の真の精神および範囲から逸脱することなく、種
々な変形態様が当業者には考えつくことである。
【図面の簡単な説明】
【図１】本発明によるボンディングリングの使用を例示
するボールグリッドアレイパッケージの平面図である。
【図２】図１のパケージの２−２線にそってとった断面
図である。
【符号の説明】
１０ 基体 １２ ワイヤボンディングコンタクト １４ コンタクト １６ 導電貫通路 １８ 半田ボール ２０ 半導体チップ ２２ 半田マスク層 ２４ ワイヤボンディング ２６ ワイヤボンディング ３０ リング ３２ リング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クワイ エイチ ロウ アメリカ合衆国 カリフォルニア州 95014 クーパーティノ イースト エス テータス ドライヴ 10225 (72)発明者 マニアム アラガラートナム アメリカ合衆国 カリフォルニア州 95014 クーパーティノ デンプスター アベニュー 10424

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 上面、底面、金属層相互接続パターンお
    よび該相互接続パターンに接触する前記上面の複数のボ
    ンディングパッドを有する基体と、該基体の前記上面に
    取り付けられ、前記上面より上に隆起したボンディング
    面を有する少なくとも１つの導電リングと、前記基体の
    前記上面に取り付けられ、複数のボンディングパッドを
    有する集積回路チップと、該集積回路チップ上のボンデ
    ィングパッドを前記基体の前記上面および前記導電リン
    グの前記ボンディング面へ相互接続する複数のワイヤボ
    ンディングとを備えることを特徴とする集積回路パッケ
    ージ。
  2. 【請求項２】 前記導電リングは、該リングを前記集積
    回路チップへ接続する複数のワイヤボンディングで供給
    電圧を与える請求項１記載の集積回路パッケージ。
  3. 【請求項３】 前記集積回路チップへ２つの電圧レベル
    （ＶＤＤ、ＶＳＳ）を供給するための２つの同心導電リ
    ングを前記上面に備える請求項２記載の集積回路チッ
    プ。
  4. 【請求項４】 前記金属層相互接続パターンは、前記基
    体の前記上面にある請求項３記載の集積回路チップ。
  5. 【請求項５】 前記基体の前記底面にあって前記基体を
    通しての貫通路によって前記上面のボンディングパッド
    に相互接続される第２の金属層相互接続パターンを備え
    る請求項４記載の集積回路パッケージ。
  6. 【請求項６】 前記底面にあって前記基体を通しての貫
    通路によって該上面のボンディングパッドと相互接続さ
    れる複数の半田ボールパッドを備える請求項５記載の集
    積回路パッケージ。
  7. 【請求項７】 前記集積回路チップをマザーボードに相
    互接続するため前記半田ボールコンタクトに接触する複
    数の半田ボールを備える請求項６記載の集積回路パッケ
    ージ。
  8. 【請求項８】 前記底面にあって前記基体を通しての貫
    通路によって前記上面のボンディングパッドと相互接続
    する複数の半田ボールパッドを備える請求項３記載の集
    積回路パッケージ。
  9. 【請求項９】 前記集積回路チップをマザーボードに相
    互接続するために前記半田ボールコンタクトに接触する
    複数の半田ボールを備える請求項８記載の集積回路パッ
    ケージ。
  10. 【請求項１０】 前記基体の前記底面にあって前記基体
    を通しての貫通路によって前記上面の半田ボールと相互
    接続される複数の半田ボールパッドを備える請求項１記
    載の集積回路パッケージ。
  11. 【請求項１１】 前記集積回路チップをマザーボードに
    相互接続するために半田ボールコンタクトに接触する複
    数の半田ボールを備える請求項１０記載の集積回路パッ
    ケージ。
  12. 【請求項１２】 前記基体の前記底面にあって前記基体
    を通しての貫通路によって前記上面のボンディングパッ
    ドに相互接続される第２の金属層相互接続パターンを備
    える請求項１記載の集積回路パッケージ。
JP10109634A 1997-04-21 1998-04-20 隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ Pending JPH10326851A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/837,530 US5841191A (en) 1997-04-21 1997-04-21 Ball grid array package employing raised metal contact rings
US08/837530 1997-04-21

Publications (1)

Publication Number Publication Date
JPH10326851A true JPH10326851A (ja) 1998-12-08

Family

ID=25274731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10109634A Pending JPH10326851A (ja) 1997-04-21 1998-04-20 隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ

Country Status (2)

Country Link
US (1) US5841191A (ja)
JP (1) JPH10326851A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092219A (ja) * 2003-09-19 2005-04-07 Agilent Technol Inc 回折光学素子を作成する方法
WO2016099936A1 (en) * 2014-12-18 2016-06-23 Intel Corporation Ground via clustering for crosstalk mitigation

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1139116C (zh) * 1995-01-24 2004-02-18 英特尔公司 集成电路封装及具有该封装的计算机系统
US6603200B1 (en) * 1997-09-12 2003-08-05 Lsi Logic Corporation Integrated circuit package
JP2978861B2 (ja) * 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
WO2000038109A1 (en) * 1998-12-18 2000-06-29 Koninklijke Philips Electronics N.V. Data carrier module with integrated circuit and transmission coil
SG75154A1 (en) 1999-02-23 2000-09-19 Inst Of Microelectronics Plastic ball grid array package
US6023097A (en) * 1999-03-17 2000-02-08 Chipmos Technologies, Inc. Stacked multiple-chip module micro ball grid array packaging
TW409330B (en) * 1999-03-20 2000-10-21 United Microelectronics Corp Repairable multi-chip module package
US6414386B1 (en) * 2000-03-20 2002-07-02 International Business Machines Corporation Method to reduce number of wire-bond loop heights versus the total quantity of power and signal rings
US6448639B1 (en) * 2000-09-18 2002-09-10 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad
TW510034B (en) * 2001-11-15 2002-11-11 Siliconware Precision Industries Co Ltd Ball grid array semiconductor package
US6552430B1 (en) * 2002-01-30 2003-04-22 Texas Instruments Incorporated Ball grid array substrate with improved traces formed from copper based metal
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US20050194665A1 (en) * 2003-01-21 2005-09-08 Huang Chien P. Semiconductor package free of substrate and fabrication method thereof
US7342318B2 (en) * 2003-01-21 2008-03-11 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US20050184368A1 (en) * 2003-01-21 2005-08-25 Huang Chien P. Semiconductor package free of substrate and fabrication method thereof
US7423340B2 (en) * 2003-01-21 2008-09-09 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US7271493B2 (en) * 2003-01-21 2007-09-18 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US6793500B1 (en) 2003-09-18 2004-09-21 International Business Machines Corporation Radial contact pad footprint and wiring for electrical components
US8026611B2 (en) 2005-12-01 2011-09-27 Tessera, Inc. Stacked microelectronic packages having at least two stacked microelectronic elements adjacent one another
US20080246139A1 (en) * 2007-04-03 2008-10-09 Don Craven Polar hybrid grid array package
US8415785B1 (en) 2010-01-27 2013-04-09 Marvell International Ltd. Metal ring techniques and configurations
US9583426B2 (en) * 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US9230900B1 (en) * 2014-12-18 2016-01-05 Intel Corporation Ground via clustering for crosstalk mitigation
WO2019005110A1 (en) * 2017-06-30 2019-01-03 Intel Corporation DOUBLE-BAND REAR-SIDE METALLIZATION FOR IMPROVED ALT-FLI VENEER, MINIMUM KOZ REDUCTION, TEXTUAL INCREASE AND DROUGHT REGULATION

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092219A (ja) * 2003-09-19 2005-04-07 Agilent Technol Inc 回折光学素子を作成する方法
WO2016099936A1 (en) * 2014-12-18 2016-06-23 Intel Corporation Ground via clustering for crosstalk mitigation
US9515017B2 (en) 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US10026682B2 (en) 2014-12-18 2018-07-17 Intel Corporation Ground via clustering for crosstalk mitigation
US10854539B2 (en) 2014-12-18 2020-12-01 Intel Corporation Ground via clustering for crosstalk mitigation
US11244890B2 (en) 2014-12-18 2022-02-08 Intel Corporation Ground via clustering for crosstalk mitigation
US11742275B2 (en) 2014-12-18 2023-08-29 Intel Corporation Ground via clustering for crosstalk mitigation
US11901280B2 (en) 2014-12-18 2024-02-13 Intel Corporation Ground via clustering for crosstalk mitigation
US12482733B2 (en) 2014-12-18 2025-11-25 Intel Corporation Ground via clustering for crosstalk mitigation

Also Published As

Publication number Publication date
US5841191A (en) 1998-11-24

Similar Documents

Publication Publication Date Title
JPH10326851A (ja) 隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ
JP4731883B2 (ja) ダブルスタックされたｂｇａパッケージ及び多重スタックされたｂｇａパッケージ
US6326696B1 (en) Electronic package with interconnected chips
US6531338B2 (en) Method of manufacturing a semiconductor structure having stacked semiconductor devices
US5744862A (en) Reduced thickness semiconductor device with IC packages mounted in openings on substrate
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
US20030201545A1 (en) Multiple chips bonded to packaging structure with low noise and multiple selectable functions
JPH01157561A (ja) マルチプレーンチップ組立体
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JPH081936B2 (ja) チップ・キャリア及びその製造方法
KR20050023538A (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US6294838B1 (en) Multi-chip stacked package
CN100375272C (zh) 热方面增强的部件基片
KR19990006158A (ko) 볼 그리드 어레이 패키지
EP0590915A1 (en) Chip on board assembly
US6413102B2 (en) Center bond flip chip semiconductor carrier and a method of making and using it
JP3413147B2 (ja) 多重回線グリッド・アレイ・パッケージ
US6057594A (en) High power dissipating tape ball grid array package
KR100533763B1 (ko) 반도체패키지
TWI464836B (zh) 具有第二基板以促進核心功率及接地分佈之積體電路
US20030080418A1 (en) Semiconductor device having power supply pads arranged between signal pads and substrate edge
JPH1093013A (ja) 半導体装置
JPH1084011A (ja) 半導体装置及びこの製造方法並びにその実装方法
US6674163B1 (en) Package structure for a semiconductor device
CN101278401A (zh) 具有低电阻和电感的高电流半导体装置系统