JPH103284A - 液晶駆動用回路及び該回路を有する液晶表示装置 - Google Patents
液晶駆動用回路及び該回路を有する液晶表示装置Info
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- JPH103284A JPH103284A JP17542496A JP17542496A JPH103284A JP H103284 A JPH103284 A JP H103284A JP 17542496 A JP17542496 A JP 17542496A JP 17542496 A JP17542496 A JP 17542496A JP H103284 A JPH103284 A JP H103284A
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Abstract
(57)【要約】
【課題】 アクティブマトリクス型の液晶パネルを有
し、映像信号としてインターレース信号とノンインター
レース信号のいずれも表示し得る液晶表示装置におい
て、コストの削減、低消費電力及び小型化を図る。 【解決手段】 ラインメモリ部３を用いて、入力端子１
ａから入力したインターレース信号を倍速化して擬似的
にノンインターレース信号に変換し、信号切り換え回路
によって、入力端子１ｂ−１〜１ｂ−４から入力された
ノンインターレース信号との選択・切り換えを行なうこ
とにより、ガンマ回路１４以降の回路を共有する。
し、映像信号としてインターレース信号とノンインター
レース信号のいずれも表示し得る液晶表示装置におい
て、コストの削減、低消費電力及び小型化を図る。 【解決手段】 ラインメモリ部３を用いて、入力端子１
ａから入力したインターレース信号を倍速化して擬似的
にノンインターレース信号に変換し、信号切り換え回路
によって、入力端子１ｂ−１〜１ｂ−４から入力された
ノンインターレース信号との選択・切り換えを行なうこ
とにより、ガンマ回路１４以降の回路を共有する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶パネルと、インターレース信号を線順次走
査信号に変換するメモリ手段を設けた液晶表示装置にお
いて、特にコンピュータからのノンインターレース信号
を入力する手段を設けた液晶表示装置に関する。
クス型の液晶パネルと、インターレース信号を線順次走
査信号に変換するメモリ手段を設けた液晶表示装置にお
いて、特にコンピュータからのノンインターレース信号
を入力する手段を設けた液晶表示装置に関する。
【０００２】
【従来の技術】表示装置に画像や映像を表示するために
送信される映像信号にはＮＴＳＣやＰＡＬといったイン
ターレース信号とＶＧＡ、ＳＶＧＡといったノンインタ
ーレース信号がある。
送信される映像信号にはＮＴＳＣやＰＡＬといったイン
ターレース信号とＶＧＡ、ＳＶＧＡといったノンインタ
ーレース信号がある。
【０００３】図２にインターレース信号の走査線の模式
図を示す。図中、Ｏn は奇数行のｎ番目の行を示し、Ｅ
n は偶数行のｎ番目の行を示す。インターレース走査に
おいては、奇数フィールドにおいて奇数行を飛び越し走
査した後、偶数フィールドにおいてその間を埋める形で
偶数行を走査し、３０Ｈｚ（ＮＴＳＣ）もしくは２５Ｈ
ｚ（ＰＡＬ）で１枚の映像（１フレーム）を完成させ
る。従って、１水平走査期間は６３．５μｓ（ＮＴＳ
Ｃ）もしくは６４μｓ（ＰＡＬ）となる。
図を示す。図中、Ｏn は奇数行のｎ番目の行を示し、Ｅ
n は偶数行のｎ番目の行を示す。インターレース走査に
おいては、奇数フィールドにおいて奇数行を飛び越し走
査した後、偶数フィールドにおいてその間を埋める形で
偶数行を走査し、３０Ｈｚ（ＮＴＳＣ）もしくは２５Ｈ
ｚ（ＰＡＬ）で１枚の映像（１フレーム）を完成させ
る。従って、１水平走査期間は６３．５μｓ（ＮＴＳ
Ｃ）もしくは６４μｓ（ＰＡＬ）となる。
【０００４】図３にノンインターレース信号の走査線の
模式図を示す。図中、Ｆn はｎ番目の行を示す。ノンイ
ンターレース走査においては、各フィールドにおいて全
ての行を上から下へ順次に走査し１枚の映像を完成させ
る。フレーム周波数は約５０Ｈｚ〜６０Ｈｚであり、１
水平走査期間はインターレース信号の半分の３０μｓ程
度となる。
模式図を示す。図中、Ｆn はｎ番目の行を示す。ノンイ
ンターレース走査においては、各フィールドにおいて全
ての行を上から下へ順次に走査し１枚の映像を完成させ
る。フレーム周波数は約５０Ｈｚ〜６０Ｈｚであり、１
水平走査期間はインターレース信号の半分の３０μｓ程
度となる。
【０００５】従来、同一の液晶パネル上に、インターレ
ース信号とノンインターレース信号の両者を表示可能と
した液晶表示装置としては、フレームメモリを用いたも
のがあった。図４にそのブロック図を示す。図中、１ａ
は第一の映像信号入力端子であり、ここではインターレ
ース信号であるＮＴＳＣのＴＶ信号を入力する。２は第
一の映像信号の信号処理部として、ここではコンポジッ
ト信号をＲＧＢ色信号に変換するデコーダ部である。１
ｂ−１〜１ｂ−３は第二の映像信号入力端子であり、こ
こではノンインターレース信号であるＶＧＡ信号の入力
端子（Ｒ、Ｇ、Ｂ）とする。４１はＡ／Ｄ変換部であ
り、４２はフレームメモリ部、４３はＤ／Ａ変換部であ
る。１１は第二の映像信号の位相調整部であり、アナロ
グディレイやサンプルホールド回路で構成される。１２
は液晶の画素の色配列に合わせて信号線に送る色を切り
換える色切り換え回路である。１３は第一の映像信号と
第二の映像信号を選択し切り換える信号切り換え回路で
ある。４は信号を所定の期間毎に順次正転・反転に切り
換え液晶駆動用の信号とする正転・反転切り換えアン
プ、５はメモリ制御と反転制御、及び液晶パネル駆動用
のパルスを形成するロジック部である。６はアクティブ
マトリクス型の液晶パネルを示し、このうち７は水平方
向の走査手段としての水平シフトレジスタ（ＨＳＲ）、
８は垂直方向の走査手段としての垂直シフトレジスタ
（ＶＳＲ）、９は画素部である。
ース信号とノンインターレース信号の両者を表示可能と
した液晶表示装置としては、フレームメモリを用いたも
のがあった。図４にそのブロック図を示す。図中、１ａ
は第一の映像信号入力端子であり、ここではインターレ
ース信号であるＮＴＳＣのＴＶ信号を入力する。２は第
一の映像信号の信号処理部として、ここではコンポジッ
ト信号をＲＧＢ色信号に変換するデコーダ部である。１
ｂ−１〜１ｂ−３は第二の映像信号入力端子であり、こ
こではノンインターレース信号であるＶＧＡ信号の入力
端子（Ｒ、Ｇ、Ｂ）とする。４１はＡ／Ｄ変換部であ
り、４２はフレームメモリ部、４３はＤ／Ａ変換部であ
る。１１は第二の映像信号の位相調整部であり、アナロ
グディレイやサンプルホールド回路で構成される。１２
は液晶の画素の色配列に合わせて信号線に送る色を切り
換える色切り換え回路である。１３は第一の映像信号と
第二の映像信号を選択し切り換える信号切り換え回路で
ある。４は信号を所定の期間毎に順次正転・反転に切り
換え液晶駆動用の信号とする正転・反転切り換えアン
プ、５はメモリ制御と反転制御、及び液晶パネル駆動用
のパルスを形成するロジック部である。６はアクティブ
マトリクス型の液晶パネルを示し、このうち７は水平方
向の走査手段としての水平シフトレジスタ（ＨＳＲ）、
８は垂直方向の走査手段としての垂直シフトレジスタ
（ＶＳＲ）、９は画素部である。
【０００６】図４の構成において、インターレース信号
の入力時は、入力端子１ａに入力された信号がデコード
部２でカラーデコードされた後、フレームメモリ部４２
により線順次走査信号に変換され、液晶パネル６が１フ
ィールド毎に書き換えられる。また、ノンインターレー
ス信号の入力時には、入力端子１ｂ−１〜１ｂ〜３に入
力された信号が、位相調整部１１、色切り換え回路１２
を経て、線順次走査信号のまま液晶パネル６を１フィー
ルド毎に書き換える。
の入力時は、入力端子１ａに入力された信号がデコード
部２でカラーデコードされた後、フレームメモリ部４２
により線順次走査信号に変換され、液晶パネル６が１フ
ィールド毎に書き換えられる。また、ノンインターレー
ス信号の入力時には、入力端子１ｂ−１〜１ｂ〜３に入
力された信号が、位相調整部１１、色切り換え回路１２
を経て、線順次走査信号のまま液晶パネル６を１フィー
ルド毎に書き換える。
【０００７】上記構成においては、インターレース信号
を一旦フレームメモリ部４２に記憶し、偶数フィールド
と奇数フィールドの飛び越し走査信号を交互に読み出し
て線順次走査信号に変換した後、ノンインターレース信
号と同じ信号処理系を通して液晶を駆動する。一方、ノ
ンインターレース信号は、フレームメモリ部４２を介さ
ずに信号処理系を通して液晶を駆動する。
を一旦フレームメモリ部４２に記憶し、偶数フィールド
と奇数フィールドの飛び越し走査信号を交互に読み出し
て線順次走査信号に変換した後、ノンインターレース信
号と同じ信号処理系を通して液晶を駆動する。一方、ノ
ンインターレース信号は、フレームメモリ部４２を介さ
ずに信号処理系を通して液晶を駆動する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の液晶表示装置においては、フレームメモリ自体
が高価格であること、またデジタル化された映像信号を
扱うためのＡ／Ｄ変換部４１、Ｄ／Ａ変換部４３などの
システムの大規模化のために、高コスト、高消費電力で
あり、また小型化しにくいという問題があった。これら
の問題は、特にＨＭＤ（ヘッドマウントディスプレイ）
などの超小型、電池駆動の応用製品への搭載に関して問
題となる。
た従来の液晶表示装置においては、フレームメモリ自体
が高価格であること、またデジタル化された映像信号を
扱うためのＡ／Ｄ変換部４１、Ｄ／Ａ変換部４３などの
システムの大規模化のために、高コスト、高消費電力で
あり、また小型化しにくいという問題があった。これら
の問題は、特にＨＭＤ（ヘッドマウントディスプレイ）
などの超小型、電池駆動の応用製品への搭載に関して問
題となる。
【０００９】本発明は、上記問題を解決し、インターレ
ース信号とノンインターレース信号のいずれでも表示が
可能であり且つ小型で低消費電力の液晶表示装置を提供
することにある。
ース信号とノンインターレース信号のいずれでも表示が
可能であり且つ小型で低消費電力の液晶表示装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、安価で且つ小
型で構成が簡単なラインメモリを用いてインターレース
信号を倍速化し、擬似的にノンインターレース信号に変
換し、該変換されたインターレース信号とノンインター
レース信号とを切り換える手段を設けて、その出力信号
を交流反転化し液晶駆動用の信号とする後段部分を共有
化することにより、低コスト、低消費電力、小型の液晶
表示装置を実現したものである。
型で構成が簡単なラインメモリを用いてインターレース
信号を倍速化し、擬似的にノンインターレース信号に変
換し、該変換されたインターレース信号とノンインター
レース信号とを切り換える手段を設けて、その出力信号
を交流反転化し液晶駆動用の信号とする後段部分を共有
化することにより、低コスト、低消費電力、小型の液晶
表示装置を実現したものである。
【００１１】即ち請求項１〜３の発明は、第一の映像信
号を入力する第一の映像信号入力手段と、該第一の映像
信号入力手段に入力された第一の映像信号を倍速化する
ラインメモリ手段と、第二の映像信号を入力する第二の
映像信号入力手段と、上記ラインメモリ手段において倍
速化された第一の映像信号と上記第二の映像信号入力手
段からの第二の映像信号のいずれかを選択し切り換える
信号切り換え手段と、該信号切り換え手段からの出力信
号を交流反転する反転手段とを有することを特徴とする
液晶駆動用回路であり、請求項４の発明は、該液晶駆動
用回路と、アクティブマトリクス型の液晶パネルとを有
することを特徴とする液晶表示装置である。
号を入力する第一の映像信号入力手段と、該第一の映像
信号入力手段に入力された第一の映像信号を倍速化する
ラインメモリ手段と、第二の映像信号を入力する第二の
映像信号入力手段と、上記ラインメモリ手段において倍
速化された第一の映像信号と上記第二の映像信号入力手
段からの第二の映像信号のいずれかを選択し切り換える
信号切り換え手段と、該信号切り換え手段からの出力信
号を交流反転する反転手段とを有することを特徴とする
液晶駆動用回路であり、請求項４の発明は、該液晶駆動
用回路と、アクティブマトリクス型の液晶パネルとを有
することを特徴とする液晶表示装置である。
【００１２】
［実施形態１］図１に本発明の実施形態１として、アナ
ログラインメモリを用いてインターレース信号とノンイ
ンターレース信号の両者に対応した液晶表示装置のブロ
ック図を示す。本実施形態では、第一の映像信号として
インターレース信号のＮＴＳＣ信号を、第二の映像信号
としてノンインターレース信号としてＶＧＡ信号を表示
する場合を示す。
ログラインメモリを用いてインターレース信号とノンイ
ンターレース信号の両者に対応した液晶表示装置のブロ
ック図を示す。本実施形態では、第一の映像信号として
インターレース信号のＮＴＳＣ信号を、第二の映像信号
としてノンインターレース信号としてＶＧＡ信号を表示
する場合を示す。
【００１３】図中１ａは第一の映像信号入力手段である
第一の映像信号入力端子、１ｂ−１〜１ｂ〜４はＶＧＡ
信号のＲ、Ｇ、Ｂ及び同期信号を入力する第二の映像信
号入力手段である第二の映像信号入力端子、３は第一の
映像信号入力端子に入力されたＮＴＳＣ信号を倍速化
し、擬似的にノンインターレース信号に変換するライン
メモリ手段であるアナログランメモリ部である。１１は
第二の映像信号の位相調整回路である位相調整部であ
り、例えばディレイラインのようなアナログ遅延素子
や、サンプルホールド回路により構成され、これによ
り、液晶パネル６の水平方向の画素の空間的な配置に対
して信号の位相を合わせている。
第一の映像信号入力端子、１ｂ−１〜１ｂ〜４はＶＧＡ
信号のＲ、Ｇ、Ｂ及び同期信号を入力する第二の映像信
号入力手段である第二の映像信号入力端子、３は第一の
映像信号入力端子に入力されたＮＴＳＣ信号を倍速化
し、擬似的にノンインターレース信号に変換するライン
メモリ手段であるアナログランメモリ部である。１１は
第二の映像信号の位相調整回路である位相調整部であ
り、例えばディレイラインのようなアナログ遅延素子
や、サンプルホールド回路により構成され、これによ
り、液晶パネル６の水平方向の画素の空間的な配置に対
して信号の位相を合わせている。
【００１４】１２は液晶パネル６の垂直信号線に接続し
ている画素の色配列に合わせて色を切り換える色切り換
え回路である。１３はアナログラインメモリ部３から出
力された倍速化された第一の映像信号（インターレース
信号）と、位相調整部１１から出力された第二の映像信
号（ノンインターレース信号）のいずれかを選択し、切
り換える信号切り換え手段である信号切り換え回路であ
る。１４はＣＲＴに適したガンマ特性となっている映像
信号を液晶の電圧−透過率特性に合わせたガンマ特性に
変換するためのガンマ回路である。４は映像信号を液晶
表示用の交流反転信号にするための反転手段である、正
転・反転切り換えアンプである。
ている画素の色配列に合わせて色を切り換える色切り換
え回路である。１３はアナログラインメモリ部３から出
力された倍速化された第一の映像信号（インターレース
信号）と、位相調整部１１から出力された第二の映像信
号（ノンインターレース信号）のいずれかを選択し、切
り換える信号切り換え手段である信号切り換え回路であ
る。１４はＣＲＴに適したガンマ特性となっている映像
信号を液晶の電圧−透過率特性に合わせたガンマ特性に
変換するためのガンマ回路である。４は映像信号を液晶
表示用の交流反転信号にするための反転手段である、正
転・反転切り換えアンプである。
【００１５】６はアクティブマトリクス型の液晶パネル
であり、水平方向の走査手段としての水平シフトレジス
タ（ＨＳＲ）７、垂直方向の走査手段としての垂直シフ
トレジスタ（ＶＳＲ）、画素部９を有している。
であり、水平方向の走査手段としての水平シフトレジス
タ（ＨＳＲ）７、垂直方向の走査手段としての垂直シフ
トレジスタ（ＶＳＲ）、画素部９を有している。
【００１６】１５は第一及び第二の映像信号の同期信号
を受けて、ロジック部を同期制御するためのＰＬＬ部で
あり、５はＰＬＬ部において同期した制御パルスを形成
し、アナログラインメモリ部３、位相調整部１１、正転
・反転切り換えアンプ４、液晶パネル６を駆動するロジ
ック部である。
を受けて、ロジック部を同期制御するためのＰＬＬ部で
あり、５はＰＬＬ部において同期した制御パルスを形成
し、アナログラインメモリ部３、位相調整部１１、正転
・反転切り換えアンプ４、液晶パネル６を駆動するロジ
ック部である。
【００１７】図５に、本実施形態におけるアナログライ
ンメモリ部３のブロック図を示す。図中、４５はメモリ
段の入力段、４６はメモリ書き込み手段としての書き込
み用シフトレジスタ（ＷＳＲ）、４７はＷＳＲ用のスタ
ートパルス（ＷＳＴ）入力端子、４８−１，４８−２は
ＷＳＲ用の二相転送クロック（ＷＣＬＫ１、ＷＣＬＫ
２）入力端子、４９はメモリ読み出し用シフトレジスタ
（ＲＳＲ）、５０はＲＳＲ用のスタートパルス（ＲＳ
Ｔ）入力端子、５１はＲＳＲ用の転送クロック（ＲＣＬ
Ｋ）入力端子、５２は液晶パネルの色配列に合わせて液
晶パネルの信号線に送る信号を切り換えるための切り換
え制御部である。
ンメモリ部３のブロック図を示す。図中、４５はメモリ
段の入力段、４６はメモリ書き込み手段としての書き込
み用シフトレジスタ（ＷＳＲ）、４７はＷＳＲ用のスタ
ートパルス（ＷＳＴ）入力端子、４８−１，４８−２は
ＷＳＲ用の二相転送クロック（ＷＣＬＫ１、ＷＣＬＫ
２）入力端子、４９はメモリ読み出し用シフトレジスタ
（ＲＳＲ）、５０はＲＳＲ用のスタートパルス（ＲＳ
Ｔ）入力端子、５１はＲＳＲ用の転送クロック（ＲＣＬ
Ｋ）入力端子、５２は液晶パネルの色配列に合わせて液
晶パネルの信号線に送る信号を切り換えるための切り換
え制御部である。
【００１８】５８はサンプルホールド回路であり、５９
が該サンプルホールド回路５８の入力端子である。
が該サンプルホールド回路５８の入力端子である。
【００１９】５３はメモリの出力段であり、５４Ｒ、５
４Ｇ、５４ＢはそれぞれＲＧＢ信号の入力端子であり、
５５Ａ、５５Ｂ、５５ＣはそれぞれＲとＧ、ＧとＢ、Ｂ
とＲを液晶画面の偶数行と奇数行で切り換え制御部５２
のスイッチで切り換えて出力する出力端子であり、５６
が切り換え制御部５２の入力端子である。
４Ｇ、５４ＢはそれぞれＲＧＢ信号の入力端子であり、
５５Ａ、５５Ｂ、５５ＣはそれぞれＲとＧ、ＧとＢ、Ｂ
とＲを液晶画面の偶数行と奇数行で切り換え制御部５２
のスイッチで切り換えて出力する出力端子であり、５６
が切り換え制御部５２の入力端子である。
【００２０】５７ａ〜５７ｆはＲＧＢ各色２本ずつのメ
モリ列であり、この部分の具体的な構成例を図６に示
す。ここで６０Ａ〜６０Ｃは図５において切り換え制御
部２５とサンプルホールド回路５８の間のメモリの出力
線を示す。また、５７ａ〜５７ｆの１〜ｎはそれぞれメ
モリ列の１〜ｎビット目までを表わす。信号を読み出す
時は入力端子５６からの切り換え信号により、５７ａ，
５７ｃ，５７ｅか５７ｂ，５７ｄ，５７ｆを選択する。
モリ列であり、この部分の具体的な構成例を図６に示
す。ここで６０Ａ〜６０Ｃは図５において切り換え制御
部２５とサンプルホールド回路５８の間のメモリの出力
線を示す。また、５７ａ〜５７ｆの１〜ｎはそれぞれメ
モリ列の１〜ｎビット目までを表わす。信号を読み出す
時は入力端子５６からの切り換え信号により、５７ａ，
５７ｃ，５７ｅか５７ｂ，５７ｄ，５７ｆを選択する。
【００２１】図７に、本実施形態の液晶表示装置におい
てインターレース信号を表示する場合の、水平走査期間
における液晶及びメモリ駆動のタイミングを示す。図
中、ＳＧ１Ｒは赤色の映像信号、ＳＧ１Ｇは緑色の映像
信号、ＳＧ１Ｂは青色の映像信号、ＳＧ２はＷＳＴ、Ｓ
Ｇ３はＷＣＬＫ１、ＳＧ４はＷＣＬＫ２、ＳＧ５はＲＳ
Ｔ、ＳＧ６はＲＣＬＫ、ＳＧ７は色選択切り換え信号、
ＳＧ８Ａ〜ＳＧ８Ｃはメモリ部から出力される線順次走
査信号に変換された信号、ＳＧ９は水平シフトレジスタ
（ＨＳＲ）のスタートパルス（ＨＳＴ）、ＳＧ１０及び
ＳＧ１１はそれぞれＨＳＲの二相クロックパルス（Ｈ
１、Ｈ２）である。
てインターレース信号を表示する場合の、水平走査期間
における液晶及びメモリ駆動のタイミングを示す。図
中、ＳＧ１Ｒは赤色の映像信号、ＳＧ１Ｇは緑色の映像
信号、ＳＧ１Ｂは青色の映像信号、ＳＧ２はＷＳＴ、Ｓ
Ｇ３はＷＣＬＫ１、ＳＧ４はＷＣＬＫ２、ＳＧ５はＲＳ
Ｔ、ＳＧ６はＲＣＬＫ、ＳＧ７は色選択切り換え信号、
ＳＧ８Ａ〜ＳＧ８Ｃはメモリ部から出力される線順次走
査信号に変換された信号、ＳＧ９は水平シフトレジスタ
（ＨＳＲ）のスタートパルス（ＨＳＴ）、ＳＧ１０及び
ＳＧ１１はそれぞれＨＳＲの二相クロックパルス（Ｈ
１、Ｈ２）である。
【００２２】アナログラインメモリ部に入力した各色の
信号は、液晶パネルの偶数行と奇数行用の２つのメモリ
に記憶される。この時、通常は偶数行と奇数行で同色の
画素の水平方向の位置を半周期（１．５画素）ずらして
配置しているため、メモリのサンプリングタイミングも
半周期（１．５画素）ずらして書き込む。このようにし
て、倍密度でサンプリングされた信号は、読み出し時に
は色切り換え信号ＳＧ７により一つおきに取り出され、
読み出し用のシフトレジスタ（ＲＳＲ）により１水平走
査期間に２回連続して走査されることにより、液晶画面
の画素配置に合うよう順番を並び変えた偶数行、奇数行
の２つのシリアル信号に直される。こうして１水平走査
期間に１行分の情報を持つインターレース信号を倍速化
して、２行分の情報を擬似的に作り出し、線順次走査信
号への変換が行なわれる。
信号は、液晶パネルの偶数行と奇数行用の２つのメモリ
に記憶される。この時、通常は偶数行と奇数行で同色の
画素の水平方向の位置を半周期（１．５画素）ずらして
配置しているため、メモリのサンプリングタイミングも
半周期（１．５画素）ずらして書き込む。このようにし
て、倍密度でサンプリングされた信号は、読み出し時に
は色切り換え信号ＳＧ７により一つおきに取り出され、
読み出し用のシフトレジスタ（ＲＳＲ）により１水平走
査期間に２回連続して走査されることにより、液晶画面
の画素配置に合うよう順番を並び変えた偶数行、奇数行
の２つのシリアル信号に直される。こうして１水平走査
期間に１行分の情報を持つインターレース信号を倍速化
して、２行分の情報を擬似的に作り出し、線順次走査信
号への変換が行なわれる。
【００２３】表１にインターレース信号を表示する場合
の、液晶パネル上にフィールド毎に各行（２ｎ〜２ｎ＋
２）へ書き込まれる信号を示す。ここでＯn （ｍ）及び
Ｏn’（ｍ）はｍフレーム目のインターレース信号の奇
数行のｎ番目の信号をパネルの偶数行と奇数行の画素配
列に合わせてそれぞれ異なるタイミングでサンプリング
したデータである。
の、液晶パネル上にフィールド毎に各行（２ｎ〜２ｎ＋
２）へ書き込まれる信号を示す。ここでＯn （ｍ）及び
Ｏn’（ｍ）はｍフレーム目のインターレース信号の奇
数行のｎ番目の信号をパネルの偶数行と奇数行の画素配
列に合わせてそれぞれ異なるタイミングでサンプリング
したデータである。
【００２４】
【表１】
【００２５】画面の偶数行、奇数行とも共に１フィール
ド（６０Ｈｚ）毎に書き換えられるため、フリッカの問
題を生じることはない。また、１フィールドで見ると垂
直の解像度は原信号の半分になってしまうが、次の１フ
ィールドで１行ずらして表示することにより擬似的に垂
直解像度を上げている。
ド（６０Ｈｚ）毎に書き換えられるため、フリッカの問
題を生じることはない。また、１フィールドで見ると垂
直の解像度は原信号の半分になってしまうが、次の１フ
ィールドで１行ずらして表示することにより擬似的に垂
直解像度を上げている。
【００２６】次にノンインターレース信号を表示する場
合について説明する。図８にこの時の水平走査期間にお
ける液晶パネルの駆動タイミングを示す。図中、ＳＧ１
Ｒは赤色の映像信号、ＳＧ１Ｇは緑色の映像信号、ＳＧ
１Ｂは青色の映像信号、ＳＧ７は色選択切り換え信号、
ＳＧ８Ａ〜ＳＧ８Ｃは色切り換え回路から出力される信
号、ＳＧ９はＨＳＴ、ＳＧ１０はＨ１、ＳＧ１１はＨ２
である。
合について説明する。図８にこの時の水平走査期間にお
ける液晶パネルの駆動タイミングを示す。図中、ＳＧ１
Ｒは赤色の映像信号、ＳＧ１Ｇは緑色の映像信号、ＳＧ
１Ｂは青色の映像信号、ＳＧ７は色選択切り換え信号、
ＳＧ８Ａ〜ＳＧ８Ｃは色切り換え回路から出力される信
号、ＳＧ９はＨＳＴ、ＳＧ１０はＨ１、ＳＧ１１はＨ２
である。
【００２７】元来水平走査周波数がインターレース信号
の倍のノンインターレース信号は、液晶パネルの画素配
列に合わせて色及び位相調整を行った後、メモリから出
力した信号と同じ信号処理系を用いて液晶駆動用の信号
波形に変換される。
の倍のノンインターレース信号は、液晶パネルの画素配
列に合わせて色及び位相調整を行った後、メモリから出
力した信号と同じ信号処理系を用いて液晶駆動用の信号
波形に変換される。
【００２８】表２にノンインターレース信号を表示する
場合の、液晶パネル上にフィールド毎に各行（ｎ〜ｎ＋
４）へ書き込まれる信号を示す。ここでＦn （ｍ）及び
Ｆn’（ｍ）はｍフィールド目のノンインターレース信
号のｎ番目の信号をパネルの偶数行と奇数行の画素配列
に合わせてそれぞれ異なるタイミングでサンプリングし
たデータである。ノンインターレース信号においては、
垂直解像度を落とすことなく、１フィールド毎に画面の
書き換えが実現できる。
場合の、液晶パネル上にフィールド毎に各行（ｎ〜ｎ＋
４）へ書き込まれる信号を示す。ここでＦn （ｍ）及び
Ｆn’（ｍ）はｍフィールド目のノンインターレース信
号のｎ番目の信号をパネルの偶数行と奇数行の画素配列
に合わせてそれぞれ異なるタイミングでサンプリングし
たデータである。ノンインターレース信号においては、
垂直解像度を落とすことなく、１フィールド毎に画面の
書き換えが実現できる。
【００２９】
【表２】
【００３０】本発明においては、インターレース信号と
ノンインターレース信号という異なる垂直走査方法の信
号に対して、ガンマ回路以降の液晶駆動用信号処理系を
共有化することができ、これにより、回路の小規模化、
低コスト化が実現される。
ノンインターレース信号という異なる垂直走査方法の信
号に対して、ガンマ回路以降の液晶駆動用信号処理系を
共有化することができ、これにより、回路の小規模化、
低コスト化が実現される。
【００３１】また、アナログラインメモリを用いたこと
により低消費電力化が図られ、またノイズも小さくな
る。
により低消費電力化が図られ、またノイズも小さくな
る。
【００３２】［実施形態２］本発明の実施形態２とし
て、デジタルラインメモリを用いた液晶表示装置のブロ
ック図を図９に示す。
て、デジタルラインメモリを用いた液晶表示装置のブロ
ック図を図９に示す。
【００３３】本実施形態においても、第一の映像信号と
してインターレース信号のＮＴＳＣ信号を、第二の映像
信号としてノンインターレース信号としてＶＧＡ信号を
表示する場合を示す。
してインターレース信号のＮＴＳＣ信号を、第二の映像
信号としてノンインターレース信号としてＶＧＡ信号を
表示する場合を示す。
【００３４】図中、図１と同じ部材には同じ符号を付し
て説明を省略する。本実施形態はラインメモリとしてデ
ジタルラインメモリ部９１を有しており、よって、実施
形態のガンマ回路１４にはデジタルガンマ回路９２、正
転・反転切り換えアンプ４にはデジタル的に映像信号を
加減算して正転・反転切り換えを行なうデジタル正転・
反転切り換えアンプ９３が用いられ、且つ、Ａ／Ｄ変換
部４１とＤ／Ａ変換部４３が用いられている。
て説明を省略する。本実施形態はラインメモリとしてデ
ジタルラインメモリ部９１を有しており、よって、実施
形態のガンマ回路１４にはデジタルガンマ回路９２、正
転・反転切り換えアンプ４にはデジタル的に映像信号を
加減算して正転・反転切り換えを行なうデジタル正転・
反転切り換えアンプ９３が用いられ、且つ、Ａ／Ｄ変換
部４１とＤ／Ａ変換部４３が用いられている。
【００３５】本実施形態では、実施形態１に比べるとＡ
／Ｄ変換部とＤ／Ａ変換部が加わる分、回路が大きくな
るが、実施形態１と同様に、ガンマ回路以降の液晶駆動
用信号処理系が共有化されるため、従来に比較して回路
の小規模化、低コスト化が実現される。また、処理をデ
ジタル的に行なうことにより、信号調整の簡略化が行な
え、信号の精度の面においても高い精度での信号処理が
実現される。
／Ｄ変換部とＤ／Ａ変換部が加わる分、回路が大きくな
るが、実施形態１と同様に、ガンマ回路以降の液晶駆動
用信号処理系が共有化されるため、従来に比較して回路
の小規模化、低コスト化が実現される。また、処理をデ
ジタル的に行なうことにより、信号調整の簡略化が行な
え、信号の精度の面においても高い精度での信号処理が
実現される。
【００３６】
【発明の効果】以上詳述したように、本発明によると、
安価で且つ小型で構成が簡単なラインメモリを用いてい
るため、回路を小規模化し消費電力及びコストの削減及
び小型化を図ることができ、各種機器への搭載や電池駆
動機器への応用が可能となる。
安価で且つ小型で構成が簡単なラインメモリを用いてい
るため、回路を小規模化し消費電力及びコストの削減及
び小型化を図ることができ、各種機器への搭載や電池駆
動機器への応用が可能となる。
【図１】本発明の実施形態１の液晶表示装置のブロック
図を示す。
図を示す。
【図２】インターレース信号の走査線の模式図である。
【図３】ノンインターレース信号の走査線の模式図であ
る。
る。
【図４】従来の液晶表示装置のブロック図である。
【図５】本発明の実施形態１の液晶表示装置のアナログ
ラインメモリ部のブロック図である。
ラインメモリ部のブロック図である。
【図６】本発明の実施形態１の液晶表示装置のアナログ
ラインメモリ部のメモリ列の具体的な構成例を示す図で
ある。
ラインメモリ部のメモリ列の具体的な構成例を示す図で
ある。
【図７】本発明の実施形態１の液晶表示装置でインター
レース信号を表示する場合の液晶及びメモリ駆動タイミ
ング図である。
レース信号を表示する場合の液晶及びメモリ駆動タイミ
ング図である。
【図８】本発明の実施形態１の液晶表示装置でノンイン
ターレース信号を表示する場合の液晶及びメモリ駆動タ
イミング図である。
ターレース信号を表示する場合の液晶及びメモリ駆動タ
イミング図である。
【図９】本発明の実施形態２の液晶表示装置のブロック
図である。
図である。
１ａ 第一の映像信号入力端子 １ｂ−１〜１ｂ−４ 第二の映像信号入力端子 ２ デコーダ部 ３ アナログラインメモリ部 ４ 正転・反転制御アンプ ５ ロジック部 ６ 液晶パネル ７ 水平シフトレジスタ（ＨＳＲ） ８ 垂直シフトレジスタ（ＶＳＲ） ９ 画素部 １１ 位相調整部 １２ 色切り換え回路 １３ 信号切り換え回路 １４ ガンマ回路 １５ ＰＬＬ部 ４１ Ａ／Ｄ変換部 ４２ フレームメモリ部 ４３ Ｄ／Ａ変換部 ４５ メモリ部の入力段 ４６ 書き込み用シフトレジスタ（ＷＳＲ） ４７ ＷＳＲ用のスタートパルス（ＷＳＴ）入力端子 ４８−１，４８−２ ＷＳＲの二相クロックパルス（Ｗ
ＣＬＫ１，ＷＣＬＫ２）入力端子 ４９ メモリ読み出し用シフトレジスタ（ＲＳＲ） ５０ ＲＳＲ用のスタートパルス（ＲＳＴ）入力端子 ５１ ＲＳＲ用の転送クロック（ＲＣＬＫ）入力端子 ５２ 切り換え制御部 ５３ メモリ出力段 ５４Ｒ，５４Ｇ，５４Ｂ ＲＧＢ信号入力端子 ５５Ａ，５５Ｂ，５５Ｃ 出力端子 ５６ 切り換え制御信号入力端子 ５７ａ〜５７ｆ メモリ列 ５８ サンプルホールド回路 ５９ サンプルホールドパルス入力端子 ６０Ａ〜６０Ｃ メモリ出力線 ９１ デジタルラインメモリ部 ９２ デジタルガンマ回路 ９３ デジタル正転・反転制御アンプ
ＣＬＫ１，ＷＣＬＫ２）入力端子 ４９ メモリ読み出し用シフトレジスタ（ＲＳＲ） ５０ ＲＳＲ用のスタートパルス（ＲＳＴ）入力端子 ５１ ＲＳＲ用の転送クロック（ＲＣＬＫ）入力端子 ５２ 切り換え制御部 ５３ メモリ出力段 ５４Ｒ，５４Ｇ，５４Ｂ ＲＧＢ信号入力端子 ５５Ａ，５５Ｂ，５５Ｃ 出力端子 ５６ 切り換え制御信号入力端子 ５７ａ〜５７ｆ メモリ列 ５８ サンプルホールド回路 ５９ サンプルホールドパルス入力端子 ６０Ａ〜６０Ｃ メモリ出力線 ９１ デジタルラインメモリ部 ９２ デジタルガンマ回路 ９３ デジタル正転・反転制御アンプ
Claims (4)
- 【請求項１】 第一の映像信号を入力する第一の映像信
号入力手段と、該第一の映像信号入力手段に入力された
第一の映像信号を倍速化するラインメモリ手段と、第二
の映像信号を入力する第二の映像信号入力手段と、上記
ラインメモリ手段において倍速化された第一の映像信号
と上記第二の映像信号入力手段からの第二の映像信号の
いずれかを選択し切り換える信号切り換え手段と、該信
号切り換え手段からの出力信号を交流反転する反転手段
とを有することを特徴とする液晶駆動用回路。 - 【請求項２】 上記信号切り換え手段からの出力信号を
ガンマ変換するガンマ回路を有する請求項１記載の液晶
駆動用回路。 - 【請求項３】 上記第二の映像信号入力手段の後段に、
第二の映像信号の位相調整回路を有する請求項１又は２
記載の液晶駆動用回路。 - 【請求項４】 請求項１〜３のいずれかに記載の液晶駆
動用回路と、アクティブマトリクス型の液晶パネルとを
有することを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542496A JPH103284A (ja) | 1996-06-17 | 1996-06-17 | 液晶駆動用回路及び該回路を有する液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542496A JPH103284A (ja) | 1996-06-17 | 1996-06-17 | 液晶駆動用回路及び該回路を有する液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH103284A true JPH103284A (ja) | 1998-01-06 |
Family
ID=15995863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17542496A Pending JPH103284A (ja) | 1996-06-17 | 1996-06-17 | 液晶駆動用回路及び該回路を有する液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH103284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567097B1 (en) * | 1998-06-25 | 2003-05-20 | Kabushiki Kaisha Toshiba | Display control apparatus |
| CN109671406A (zh) * | 2019-01-09 | 2019-04-23 | 惠科股份有限公司 | 伽马芯片、显示面板驱动电路和显示装置 |
-
1996
- 1996-06-17 JP JP17542496A patent/JPH103284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567097B1 (en) * | 1998-06-25 | 2003-05-20 | Kabushiki Kaisha Toshiba | Display control apparatus |
| CN109671406A (zh) * | 2019-01-09 | 2019-04-23 | 惠科股份有限公司 | 伽马芯片、显示面板驱动电路和显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030520 |