JPH1032941A - メモリバックアップ回路及びメモリボード - Google Patents
メモリバックアップ回路及びメモリボードInfo
- Publication number
- JPH1032941A JPH1032941A JP8183892A JP18389296A JPH1032941A JP H1032941 A JPH1032941 A JP H1032941A JP 8183892 A JP8183892 A JP 8183892A JP 18389296 A JP18389296 A JP 18389296A JP H1032941 A JPH1032941 A JP H1032941A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- battery
- contact
- main body
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】
【課題】 従来技術のメモリボードを本体から外した場
合に、電池の寿命が短く、二次電池の場合は過放電によ
る再充電の際の容量が劣化するという問題点があった
が、本発明は、これら問題点を解決できるメモリバック
アップ回路及びメモリボードを提供する。 【解決手段】 メモリバックアップ用の電池ＢＴ１が、
直列接続の抵抗Ｒ１とダイオードＣＲ２を介し、接点４
と、接点４と接点３とを結ぶ配線と、接点３とを介して
メモリ１０に電源を供給し、メモリボード１が本体２か
ら切り離されたら、電池ＢＴ１がメモリ１０に接続しな
くなるメモリバックアップ回路及びメモリボードであ
る。
合に、電池の寿命が短く、二次電池の場合は過放電によ
る再充電の際の容量が劣化するという問題点があった
が、本発明は、これら問題点を解決できるメモリバック
アップ回路及びメモリボードを提供する。 【解決手段】 メモリバックアップ用の電池ＢＴ１が、
直列接続の抵抗Ｒ１とダイオードＣＲ２を介し、接点４
と、接点４と接点３とを結ぶ配線と、接点３とを介して
メモリ１０に電源を供給し、メモリボード１が本体２か
ら切り離されたら、電池ＢＴ１がメモリ１０に接続しな
くなるメモリバックアップ回路及びメモリボードであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのバックア
ップ回路に係り、特に、電池の寿命を延ばすことができ
るメモリバックアップ回路及びメモリボードに関する。
ップ回路に係り、特に、電池の寿命を延ばすことができ
るメモリバックアップ回路及びメモリボードに関する。
【０００２】
【従来の技術】従来のメモリバックアップ回路を図３、
図４を使って説明する。図３は、一次電池の場合のメモ
リバックアップ回路の回路図であり、図４は、二次電池
の場合のメモリバックアップ回路の回路図である。
図４を使って説明する。図３は、一次電池の場合のメモ
リバックアップ回路の回路図であり、図４は、二次電池
の場合のメモリバックアップ回路の回路図である。
【０００３】従来の一次電池の場合のメモリバックアッ
プ回路は、図３に示すように、メモリボード１が本体２
に接続された状態で、メモリ１０には本体１の主電源か
ら接点１、ダイオードＣＲ１を介して電源が供給される
と共に、電池ＢＴ１からも直列接続の抵抗Ｒ１とダイオ
ードＣＲ２を介してメモリ１０に電源が供給されるよう
になっている。この電池ＢＴ１は、メモリボード１が本
体２に接続された状態で、メモリ１０がアクセスされて
いる時に、主電源がダウンした場合に、メモリ１０のバ
ックアップを行うものである。
プ回路は、図３に示すように、メモリボード１が本体２
に接続された状態で、メモリ１０には本体１の主電源か
ら接点１、ダイオードＣＲ１を介して電源が供給される
と共に、電池ＢＴ１からも直列接続の抵抗Ｒ１とダイオ
ードＣＲ２を介してメモリ１０に電源が供給されるよう
になっている。この電池ＢＴ１は、メモリボード１が本
体２に接続された状態で、メモリ１０がアクセスされて
いる時に、主電源がダウンした場合に、メモリ１０のバ
ックアップを行うものである。
【０００４】また、従来の二次電池の場合のメモリバッ
クアップ回路は、図４に示すように、メモリボード１が
本体２に接続された状態で、メモリ１０には本体１の主
電源から接点２、ダイオードＣＲ３を介して電源が供給
されると共に、抵抗Ｒ２を介して電池ＢＴ２が充電され
るようになっている。この電池ＢＴ２は、電池ＢＴ１と
同様に、メモリボード１が本体２に接続された状態で、
主電源がダウンした場合に、メモリ１０のバックアップ
を行うものである。
クアップ回路は、図４に示すように、メモリボード１が
本体２に接続された状態で、メモリ１０には本体１の主
電源から接点２、ダイオードＣＲ３を介して電源が供給
されると共に、抵抗Ｒ２を介して電池ＢＴ２が充電され
るようになっている。この電池ＢＴ２は、電池ＢＴ１と
同様に、メモリボード１が本体２に接続された状態で、
主電源がダウンした場合に、メモリ１０のバックアップ
を行うものである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
メモリバックアップ回路では、メモリボード１を本体２
から外した場合に電池ＢＴ１，２が消耗しやすく、一次
電池ＢＴ１では寿命が短くなり、二次電池ＢＴ２の場合
は過放電により、再充電の際の容量が劣化するという問
題があった。
メモリバックアップ回路では、メモリボード１を本体２
から外した場合に電池ＢＴ１，２が消耗しやすく、一次
電池ＢＴ１では寿命が短くなり、二次電池ＢＴ２の場合
は過放電により、再充電の際の容量が劣化するという問
題があった。
【０００６】本発明は上記実情に鑑みて為されたもの
で、従来技術のメモリボードを本体から外した場合に、
電池の寿命を長くし、二次電池の場合は過放電による再
充電の際の容量劣化を防止できるメモリバックアップ回
路及びメモリボードを提供することを目的とする。
で、従来技術のメモリボードを本体から外した場合に、
電池の寿命を長くし、二次電池の場合は過放電による再
充電の際の容量劣化を防止できるメモリバックアップ回
路及びメモリボードを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、メモリバックアッ
プ回路において、本体側の主電源から第１の接点を介し
て電源が供給されるメモリボード上のメモリと、前記主
電源からの電源供給が断となった時に、前記メモリボー
ド上の直列接続の抵抗とダイオードを介し、前記メモリ
ボードと前記本体とを接続する第２の接点と、前記第２
の接点と前記第１の接点とを前記本体側で接続する配線
と、前記第１の接点とを介して前記メモリにバックアッ
プ用の電源を供給する電池とを有することを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことができる。
決するための請求項１記載の発明は、メモリバックアッ
プ回路において、本体側の主電源から第１の接点を介し
て電源が供給されるメモリボード上のメモリと、前記主
電源からの電源供給が断となった時に、前記メモリボー
ド上の直列接続の抵抗とダイオードを介し、前記メモリ
ボードと前記本体とを接続する第２の接点と、前記第２
の接点と前記第１の接点とを前記本体側で接続する配線
と、前記第１の接点とを介して前記メモリにバックアッ
プ用の電源を供給する電池とを有することを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことができる。
【０００８】上記従来例の問題点を解決するための請求
項２記載の発明は、メモリボードにおいて、請求項１記
載のメモリバックアップ回路を備えることを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことができる。
項２記載の発明は、メモリボードにおいて、請求項１記
載のメモリバックアップ回路を備えることを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことができる。
【０００９】上記従来例の問題点を解決するための請求
項３記載の発明は、メモリバックアップ回路において、
本体側の主電源から第１の接点を介して電源が供給され
るメモリボード上のメモリと、前記主電源からの電源供
給が断となった時に、前記メモリボード上の並列接続の
抵抗とダイオードを介し、前記メモリボードと前記本体
とを接続する第２の接点と、前記第２の接点と前記第１
の接点とを前記本体側で接続する配線と、前記第１の接
点とを介して前記メモリにバックアップ用の電源を供給
する電池とを有することを特徴としており、本体とメモ
リボードを切り離した時に電池をメモリに接続させるこ
とがなく、電池の消耗を少なくでき、電池の寿命を延ば
すことが可能であり、また、電池の過放電による再充電
の際の容量劣化を防止できる。
項３記載の発明は、メモリバックアップ回路において、
本体側の主電源から第１の接点を介して電源が供給され
るメモリボード上のメモリと、前記主電源からの電源供
給が断となった時に、前記メモリボード上の並列接続の
抵抗とダイオードを介し、前記メモリボードと前記本体
とを接続する第２の接点と、前記第２の接点と前記第１
の接点とを前記本体側で接続する配線と、前記第１の接
点とを介して前記メモリにバックアップ用の電源を供給
する電池とを有することを特徴としており、本体とメモ
リボードを切り離した時に電池をメモリに接続させるこ
とがなく、電池の消耗を少なくでき、電池の寿命を延ば
すことが可能であり、また、電池の過放電による再充電
の際の容量劣化を防止できる。
【００１０】上記従来例の問題点を解決するための請求
項４記載の発明は、メモリボードにおいて、請求項３記
載のメモリバックアップ回路を備えることを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことが可能であり、また、電池の過
放電による再充電の際の容量劣化を防止できる。
項４記載の発明は、メモリボードにおいて、請求項３記
載のメモリバックアップ回路を備えることを特徴として
おり、本体とメモリボードを切り離した時に電池をメモ
リに接続させることがなく、電池の消耗を少なくでき、
電池の寿命を延ばすことが可能であり、また、電池の過
放電による再充電の際の容量劣化を防止できる。
【００１１】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係るメ
モリバックアップ回路は、本体からメモリボードを取り
外した場合に、負荷であるメモリから電池が切り離され
る構成としたもので、これにより、電池の消耗を少なく
したものである。また、本発明の実施の形態に係るメモ
リボードは、上記メモリバックアップ回路を備えたメモ
リボードである。
を参照しながら説明する。本発明の実施の形態に係るメ
モリバックアップ回路は、本体からメモリボードを取り
外した場合に、負荷であるメモリから電池が切り離され
る構成としたもので、これにより、電池の消耗を少なく
したものである。また、本発明の実施の形態に係るメモ
リボードは、上記メモリバックアップ回路を備えたメモ
リボードである。
【００１２】本発明の実施の形態に係るメモリバックア
ップ回路を図１、図２を使って説明する。図１は、一次
電池の場合のメモリバックアップ回路の回路図であり、
図２は、二次電池の場合のメモリバックアップ回路の回
路図である。尚、図３，４と同様の構成をとる部分につ
いては同一の符号を付して説明する。
ップ回路を図１、図２を使って説明する。図１は、一次
電池の場合のメモリバックアップ回路の回路図であり、
図２は、二次電池の場合のメモリバックアップ回路の回
路図である。尚、図３，４と同様の構成をとる部分につ
いては同一の符号を付して説明する。
【００１３】本実施の形態のメモリバックアップ回路
（本メモリバックアップ回路）は、図１に示すように、
メモリボード１が本体２に接続された状態で、メモリ１
０には本体１の主電源からダイオードＣＲ１、接点３を
介して電源が供給されるようになっている。この電池Ｂ
Ｔ１は、メモリボード１が本体２に接続された状態で、
メモリ１０がアクセスされている時に、主電源がダウン
した場合に、メモリ１０のバックアップを接点４、接点
３を介して行うものである。
（本メモリバックアップ回路）は、図１に示すように、
メモリボード１が本体２に接続された状態で、メモリ１
０には本体１の主電源からダイオードＣＲ１、接点３を
介して電源が供給されるようになっている。この電池Ｂ
Ｔ１は、メモリボード１が本体２に接続された状態で、
メモリ１０がアクセスされている時に、主電源がダウン
した場合に、メモリ１０のバックアップを接点４、接点
３を介して行うものである。
【００１４】図１の例では、特徴部分として、２つの接
点３，４を設け、本体２側で、配線にて接点３，４は接
続されてダイオードＣＲ１を介して主電源に接続してお
り、メモリボード１側で、接点３がメモリ１０に接続
し、接点４が直列接続のダイオードＣＲ２と抵抗Ｒ１を
介して電池ＢＴ１に接続している。
点３，４を設け、本体２側で、配線にて接点３，４は接
続されてダイオードＣＲ１を介して主電源に接続してお
り、メモリボード１側で、接点３がメモリ１０に接続
し、接点４が直列接続のダイオードＣＲ２と抵抗Ｒ１を
介して電池ＢＴ１に接続している。
【００１５】これにより、図１の例では、メモリボード
１が本体２に接続している状態で、主電源からの電源供
給がダウンしても、電池ＢＴ１から電源が接点４と、接
点４と接点３を接続する配線と、接点３とを介してメモ
リ１０に供給されるものである。
１が本体２に接続している状態で、主電源からの電源供
給がダウンしても、電池ＢＴ１から電源が接点４と、接
点４と接点３を接続する配線と、接点３とを介してメモ
リ１０に供給されるものである。
【００１６】また、メモリボード１が本体２から切り離
されると、電池ＢＴ１はメモリ１０に接続しなくなるた
め、電池ＢＴ１の消耗を防ぐことができるものである。
されると、電池ＢＴ１はメモリ１０に接続しなくなるた
め、電池ＢＴ１の消耗を防ぐことができるものである。
【００１７】次に、本発明の実施の形態に係る別のメモ
リバックアップ回路について、図２を使って説明する。
この別の二次電池の場合のメモリバックアップ回路は、
図２に示すように、メモリボード１が本体２に接続され
た状態で、メモリ１０には本体１の主電源からダイオー
ドＣＲ３、接点５を介して電源が供給されると共に、抵
抗Ｒ２を介して電池ＢＴ２が充電されるようになってい
る。この電池ＢＴ２は、電池ＢＴ１と同様に、メモリボ
ード１が本体２に接続された状態で、主電源がダウンし
た場合に、メモリ１０のバックアップを接点６、接点５
を介して行うものである。
リバックアップ回路について、図２を使って説明する。
この別の二次電池の場合のメモリバックアップ回路は、
図２に示すように、メモリボード１が本体２に接続され
た状態で、メモリ１０には本体１の主電源からダイオー
ドＣＲ３、接点５を介して電源が供給されると共に、抵
抗Ｒ２を介して電池ＢＴ２が充電されるようになってい
る。この電池ＢＴ２は、電池ＢＴ１と同様に、メモリボ
ード１が本体２に接続された状態で、主電源がダウンし
た場合に、メモリ１０のバックアップを接点６、接点５
を介して行うものである。
【００１８】図２の例では、特徴部分として、２つの接
点５，６を設け、本体２側で、配線にて接点５，６が接
続されてダイオードＣＲ３を介して主電源に接続してお
り、メモリボード１側で、接点５がメモリ１０に接続
し、接点６が並列接続のダイオードＣＲ４と抵抗Ｒ２を
介して電池ＢＴ２に接続している。
点５，６を設け、本体２側で、配線にて接点５，６が接
続されてダイオードＣＲ３を介して主電源に接続してお
り、メモリボード１側で、接点５がメモリ１０に接続
し、接点６が並列接続のダイオードＣＲ４と抵抗Ｒ２を
介して電池ＢＴ２に接続している。
【００１９】これにより、図２の例では、メモリボード
１が本体２に接続している状態で、主電源からの電源供
給がダウンしても、電池ＢＴ２から電源が接点６と、接
点６と接点５を接続する配線と、接点５とを介してメモ
リ１０に供給されるものである。
１が本体２に接続している状態で、主電源からの電源供
給がダウンしても、電池ＢＴ２から電源が接点６と、接
点６と接点５を接続する配線と、接点５とを介してメモ
リ１０に供給されるものである。
【００２０】また、メモリボード１が本体２から切り離
されると、電池ＢＴ２はメモリ１０に接続しなくなるた
め、電池ＢＴ２の消耗を防ぐことができるものである。
されると、電池ＢＴ２はメモリ１０に接続しなくなるた
め、電池ＢＴ２の消耗を防ぐことができるものである。
【００２１】また、図２の例の場合は、更に、過放電に
よる容量劣化を防ぐことができる効果がある。また、図
１，２の場合、例えば、工場内での組配作業において従
来バックアップ電池を組配した場合、工場出荷までに電
池を消耗する不具合が、この回路を使用することにより
解決できる効果がある。
よる容量劣化を防ぐことができる効果がある。また、図
１，２の場合、例えば、工場内での組配作業において従
来バックアップ電池を組配した場合、工場出荷までに電
池を消耗する不具合が、この回路を使用することにより
解決できる効果がある。
【００２２】本発明の実施の形態に係るメモリバックア
ップ回路及びこのメモリバックアップ回路を組込んだメ
モリボード１は、本体２から外されたメモリボード１の
バックアップ電池の寿命を延ばすことができる効果があ
る。
ップ回路及びこのメモリバックアップ回路を組込んだメ
モリボード１は、本体２から外されたメモリボード１の
バックアップ電池の寿命を延ばすことができる効果があ
る。
【００２３】
【発明の効果】請求項１記載の発明によれば、本体とメ
モリボードとを第１と第２の接点で接続し、メモリボー
ド上のメモリに電池が、第１の接点と、第１の接点と第
２の接点とを本体側で接続する配線と、第２の接点とを
介してメモリにバックアップ用電源を供給するメモリバ
ックアップ回路としているので、本体とメモリボードを
切り離した時に電池をメモリに接続させることがなく、
電池の消耗を少なくでき、電池の寿命を延ばすことがで
きる効果がある。
モリボードとを第１と第２の接点で接続し、メモリボー
ド上のメモリに電池が、第１の接点と、第１の接点と第
２の接点とを本体側で接続する配線と、第２の接点とを
介してメモリにバックアップ用電源を供給するメモリバ
ックアップ回路としているので、本体とメモリボードを
切り離した時に電池をメモリに接続させることがなく、
電池の消耗を少なくでき、電池の寿命を延ばすことがで
きる効果がある。
【００２４】請求項２記載の発明によれば、請求項１記
載のメモリバックアップ回路を備えるメモリボードとし
ているので、本体とメモリボードを切り離した時に電池
をメモリに接続させることがなく、電池の消耗を少なく
でき、電池の寿命を延ばすことができる効果がある。
載のメモリバックアップ回路を備えるメモリボードとし
ているので、本体とメモリボードを切り離した時に電池
をメモリに接続させることがなく、電池の消耗を少なく
でき、電池の寿命を延ばすことができる効果がある。
【００２５】請求項３記載の発明によれば、本体とメモ
リボードとを第１と第２の接点で接続し、メモリボード
上のメモリに電池が、第１の接点と、第１の接点と第２
の接点とを本体側で接続する配線と、第２の接点とを介
してメモリにバックアップ用電源を供給するメモリバッ
クアップ回路としているので、本体とメモリボードを切
り離した時に電池をメモリに接続させることがなく、電
池の消耗を少なくでき、電池の寿命を延ばすことができ
る効果があり、また、電池の過放電による再充電の際の
容量劣化を防止できる効果がある。
リボードとを第１と第２の接点で接続し、メモリボード
上のメモリに電池が、第１の接点と、第１の接点と第２
の接点とを本体側で接続する配線と、第２の接点とを介
してメモリにバックアップ用電源を供給するメモリバッ
クアップ回路としているので、本体とメモリボードを切
り離した時に電池をメモリに接続させることがなく、電
池の消耗を少なくでき、電池の寿命を延ばすことができ
る効果があり、また、電池の過放電による再充電の際の
容量劣化を防止できる効果がある。
【００２６】請求項４記載の発明によれば、請求項３記
載のメモリバックアップ回路を備えるメモリボードとし
ているので、本体とメモリボードを切り離した時に電池
をメモリに接続させることがなく、電池の消耗を少なく
でき、電池の寿命を延ばすことができる効果があり、ま
た、電池の過放電による再充電の際の容量劣化を防止で
きる効果がある。
載のメモリバックアップ回路を備えるメモリボードとし
ているので、本体とメモリボードを切り離した時に電池
をメモリに接続させることがなく、電池の消耗を少なく
でき、電池の寿命を延ばすことができる効果があり、ま
た、電池の過放電による再充電の際の容量劣化を防止で
きる効果がある。
【図１】本発明の実施の形態に係る一次電池の場合のメ
モリバックアップ回路の回路図である。
モリバックアップ回路の回路図である。
【図２】本実施の実施の形態に係る二次電池の場合のメ
モリバックアップ回路の回路図である。
モリバックアップ回路の回路図である。
【図３】従来の一次電池の場合のメモリバックアップ回
路の回路図である。
路の回路図である。
【図４】従来に二次電池の場合のメモリバックアップ回
路の回路図である。
路の回路図である。
１…メモリボード、 ２…本体、 １０…メモリ
Claims (4)
- 【請求項１】 本体側の主電源から第１の接点を介して
電源が供給されるメモリボード上のメモリと、前記主電
源からの電源供給が断となった時に、前記メモリボード
上の直列接続の抵抗とダイオードを介し、前記メモリボ
ードと前記本体とを接続する第２の接点と、前記第２の
接点と前記第１の接点とを前記本体側で接続する配線
と、前記第１の接点とを介して前記メモリにバックアッ
プ用の電源を供給する電池とを有することを特徴とする
メモリバックアップ回路。 - 【請求項２】 請求項１記載のメモリバックアップ回路
を備えることを特徴とするメモリボード。 - 【請求項３】 本体側の主電源から第１の接点を介して
電源が供給されるメモリボード上のメモリと、前記主電
源からの電源供給が断となった時に、前記メモリボード
上の並列接続の抵抗とダイオードを介し、前記メモリボ
ードと前記本体とを接続する第２の接点と、前記第２の
接点と前記第１の接点とを前記本体側で接続する配線
と、前記第１の接点とを介して前記メモリにバックアッ
プ用の電源を供給する電池とを有することを特徴とする
メモリバックアップ回路。 - 【請求項４】 請求項３記載のメモリバックアップ回路
を備えることを特徴とするメモリボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183892A JPH1032941A (ja) | 1996-07-12 | 1996-07-12 | メモリバックアップ回路及びメモリボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183892A JPH1032941A (ja) | 1996-07-12 | 1996-07-12 | メモリバックアップ回路及びメモリボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032941A true JPH1032941A (ja) | 1998-02-03 |
Family
ID=16143647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183892A Pending JPH1032941A (ja) | 1996-07-12 | 1996-07-12 | メモリバックアップ回路及びメモリボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032941A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005061830B3 (de) * | 2005-12-23 | 2007-06-28 | Siemens Ag Österreich | Backup Schaltung mit Ladungsspeicher |
| WO2007031355A3 (de) * | 2005-09-14 | 2007-09-20 | Siemens Ag Oesterreich | Backup schaltung mit ladungsspeicher |
| JP2012244679A (ja) * | 2011-05-17 | 2012-12-10 | Mitsubishi Electric Corp | 車載電子制御装置 |
-
1996
- 1996-07-12 JP JP8183892A patent/JPH1032941A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007031355A3 (de) * | 2005-09-14 | 2007-09-20 | Siemens Ag Oesterreich | Backup schaltung mit ladungsspeicher |
| DE102005061830B3 (de) * | 2005-12-23 | 2007-06-28 | Siemens Ag Österreich | Backup Schaltung mit Ladungsspeicher |
| WO2007073950A3 (de) * | 2005-12-23 | 2007-10-04 | Siemens Ag Oesterreich | Backup schaltung mit ladungsspeicher |
| JP2012244679A (ja) * | 2011-05-17 | 2012-12-10 | Mitsubishi Electric Corp | 車載電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070136984A1 (en) | Rechargeable vacuum cleaner | |
| JP2001119868A (ja) | 常時運用システムのための電池寿命伸長電源スイッチング装置 | |
| US20200235604A1 (en) | Energy storage system convertible to uninterruptible power supply | |
| JPH08182214A (ja) | 補助バッテリの充電を制御するための回路ならびに補助バッテリの充電／放電のためおよび補助バッテリをメインバッテリから切断するための回路 | |
| JPH1032941A (ja) | メモリバックアップ回路及びメモリボード | |
| JP3277871B2 (ja) | 二次電池パック | |
| US20050242778A1 (en) | Controlling circuit for long-time battery retention | |
| WO1988002191A1 (fr) | Alimentation de secours | |
| JPH1092404A (ja) | 電池ケース | |
| JPH09322430A (ja) | バックアップ回路 | |
| JPH08124552A (ja) | 充電式二次電池パック | |
| US7320601B1 (en) | Power storage structure | |
| JP2002084665A (ja) | 待機電力を削減する電源システム | |
| JPH01259734A (ja) | バツクアツプ電源回路 | |
| KR960016371B1 (ko) | 배터리 충전회로 | |
| JPH0246127Y2 (ja) | ||
| JPH0833217A (ja) | 車載用充電装置 | |
| JPH01281621A (ja) | 車両のスイッチ用電流供給回路 | |
| JPH10257691A (ja) | エンコーダ内蔵用電源回路 | |
| JPH07248854A (ja) | 電源パック収納機構 | |
| JP2002324588A (ja) | パック電池及びパック電池と接続機器 | |
| JP2984930B2 (ja) | 電池実装電子機器の電池電圧確認方法 | |
| JPS60245012A (ja) | Ｃｐｕおよびメモリのバツクアツプ電源回路 | |
| JPS6364532A (ja) | 無線装置 | |
| JPS5835281B2 (ja) | 電源制御方式 |