JPH10334654A - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPH10334654A JPH10334654A JP9138517A JP13851797A JPH10334654A JP H10334654 A JPH10334654 A JP H10334654A JP 9138517 A JP9138517 A JP 9138517A JP 13851797 A JP13851797 A JP 13851797A JP H10334654 A JPH10334654 A JP H10334654A
- Authority
- JP
- Japan
- Prior art keywords
- data
- random access
- output
- read
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 5
- 238000013500 data storage Methods 0.000 claims description 26
- 230000015654 memory Effects 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 6
- 238000007726 management method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 101100190462 Caenorhabditis elegans pid-1 gene Proteins 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 複数のデータが１組となって有意な情報を表
すようなデータの読み出し及び書き込みを的確に行う。 【解決手段】 記憶部である内部ＲＡＭアレイ５の入力
側及び出力側に、それぞれ入力ＲＡＭアレイ１及び出力
ＲＡＭアレイ３を設け、かつ各ＲＡＭアレイ１，３に複
数のデータをひとまとまりのデータとして記憶可能にし
て、内部ＲＡＭアレイ５に対し複数のデータをひとまと
まりのデータとして先入れ先出しまたは先入れ後出しで
きるようにする。また、ＲＡＭアレイ３のデータを書換
え可能とすることで、内部ＲＡＭアレイのデータを部分
的に変更できるようにする。
すようなデータの読み出し及び書き込みを的確に行う。 【解決手段】 記憶部である内部ＲＡＭアレイ５の入力
側及び出力側に、それぞれ入力ＲＡＭアレイ１及び出力
ＲＡＭアレイ３を設け、かつ各ＲＡＭアレイ１，３に複
数のデータをひとまとまりのデータとして記憶可能にし
て、内部ＲＡＭアレイ５に対し複数のデータをひとまと
まりのデータとして先入れ先出しまたは先入れ後出しで
きるようにする。また、ＲＡＭアレイ３のデータを書換
え可能とすることで、内部ＲＡＭアレイのデータを部分
的に変更できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、データの順次書き
込みや順次読み出しが行われるデータ記憶装置に関す
る。
込みや順次読み出しが行われるデータ記憶装置に関す
る。
【０００２】
【従来の技術】従来、データの順次書き込みや順次読み
出しが可能なデータ記憶装置として、ＦｌＦＯメモリが
知られている。ＦＩＦＯメモリは、入力されたデータを
そのまま出力できるように構成されている。即ち、記憶
データの中で最初に書き込まれたものを最初に読み出す
ことによりデータの読み出しに優先順位を設けるように
した所謂先入れ先出し（Ｆｉｒｓｔ−ｌｎ Ｆｉｒｓｔ
−０ｕｔ）方式のメモリである。
出しが可能なデータ記憶装置として、ＦｌＦＯメモリが
知られている。ＦＩＦＯメモリは、入力されたデータを
そのまま出力できるように構成されている。即ち、記憶
データの中で最初に書き込まれたものを最初に読み出す
ことによりデータの読み出しに優先順位を設けるように
した所謂先入れ先出し（Ｆｉｒｓｔ−ｌｎ Ｆｉｒｓｔ
−０ｕｔ）方式のメモリである。
【０００３】このＦＩＦＯメモリとは逆に、最後に書き
込まれたものを最初に読み出すように優先順位を定めた
所謂先入れ後出し（Ｆｉｒｓｔ−Ｉｎ Ｌａｓｔ−０ｕ
ｔ）方式のメモリ（以下、ＦｌＬＯメモリ）も知られて
いる。図２に従来のデ一夕記憶装置の一般的な構成を示
す。図２に示すデータ記憶装置は、ライトポインタ５７
およびリードポインタ５９でメモリ部のアクセス位置を
管理する管理部と、複数のランダムアクセスメモリ（以
下、ＲＡＭ）により構成される上記のメモリ部である内
部ＲＡＭアレイ５５と、このＲＡＭアレイ５５へ書き込
むデータＤ０〜Ｄｎ７１を順次保持する入力レジスタ５
１と、内部ＲＡＭアレイ５５から読み出したデータＱ０
０〜Ｑｎ７３を順次保持する出力レジスタ５３とを有す
る。
込まれたものを最初に読み出すように優先順位を定めた
所謂先入れ後出し（Ｆｉｒｓｔ−Ｉｎ Ｌａｓｔ−０ｕ
ｔ）方式のメモリ（以下、ＦｌＬＯメモリ）も知られて
いる。図２に従来のデ一夕記憶装置の一般的な構成を示
す。図２に示すデータ記憶装置は、ライトポインタ５７
およびリードポインタ５９でメモリ部のアクセス位置を
管理する管理部と、複数のランダムアクセスメモリ（以
下、ＲＡＭ）により構成される上記のメモリ部である内
部ＲＡＭアレイ５５と、このＲＡＭアレイ５５へ書き込
むデータＤ０〜Ｄｎ７１を順次保持する入力レジスタ５
１と、内部ＲＡＭアレイ５５から読み出したデータＱ０
０〜Ｑｎ７３を順次保持する出力レジスタ５３とを有す
る。
【０００４】この装置は、ライトポインタ５７をライト
コントロール回路５６で制御し、ＷＣ（ライトコントロ
ール：Ｗｒｉｔｅ Ｃｏｎｔｒｏｌ）信号７６により書
込み系のタイミングをとる。また、リードポインタ５９
をリードコントロール回路５８で制御し、ＲＣ（リード
コントロール：Ｒｅａｄ Ｃｏｎｔｒｏｌ）信号７７に
より読み出し系のタイミングをとる。読み出したデータ
Ｑ０〜Ｑｎ７３の出力は、出力バッファ６０をＯＥ（出
力コントロール：Ｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ）信号
７８で駆動して行なう。そして、必要に応じてＲＳＴ
（リセット：Ｒｅｓｅｔ）信号７９が出力され、リセッ
トコントロール回路６１を駆動し各部をリセットする。
ここで、ＦｌＦＯメモリであるかＦｌＬＯメモリである
かは、各ポインタ５７，５９のシフト方向の組合せによ
り定まる。
コントロール回路５６で制御し、ＷＣ（ライトコントロ
ール：Ｗｒｉｔｅ Ｃｏｎｔｒｏｌ）信号７６により書
込み系のタイミングをとる。また、リードポインタ５９
をリードコントロール回路５８で制御し、ＲＣ（リード
コントロール：Ｒｅａｄ Ｃｏｎｔｒｏｌ）信号７７に
より読み出し系のタイミングをとる。読み出したデータ
Ｑ０〜Ｑｎ７３の出力は、出力バッファ６０をＯＥ（出
力コントロール：Ｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ）信号
７８で駆動して行なう。そして、必要に応じてＲＳＴ
（リセット：Ｒｅｓｅｔ）信号７９が出力され、リセッ
トコントロール回路６１を駆動し各部をリセットする。
ここで、ＦｌＦＯメモリであるかＦｌＬＯメモリである
かは、各ポインタ５７，５９のシフト方向の組合せによ
り定まる。
【０００５】図３は特開平５−１２８８３９号公報に開
示されたＦｌＦＯメモリの構成を示すブロック図であ
る。図３のＦｌＦＯメモリは、メモリ管理機構１１１を
備えた記憶部としてのメモリ１０１と、このメモリ１０
１へのアクセスを調停する回路１０２とを有する。この
回路１０２は、管理機構１１１と協同し、データ端子１
０３から入力された書込みデータを信号端子１０４から
受けた書込み信号に応じてメモリ１０１へ順次に書き込
むものである。また、メモリ１０１に記憶されたデータ
を信号端子１０７から受けた読み出し信号に応じて先入
れ先出し順に読み出し、データ端子１０６から出力する
ものである。
示されたＦｌＦＯメモリの構成を示すブロック図であ
る。図３のＦｌＦＯメモリは、メモリ管理機構１１１を
備えた記憶部としてのメモリ１０１と、このメモリ１０
１へのアクセスを調停する回路１０２とを有する。この
回路１０２は、管理機構１１１と協同し、データ端子１
０３から入力された書込みデータを信号端子１０４から
受けた書込み信号に応じてメモリ１０１へ順次に書き込
むものである。また、メモリ１０１に記憶されたデータ
を信号端子１０７から受けた読み出し信号に応じて先入
れ先出し順に読み出し、データ端子１０６から出力する
ものである。
【０００６】データ書き込みおよび読み出しのアドレス
はそれぞれカウンタ１０５および１０８でカウントさ
れ、カウント値はクリア端子１０９および１１０からの
信号によりクリアされる。上記回路１０２はさらに端子
１１３、１１４および１１５を用いてメモリ１０１への
データの挿入および削除を行い、そのためのアドレスは
端子１１２から指定される。
はそれぞれカウンタ１０５および１０８でカウントさ
れ、カウント値はクリア端子１０９および１１０からの
信号によりクリアされる。上記回路１０２はさらに端子
１１３、１１４および１１５を用いてメモリ１０１への
データの挿入および削除を行い、そのためのアドレスは
端子１１２から指定される。
【０００７】次に、図４は特開平５−１５９５６１号公
報に開示されたＦｌＦＯメモリのプロツク図である。図
４のＦｌＦＯメモリは、ライトポインタ２０４およびリ
ードポインタ２０５で管理された記憶部としてのメモリ
セルのアレイ２０１と、このセルアレイ２０１へ入出力
するデータ２１１および２１６をそれぞれ一時的に保持
するバッファ２０２および２０３とを有する。ライトポ
インタ２０４はクロック２１２に応じてシフトするポイ
ント信号２１７を、信号線２２１−１〜２２１−３２か
らセルアレイ２０１に供給してセル列をシリアルに選択
し、そこからデータ群２１５がシリアルに読み出され
る。各ポイント信号２１７または２１８は、テスト回路
２０６または２０７で処理され、外部試験信号として利
用される。
報に開示されたＦｌＦＯメモリのプロツク図である。図
４のＦｌＦＯメモリは、ライトポインタ２０４およびリ
ードポインタ２０５で管理された記憶部としてのメモリ
セルのアレイ２０１と、このセルアレイ２０１へ入出力
するデータ２１１および２１６をそれぞれ一時的に保持
するバッファ２０２および２０３とを有する。ライトポ
インタ２０４はクロック２１２に応じてシフトするポイ
ント信号２１７を、信号線２２１−１〜２２１−３２か
らセルアレイ２０１に供給してセル列をシリアルに選択
し、そこからデータ群２１５がシリアルに読み出され
る。各ポイント信号２１７または２１８は、テスト回路
２０６または２０７で処理され、外部試験信号として利
用される。
【０００８】
【発明が解決しようとする課題】このような従来のデー
タ記憶装置は、その入力側および出力側のデータ保持を
１つのレジスタで行なっている。このため、１つのポイ
ンタて指定できるデータが１レジスタ分に限られ、した
がって複数のデータがｌ組となって有意な情報を表すよ
うなデータが記憶されるような記憶装置には適用が困難
になるという課題があった。本発明は、このような問題
に鑑みてなされたものであり、その目的とするところ
は、複数のデータが１組となって有意な情報を表すよう
なデータの格納に適したデータ記憶装置を提供すること
にある。
タ記憶装置は、その入力側および出力側のデータ保持を
１つのレジスタで行なっている。このため、１つのポイ
ンタて指定できるデータが１レジスタ分に限られ、した
がって複数のデータがｌ組となって有意な情報を表すよ
うなデータが記憶されるような記憶装置には適用が困難
になるという課題があった。本発明は、このような問題
に鑑みてなされたものであり、その目的とするところ
は、複数のデータが１組となって有意な情報を表すよう
なデータの格納に適したデータ記憶装置を提供すること
にある。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために本発明は、データを格納する記憶部と、記憶部
のデータ書き込み位置を指示するライトポインタ手段
と、記憶部のデータ読み出し位置を指示するリードポイ
ンタ手段と、記憶部の入力側に設けられた第１のＲＡＭ
手段とを有するものである。また、第１のＲＡＭ手段は
複数のＲＡＭからなり、そのＲＡＭの１つを選択可能な
第１のアドレスデコーダ手段を有するものである。ま
た、第１のＲＡＭ手段に複数のデータを書込み可能にし
たものである。また、第１のＲＡＭ手段に書き込まれた
複数のデータを１組のデータとしてライトポインタ手段
が示す記憶部内の位置ヘ書き込む手段を有するものであ
る。また、記憶部の出力側に第２のＲＡＭ手段を有する
ものである。また、リードポインタ手段が示す記憶部内
の位置の複数のデータを１組のデータとして第２のＲＡ
Ｍ手段へ読み出す手段を有するものである。また、第２
のＲＡＭ手段は複数のＲＡＭからなり、そのＲＡＭの１
つを選択可能な第２のアドレスデコーダ手段を有するも
のである。また、第２のＲＡＭ手段から複数のデータを
読み出し可能にしたものである。また、第２のＲＡＭ手
段のデータを書き換え可能にしたものである。また、記
憶部はＲＡＭアレイからなるものである。また、記憶部
は複数のデータを１組として先入れ先出しするものであ
る。また、記憶部は複数のデータを１組として先入れ後
出しするものである。
るために本発明は、データを格納する記憶部と、記憶部
のデータ書き込み位置を指示するライトポインタ手段
と、記憶部のデータ読み出し位置を指示するリードポイ
ンタ手段と、記憶部の入力側に設けられた第１のＲＡＭ
手段とを有するものである。また、第１のＲＡＭ手段は
複数のＲＡＭからなり、そのＲＡＭの１つを選択可能な
第１のアドレスデコーダ手段を有するものである。ま
た、第１のＲＡＭ手段に複数のデータを書込み可能にし
たものである。また、第１のＲＡＭ手段に書き込まれた
複数のデータを１組のデータとしてライトポインタ手段
が示す記憶部内の位置ヘ書き込む手段を有するものであ
る。また、記憶部の出力側に第２のＲＡＭ手段を有する
ものである。また、リードポインタ手段が示す記憶部内
の位置の複数のデータを１組のデータとして第２のＲＡ
Ｍ手段へ読み出す手段を有するものである。また、第２
のＲＡＭ手段は複数のＲＡＭからなり、そのＲＡＭの１
つを選択可能な第２のアドレスデコーダ手段を有するも
のである。また、第２のＲＡＭ手段から複数のデータを
読み出し可能にしたものである。また、第２のＲＡＭ手
段のデータを書き換え可能にしたものである。また、記
憶部はＲＡＭアレイからなるものである。また、記憶部
は複数のデータを１組として先入れ先出しするものであ
る。また、記憶部は複数のデータを１組として先入れ後
出しするものである。
【００１０】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係るデータ記憶装置の構
成を示すフロック図である。このデータ記憶装置は、ラ
イトポインタ７およびリードポインタ９で管理された記
憶部としての内部ＲＡＭアレイ５と、その内部ＲＡＭア
レイ５の入力側に設けられた入力ＲＡＭアレイ１（第１
のＲＡＭ手段）と、内部ＲＡＭアレイ５の出力側に設け
られた出力ＲＡＭアレイ３（第２のＲＡＭ手段）とを有
する。
して説明する。図１は本発明に係るデータ記憶装置の構
成を示すフロック図である。このデータ記憶装置は、ラ
イトポインタ７およびリードポインタ９で管理された記
憶部としての内部ＲＡＭアレイ５と、その内部ＲＡＭア
レイ５の入力側に設けられた入力ＲＡＭアレイ１（第１
のＲＡＭ手段）と、内部ＲＡＭアレイ５の出力側に設け
られた出力ＲＡＭアレイ３（第２のＲＡＭ手段）とを有
する。
【００１１】ライトポインタ７はＷＣ（Ｗｒｉｔｅ Ｃ
ｏｎｔｒｏ１）信号２６に応答するライトコントロール
回路６で制御され、リードポインタ９はＲＣ（Ｒｅａｄ
Ｃｏｎｔｒｏｌ）信号２７に応答するリードコントロ
ール回路８で制御される。入力ＲＡＭアレイ１は、入力
アドレスデコーダ２でアドレス指定され、ＷＥ（ライト
イネーブル：Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号２５に応
じて入力データＤ０〜Ｄｎ２１を内部ＲＡＭアレイ５に
書き込む。また、出力ＲＡＭアレイ３は、出力アドレス
デコーダ４でアドレス指定され、ＲＣ（リードコントロ
ール）信号２７に応じて内部ＲＡＭアレイ５５のデータ
の読み込みを行なう。読み込まれたデータＱ０〜Ｑｎ２
３は、ＯＥ（出力イネーブル：Ｏｕｔｐｕｔ Ｅｎａｂ
ｌｅ）信号２８に応答する出力バッファ１０を介して出
力される。
ｏｎｔｒｏ１）信号２６に応答するライトコントロール
回路６で制御され、リードポインタ９はＲＣ（Ｒｅａｄ
Ｃｏｎｔｒｏｌ）信号２７に応答するリードコントロ
ール回路８で制御される。入力ＲＡＭアレイ１は、入力
アドレスデコーダ２でアドレス指定され、ＷＥ（ライト
イネーブル：Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号２５に応
じて入力データＤ０〜Ｄｎ２１を内部ＲＡＭアレイ５に
書き込む。また、出力ＲＡＭアレイ３は、出力アドレス
デコーダ４でアドレス指定され、ＲＣ（リードコントロ
ール）信号２７に応じて内部ＲＡＭアレイ５５のデータ
の読み込みを行なう。読み込まれたデータＱ０〜Ｑｎ２
３は、ＯＥ（出力イネーブル：Ｏｕｔｐｕｔ Ｅｎａｂ
ｌｅ）信号２８に応答する出力バッファ１０を介して出
力される。
【００１２】また、出力アドレスデコーダ４てアドレス
指定される出力ＲＡＭアレイ３のデータは、ＥＣ（Ｅｘ
ｃｈａｎｇｅ Ｃｏｎｔｒｏｌ）信号に応答するエクス
チェンジコントロール回路１２の制御によって、データ
Ｑ０〜Ｑｎ２３と書換えられる。なお、１１はＲＳＴ
（Ｒｅｓｅｔ）信号２９に応じて各ポインタのリセット
動作を行なうリセットコントロール回路である。
指定される出力ＲＡＭアレイ３のデータは、ＥＣ（Ｅｘ
ｃｈａｎｇｅ Ｃｏｎｔｒｏｌ）信号に応答するエクス
チェンジコントロール回路１２の制御によって、データ
Ｑ０〜Ｑｎ２３と書換えられる。なお、１１はＲＳＴ
（Ｒｅｓｅｔ）信号２９に応じて各ポインタのリセット
動作を行なうリセットコントロール回路である。
【００１３】このデータ記憶装置には、データ２１の入
力部として、入力ＲＡＭアレイ１及びアドレスデコーダ
２を設け、入力データ選択アドレスＡＩ０〜ＡＩｍを入
力アドレスデコーダ２に与えてデータ２１の書き込み先
を選択し、ＷＥ信号２５を入力ＲＡＭアレイ１に与えて
入力データ２１を入力ＲＡＭアレイ１に書き込む。そし
て、入力データ選択アドレス２２を変えながら、ＷＥ信
号２５を与えることにより、入力ＲＡＭアレイ１に複数
データ２１の書き込みを行なうことができる。
力部として、入力ＲＡＭアレイ１及びアドレスデコーダ
２を設け、入力データ選択アドレスＡＩ０〜ＡＩｍを入
力アドレスデコーダ２に与えてデータ２１の書き込み先
を選択し、ＷＥ信号２５を入力ＲＡＭアレイ１に与えて
入力データ２１を入力ＲＡＭアレイ１に書き込む。そし
て、入力データ選択アドレス２２を変えながら、ＷＥ信
号２５を与えることにより、入力ＲＡＭアレイ１に複数
データ２１の書き込みを行なうことができる。
【００１４】ここで、ＷＣ信号２６を入力したライトコ
ントロール回路６の制御により、入力ＲＡＭアレイ１の
複数のデータがひとまとまりのデータとして、ライトポ
インタ７が示す内部ＲＡＭアレイ５内の位置に転送され
る。このひとまとまりのデータが転送されるとライトコ
ントロール回路６はライトポインタ７を１つ進める。
ントロール回路６の制御により、入力ＲＡＭアレイ１の
複数のデータがひとまとまりのデータとして、ライトポ
インタ７が示す内部ＲＡＭアレイ５内の位置に転送され
る。このひとまとまりのデータが転送されるとライトコ
ントロール回路６はライトポインタ７を１つ進める。
【００１５】また、このデータ記憶装置には、データの
出力部として、出力ＲＡＭアレイ３および出力アドレス
デコーダ４が設けられており、ＲＣ信号２７が入力され
ると、内部ＲＡＭアレイ５のひとまとまりの複数のデー
タがリードポインタ９により示される位置から出力ＲＡ
Ｍアレイ３に転送される。このひとまとまりのデータが
転送されると、リードコントロール回路８によりリード
ポインタ９が１つ進められる。
出力部として、出力ＲＡＭアレイ３および出力アドレス
デコーダ４が設けられており、ＲＣ信号２７が入力され
ると、内部ＲＡＭアレイ５のひとまとまりの複数のデー
タがリードポインタ９により示される位置から出力ＲＡ
Ｍアレイ３に転送される。このひとまとまりのデータが
転送されると、リードコントロール回路８によりリード
ポインタ９が１つ進められる。
【００１６】次に、出力データ選択アドレスＡＯ０〜Ａ
Ｏｍを出力アドレスデコーダ４に与えることによりデー
タＱ０〜Ｑｎ２３の読み出し先を選択し、０Ｅ信号２８
を与えることにより出力データ２３を出力ＲＡＭアレイ
３から出力パツファ１０を通して読み出す。そして、出
力データ選択アドレス２４を変えながらＯＥ信号２８を
与えることにより、出力ＲＡＭアレイ３から複数のデー
タの読み出しを行なうことができる。
Ｏｍを出力アドレスデコーダ４に与えることによりデー
タＱ０〜Ｑｎ２３の読み出し先を選択し、０Ｅ信号２８
を与えることにより出力データ２３を出力ＲＡＭアレイ
３から出力パツファ１０を通して読み出す。そして、出
力データ選択アドレス２４を変えながらＯＥ信号２８を
与えることにより、出力ＲＡＭアレイ３から複数のデー
タの読み出しを行なうことができる。
【００１７】また、出力データ選択アドレス２４で出力
ＲＡＭアレイ３のデータ格納場所を選択し、データＱ０
〜Ｑｎ２３として変更したいデータを与え、かつＥＣ信
号３０を与えることにより、出力ＲＡＭアレイ３のデー
タを書換えることができる。また、リセットコントロー
ル回路１１にＲＳＴ信号２９を与えることで、ライトポ
インタ７およびリードポインタ９をクリアすることがで
きる。
ＲＡＭアレイ３のデータ格納場所を選択し、データＱ０
〜Ｑｎ２３として変更したいデータを与え、かつＥＣ信
号３０を与えることにより、出力ＲＡＭアレイ３のデー
タを書換えることができる。また、リセットコントロー
ル回路１１にＲＳＴ信号２９を与えることで、ライトポ
インタ７およびリードポインタ９をクリアすることがで
きる。
【００１８】次に、上記データ記憶装置において、４つ
の３２ビットデータをｌ組のデータとして扱う場合の動
作について説明する。この場合、データの入力部に、４
つのアレイからなる入力ＲＡＭアレイ１および２つの入
力データ選択アドレス２２のアドレスＡＩ０〜ＡＩ１を
４つの信号に分ける入力アドレスデコーダ２が設けられ
ている。そして、入力データ選択アドレス２２から”０
０”を入力してさらにＷＥ信号２５を入力することによ
り、３２ビットの入力データ２１のＤ０〜Ｄ３１を入力
ＲＡＭアレイ１の０番目のアレイに書き込む。
の３２ビットデータをｌ組のデータとして扱う場合の動
作について説明する。この場合、データの入力部に、４
つのアレイからなる入力ＲＡＭアレイ１および２つの入
力データ選択アドレス２２のアドレスＡＩ０〜ＡＩ１を
４つの信号に分ける入力アドレスデコーダ２が設けられ
ている。そして、入力データ選択アドレス２２から”０
０”を入力してさらにＷＥ信号２５を入力することによ
り、３２ビットの入力データ２１のＤ０〜Ｄ３１を入力
ＲＡＭアレイ１の０番目のアレイに書き込む。
【００１９】以下同様に、入力データ選択アドレス２２
から”０１”、”１０”および”１１”を入力してＷＥ
信号２５を入力することにより、３２ビットの入力デー
タ２１のＤ０〜Ｄ３１を入力ＲＡＭアレイ１の１〜３番
目の各アレイに書き込む。次に、ＷＣ信号２６を入力す
ると、入力ＲＡＭアレイ１の４つのデータをひとまとま
りのデータとして内部ＲＡＭアレイ５のライトポインタ
７が示す位置に転送する。このひとまとまりのデータが
転送されると、ライトコントロール回路６がライトポイ
ンタ７を１つ進める。なお、先入れ後出し方式の場合、
ライトコントロール回路６はリードポインタ９も１つ進
める。
から”０１”、”１０”および”１１”を入力してＷＥ
信号２５を入力することにより、３２ビットの入力デー
タ２１のＤ０〜Ｄ３１を入力ＲＡＭアレイ１の１〜３番
目の各アレイに書き込む。次に、ＷＣ信号２６を入力す
ると、入力ＲＡＭアレイ１の４つのデータをひとまとま
りのデータとして内部ＲＡＭアレイ５のライトポインタ
７が示す位置に転送する。このひとまとまりのデータが
転送されると、ライトコントロール回路６がライトポイ
ンタ７を１つ進める。なお、先入れ後出し方式の場合、
ライトコントロール回路６はリードポインタ９も１つ進
める。
【００２０】一方、前記データの出力部には、４つのア
レイからなる出力ＲＡＭアレイ３および２つの出力デー
タ選択アドレス２４のＡＯ０〜ＡＯ１を４つの信号に分
ける出力アドレスデコーダ４が設けられている。ＲＣ信
号２７を入力すると、内部ＲＡＭアレイ５のひとまとま
りの４つのデータをリードポインタ９が示す位置から出
力ＲＡＭアレイ３に転送する。このひとまとまりのデー
タが転送されると、リードコントロール回路８がリード
ポインタ９を１つ進める。先入れ後出し方式の場合、リ
ードコントロール回路８はリードポインタ９を１つ戻
し、ライトポインタ７も１つ戻す。
レイからなる出力ＲＡＭアレイ３および２つの出力デー
タ選択アドレス２４のＡＯ０〜ＡＯ１を４つの信号に分
ける出力アドレスデコーダ４が設けられている。ＲＣ信
号２７を入力すると、内部ＲＡＭアレイ５のひとまとま
りの４つのデータをリードポインタ９が示す位置から出
力ＲＡＭアレイ３に転送する。このひとまとまりのデー
タが転送されると、リードコントロール回路８がリード
ポインタ９を１つ進める。先入れ後出し方式の場合、リ
ードコントロール回路８はリードポインタ９を１つ戻
し、ライトポインタ７も１つ戻す。
【００２１】次に出力データ選択アドレス２４から”０
０”を入力して０Ｅ信号を入力することにより３２ビッ
トの入力データ２３のＱ０〜Ｑ３１を出力ＲＡＭアレイ
３の０番目のアレイから出力バッファ１０を通して読み
出す。以下、同様に出力データ選択アドレス２４から”
０１”、”１０”および”１１”を入力してＯＥ信号を
入力することにより、３２ビットの出力データ２３のＱ
０〜Ｑ３１を出力ＲＡＭアレイ３の１〜３番目のアレイ
から出力パツファ１０を通して読み出す。
０”を入力して０Ｅ信号を入力することにより３２ビッ
トの入力データ２３のＱ０〜Ｑ３１を出力ＲＡＭアレイ
３の０番目のアレイから出力バッファ１０を通して読み
出す。以下、同様に出力データ選択アドレス２４から”
０１”、”１０”および”１１”を入力してＯＥ信号を
入力することにより、３２ビットの出力データ２３のＱ
０〜Ｑ３１を出力ＲＡＭアレイ３の１〜３番目のアレイ
から出力パツファ１０を通して読み出す。
【００２２】さらに出力データ選択アドレス２４からの
例えば”１０”に相当する２番目のアレイの３２ビット
の出力データＱ０〜０３１を変更する場合は、”１０”
を入力しさらに変更したいデータを入力し、かつＥＣ信
号を入力することで出力ＲＡＭアレイ３の２番目のアレ
イのデータを書換える。要するに、出力ＲＡＭアレイ３
の０、１、３番目のデータはそのままとし、２番目のデ
ータのみ変更する。ここで、再び出力ＲＡＭアレイ３の
０〜３番目のアレイから出力データ２３を読み出すと、
書換えられたデータを読み出すことができる。
例えば”１０”に相当する２番目のアレイの３２ビット
の出力データＱ０〜０３１を変更する場合は、”１０”
を入力しさらに変更したいデータを入力し、かつＥＣ信
号を入力することで出力ＲＡＭアレイ３の２番目のアレ
イのデータを書換える。要するに、出力ＲＡＭアレイ３
の０、１、３番目のデータはそのままとし、２番目のデ
ータのみ変更する。ここで、再び出力ＲＡＭアレイ３の
０〜３番目のアレイから出力データ２３を読み出すと、
書換えられたデータを読み出すことができる。
【００２３】なお、入力ＲＡＭアレイ１の０番目のアレ
イは出力ＲＡＭアレイ３の０番目のアレイに対応する
が、各アレイの選択は０番目から順番に行なう必要はな
くランダムに行なえる。またリセットコントロール回路
１１にＲＳＴ信号２９を入力することにより、ライトポ
インタ７およぴリードポインタ９をクリアすることがで
きる。
イは出力ＲＡＭアレイ３の０番目のアレイに対応する
が、各アレイの選択は０番目から順番に行なう必要はな
くランダムに行なえる。またリセットコントロール回路
１１にＲＳＴ信号２９を入力することにより、ライトポ
インタ７およぴリードポインタ９をクリアすることがで
きる。
【００２４】このように、記憶部である内部ＲＡＭアレ
イ５の入力側及び出力側に、それぞれ入力ＲＡＭアレイ
１及び出力ＲＡＭアレイ３を設け、かつ入力側及び出力
側の各ＲＡＭアレイに複数のデータをひとまとまりのデ
ータとして記憶できるようにしたことにより、内部ＲＡ
Ｍアレイ５に対し複数のデータをひとまとまりのデータ
として先入れ先出しまたは先入れ後出しできるようにし
たものである。この結果、本記憶装置は、複数のデータ
が１組になって１つの情報を示すようなデータの格納に
有効に適用できる。さらに、出力側のＲＡＭアレイ３の
データを書換え可能としたことにより、本データ記憶装
置の外部にデータを変更するための装置を設けなくて
も、入力されたデータを必要なデータに変更して出力す
ることができる。
イ５の入力側及び出力側に、それぞれ入力ＲＡＭアレイ
１及び出力ＲＡＭアレイ３を設け、かつ入力側及び出力
側の各ＲＡＭアレイに複数のデータをひとまとまりのデ
ータとして記憶できるようにしたことにより、内部ＲＡ
Ｍアレイ５に対し複数のデータをひとまとまりのデータ
として先入れ先出しまたは先入れ後出しできるようにし
たものである。この結果、本記憶装置は、複数のデータ
が１組になって１つの情報を示すようなデータの格納に
有効に適用できる。さらに、出力側のＲＡＭアレイ３の
データを書換え可能としたことにより、本データ記憶装
置の外部にデータを変更するための装置を設けなくて
も、入力されたデータを必要なデータに変更して出力す
ることができる。
【００２５】
【発明の効果】以上説明したように本発明によれば、記
憶部（内部ＲＡＭアレイ５）の入力側及び出力側に、そ
れぞれ第１及び第２のＲＡＭ手段を設け、この第１及び
第２のＲＡＭ手段にそれぞれ複数のデータを１組のデー
タとして記憶可能にしたことにより、記憶部に対し複数
のデータをひとまとまりのデータとして先入れ先出しま
たは先入れ後出しでき、したがって複数のデータにより
１つの有意の情報を示すようなデータの格納に本装置を
有効に適用できる。さらに、出力側の第２のＲＡＭ手段
のデータを書換え可能にしたことにより、本装置の外部
に本装置のデータを変更するための特別な装置を設けな
くても、本装置のデータを必要なデータに変更すること
ができる。
憶部（内部ＲＡＭアレイ５）の入力側及び出力側に、そ
れぞれ第１及び第２のＲＡＭ手段を設け、この第１及び
第２のＲＡＭ手段にそれぞれ複数のデータを１組のデー
タとして記憶可能にしたことにより、記憶部に対し複数
のデータをひとまとまりのデータとして先入れ先出しま
たは先入れ後出しでき、したがって複数のデータにより
１つの有意の情報を示すようなデータの格納に本装置を
有効に適用できる。さらに、出力側の第２のＲＡＭ手段
のデータを書換え可能にしたことにより、本装置の外部
に本装置のデータを変更するための特別な装置を設けな
くても、本装置のデータを必要なデータに変更すること
ができる。
【図１】 本発明に係るデータ記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図２】 従来装置の一般的な構成を示すブロック図で
ある。
ある。
【図３】 従来装置の他の構成例を示すブロック図であ
る。
る。
【図４】 従来装置の他の構成例を示すブロック図であ
る。
る。
１…入力ＲＡＭアレイ、２…入力アドレスデコーダ、３
…出力ＲＡＭアレイ、４…出力アドレスデコーダ、５…
内部ＲＡＭアレイ、６…ライトコントロール回路、７…
ライトポインタ、８…リードコントロール回路、９…リ
ードポインタ、１０…出力バッファ、１１…リセットコ
ントロール回路、１２…エクスチェンジコントロール回
路。
…出力ＲＡＭアレイ、４…出力アドレスデコーダ、５…
内部ＲＡＭアレイ、６…ライトコントロール回路、７…
ライトポインタ、８…リードコントロール回路、９…リ
ードポインタ、１０…出力バッファ、１１…リセットコ
ントロール回路、１２…エクスチェンジコントロール回
路。
Claims (13)
- 【請求項１】 データを格納する記憶部と、前記記憶部
のデータ書き込み位置を指示するライトポインタ手段
と、前記記憶部のデータ読み出し位置を指示するリード
ポインタ手段と、前記記憶部の入力側に設けられた第１
のランダムアクセスメモリ手段とを有することを特徴と
するデータ記憶装置。 - 【請求項２】 請求項１において、 前記第１のランダムアクセスメモリ手段は複数のランダ
ムアクセスメモリからなり、該ランダムアクセスメモリ
の１つを選択可能な第１のアドレスデコーダ手段を有す
ることを特徴とするデータ記憶装置。 - 【請求項３】 請求項１または請求項２において、 前記第１のランダムアクセスメモリ手段に複数のデータ
を書込み可能にしたことを特徴とするデータ記憶装置。 - 【請求項４】 請求項１ないし請求項３の何れかの請求
項において、 前記第１のランダムアクセスメモリ手段に書き込まれた
複数のデータを１組のデータとして前記ライトポインタ
手段が示す前記記憶部内の位置ヘ書き込む手段を有する
ことを特徴とするデータ記憶装置。 - 【請求項５】 請求項１ないし請求項４の何れかの請求
項において、 前記記憶部の出力側に第２のランダムアクセスメモリ手
段を有することを特徴とするデータ記憶装置。 - 【請求項６】 データを格納する記憶部と、前記記憶部
のデータ書き込み位置を指示するライトポインタ手段
と、前記記憶部のデータ読み出し位置を指示するリード
ポインタ手段と、記憶部の出力側に設けられた第２のラ
ンダムアクセスメモリ手段とを有することを特徴とする
データ記憶装置。 - 【請求項７】 請求項５または請求項６において、 前記リードポインタ手段が示す前記記憶部内の位置に書
き込まれている複数のデータを１組のデータとして前記
第２のランダムアクセスメモリ手段へ読み出す手段を有
することを特徴とするデータ記憶装置。 - 【請求項８】 請求項５ないし請求項７の何れかの請求
項において、 前記第２のランダムアクセスメモリ手段は複数のランダ
ムアクセスメモリからなり、該ランダムアクセスメモリ
の１つを選択可能な第２のアドレスデコーダ手段を有す
ることを特徴とするデータ記憶装置。 - 【請求項９】 請求項５ないし請求項８の何れかの請求
項において、 前記第２のランダムアクセスメモリ手段から複数のデー
タを読み出し可能にしたことを特徴とするデータ記憶装
置。 - 【請求項１０】 請求項５ないし請求項９の何れかの請
求項において、 前記第２のランダムアクセスメモリ手段のデータを書き
換え可能にしたことを特徴とするデータ記憶装置。 - 【請求項１１】 請求項１ないし請求項９の何れかの請
求項において、 前記記憶部はランダムアクセスメモリアレイからなるこ
とを特徴とするデータ記憶装置。 - 【請求項１２】 請求項１ないし請求項１１の何れかの
請求項において、 前記記憶部は複数のデータを１組として先入れ先出しす
ることを特徴とするデータ記憶装置。 - 【請求項１３】 請求項１ないし請求項１１の何れかの
請求項において、 前記記憶部は複数のデータを１組として先入れ後出しす
ることを特徴とするデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138517A JPH10334654A (ja) | 1997-05-28 | 1997-05-28 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138517A JPH10334654A (ja) | 1997-05-28 | 1997-05-28 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334654A true JPH10334654A (ja) | 1998-12-18 |
Family
ID=15224003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9138517A Pending JPH10334654A (ja) | 1997-05-28 | 1997-05-28 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334654A (ja) |
-
1997
- 1997-05-28 JP JP9138517A patent/JPH10334654A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1999022302B1 (en) | Buffering data that flows between buses operating at different frequencies | |
| JP3577119B2 (ja) | 半導体記憶装置 | |
| JPH0760594B2 (ja) | 半導体記憶装置 | |
| JP3086769B2 (ja) | マルチポートフィールドメモリ | |
| US20080109627A1 (en) | Nonvolatile Memory Device And Method For Accessing Nonvolatile Memory Device | |
| US20020080672A1 (en) | First-in first-out memory device and method of generating flag signal in the same | |
| EP0342022B1 (en) | Image data read out sytem in a digital image processing system | |
| JPS6216294A (ja) | メモリ装置 | |
| JPH10334654A (ja) | データ記憶装置 | |
| KR960700490A (ko) | 행방향 주소 스트로브 사이클을 갖지않고 프레임버퍼에 영향을 미치는 동작을 제공하기 위한 방법 및 장치(method and apparatus for providing operations affecting a frame buffer without a row adderss strobe cycle) | |
| JPS61292298A (ja) | メモリ回路 | |
| US6625711B1 (en) | Method and/or architecture for implementing queue expansion in multiqueue devices | |
| JP2501204B2 (ja) | 半導体メモリ | |
| JPH09330588A (ja) | 順次データ記憶装置 | |
| JPH10106253A (ja) | 入出力バッファメモリ回路 | |
| JP2970572B2 (ja) | 共有バッファ同報制御回路 | |
| JPH01119823A (ja) | 先入れ先出し記憶装置 | |
| JP2949984B2 (ja) | メモリ監視回路 | |
| JPH06284453A (ja) | Ａｔｍセルスイッチ | |
| JP2547256B2 (ja) | Ｄｍａ装置 | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| KR100827130B1 (ko) | 부호분할다중접속 모뎀을 위한 다중 레지스터 인터페이스장치 | |
| JPH0833869B2 (ja) | データ処理装置 | |
| JP3371278B2 (ja) | 共有バッファ型スイッチ部 | |
| SU1339653A1 (ru) | Запоминающее устройство |