JPH10335460A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10335460A JPH10335460A JP15785597A JP15785597A JPH10335460A JP H10335460 A JPH10335460 A JP H10335460A JP 15785597 A JP15785597 A JP 15785597A JP 15785597 A JP15785597 A JP 15785597A JP H10335460 A JPH10335460 A JP H10335460A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- micro
- cmp
- semiconductor device
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005498 polishing Methods 0.000 claims abstract description 6
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 15
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 238000001312 dry etching Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】層間絶縁膜をＣＭＰで平坦化する場合に、ＣＭ
Ｐで生じるマイクロスクラッチによる配線間ショートの
発生を防ぐ半導体装置およびその製造方法の提供。 【解決手段】ＣＭＰにて平坦な層間絶縁膜４−１を形成
した後に、絶縁膜７を形成し、マイクロスクラッチ５を
埋め込む。これにより、配線６を形成する際にマイクロ
スクラッチ５内への配線材料の入り込み（残り）が無く
なり、配線間ショートを防ぐ。
Ｐで生じるマイクロスクラッチによる配線間ショートの
発生を防ぐ半導体装置およびその製造方法の提供。 【解決手段】ＣＭＰにて平坦な層間絶縁膜４−１を形成
した後に、絶縁膜７を形成し、マイクロスクラッチ５を
埋め込む。これにより、配線６を形成する際にマイクロ
スクラッチ５内への配線材料の入り込み（残り）が無く
なり、配線間ショートを防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ＣＭＰ（chemical mechanic
al polishing；化学機械研磨）工程を製造工程に含む
半導体装置及びその製造方法に関する。
の製造方法に関し、特に、ＣＭＰ（chemical mechanic
al polishing；化学機械研磨）工程を製造工程に含む
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５（ａ）、及び図５（ｂ）は、従来の
半導体装置の層間絶縁膜の形成を工程順に示したもので
ある。この従来の半導体装置では、まず、図５（ａ）に
示すように、フィールド酸化膜２やゲート３等、トラン
ジスタを作り込んだ半導体基板１上に、半導体基板１と
後に形成する配線６とを絶縁する、例えばＯ3−ＴＥＯ
Ｓ（tetraethylortho silicate） ＢＰＳＧ（boron
phosphosilicate glass）から成る層間絶縁膜４を、最
終的に形成される膜厚よりも厚く形成する。
半導体装置の層間絶縁膜の形成を工程順に示したもので
ある。この従来の半導体装置では、まず、図５（ａ）に
示すように、フィールド酸化膜２やゲート３等、トラン
ジスタを作り込んだ半導体基板１上に、半導体基板１と
後に形成する配線６とを絶縁する、例えばＯ3−ＴＥＯ
Ｓ（tetraethylortho silicate） ＢＰＳＧ（boron
phosphosilicate glass）から成る層間絶縁膜４を、最
終的に形成される膜厚よりも厚く形成する。
【０００３】次に図５（ｂ）に示すように、ＣＭＰによ
り層間絶縁膜を所望の膜厚に削りもどし、平坦な層間絶
縁膜４−１を形成する。次にコンタクトホールを形成し
（図示せず）、次に配線６を形成するものであった。
り層間絶縁膜を所望の膜厚に削りもどし、平坦な層間絶
縁膜４−１を形成する。次にコンタクトホールを形成し
（図示せず）、次に配線６を形成するものであった。
【０００４】上記のＣＭＰ工程においては、層間絶縁膜
４が形成された半導体基板１上にスラリーを流し、研磨
パッドにて研磨し平坦に削りもどすものだが、この際、
スラリーの凝集物により層間絶縁膜４の表面に微細な欠
陥（キズ）が入り、平坦な層間絶縁膜４−１を形成した
時に、その表面にマイクロスクラッチ５が発生するもの
である。
４が形成された半導体基板１上にスラリーを流し、研磨
パッドにて研磨し平坦に削りもどすものだが、この際、
スラリーの凝集物により層間絶縁膜４の表面に微細な欠
陥（キズ）が入り、平坦な層間絶縁膜４−１を形成した
時に、その表面にマイクロスクラッチ５が発生するもの
である。
【０００５】図６に、表面にマイクロスクラッチが発生
した半導体装置の平面図を示す。図６において、５はマ
イクロスクラッチ、６は配線、４−１は層間絶縁膜を示
している。
した半導体装置の平面図を示す。図６において、５はマ
イクロスクラッチ、６は配線、４−１は層間絶縁膜を示
している。
【０００６】なお、上記したＣＭＰ処理による層間絶縁
膜表面に生ずるマイクロスクラッチの対策とは相違して
いるが、例えば特開平７−５８１０４号公報には、厚く
成膜された層間絶縁膜中のボイドによってＣＭＰを施し
た後に研磨表面に表出する溝（クラック）をＯ3−ＴＥ
ＯＳで埋め込み表面を平坦化する方法が提案されてい
る。
膜表面に生ずるマイクロスクラッチの対策とは相違して
いるが、例えば特開平７−５８１０４号公報には、厚く
成膜された層間絶縁膜中のボイドによってＣＭＰを施し
た後に研磨表面に表出する溝（クラック）をＯ3−ＴＥ
ＯＳで埋め込み表面を平坦化する方法が提案されてい
る。
【０００７】
【発明が解決しようとする課題】上記したように、従来
技術においては、半導体装置において、平坦化処理が施
された層間絶縁膜表面のマイクロスクラッチ５を介して
配線間ショートが生じ、半導体装置の歩留まりを低下さ
せる、という問題点を有している。
技術においては、半導体装置において、平坦化処理が施
された層間絶縁膜表面のマイクロスクラッチ５を介して
配線間ショートが生じ、半導体装置の歩留まりを低下さ
せる、という問題点を有している。
【０００８】その理由は、マイクロスクラッチ５が発生
していると配線６を形成する際に、配線６を形成する金
属材料がマイクロスクラッチ５内に入り込んで残るから
である。
していると配線６を形成する際に、配線６を形成する金
属材料がマイクロスクラッチ５内に入り込んで残るから
である。
【０００９】したがって、本発明は、上記従来技術の問
題点を解消すべくなされたものであって、その目的は、
ＣＭＰにより平坦化処理が施されたマイクロスクラッチ
により配線間ショートが発生することを防止し得る半導
体装置及びその製造方法を提供することにある。
題点を解消すべくなされたものであって、その目的は、
ＣＭＰにより平坦化処理が施されたマイクロスクラッチ
により配線間ショートが発生することを防止し得る半導
体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、層間絶縁膜をＣＭＰで平坦
化する多層配線構造の半導体装置において、層間絶縁膜
のマイクロスクラッチを埋め込んで表面を平坦化するよ
うに絶縁膜を形成したものである。
め、本発明の半導体装置は、層間絶縁膜をＣＭＰで平坦
化する多層配線構造の半導体装置において、層間絶縁膜
のマイクロスクラッチを埋め込んで表面を平坦化するよ
うに絶縁膜を形成したものである。
【００１１】また、本発明の半導体装置の製造方法は、
トランジスタあるいは配線パターンが形成された凹凸の
ある半導体基板表面上に層間絶縁膜を形成する工程と、
ＣＭＰで表面を平坦化する工程と、ＣＭＰで生じたマイ
クロスクラッチを絶縁膜で埋め込んで平坦化する工程と
を含むことを特徴としたものである。
トランジスタあるいは配線パターンが形成された凹凸の
ある半導体基板表面上に層間絶縁膜を形成する工程と、
ＣＭＰで表面を平坦化する工程と、ＣＭＰで生じたマイ
クロスクラッチを絶縁膜で埋め込んで平坦化する工程と
を含むことを特徴としたものである。
【００１２】［作用］本発明においては、層間絶縁膜を
ＣＭＰで平坦化する工程の後に、絶縁膜を形成し、ＣＭ
Ｐで生じたマイクロスクラッチを埋め込んで平坦化して
いるため、配線を形成する際にマイクロスクラッチ内へ
の配線材料の入り込み（残り）が無くなり、配線間ショ
ートが防止できる。
ＣＭＰで平坦化する工程の後に、絶縁膜を形成し、ＣＭ
Ｐで生じたマイクロスクラッチを埋め込んで平坦化して
いるため、配線を形成する際にマイクロスクラッチ内へ
の配線材料の入り込み（残り）が無くなり、配線間ショ
ートが防止できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１４】図１乃至図３は、本発明の実施の形態の半
導体装置の製造方法を工程順に模式的に示した工程断面
図である。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、ＣＶＤ法により厚さ１．０〜２．５μｍ
の層間絶縁膜４を形成する。
導体装置の製造方法を工程順に模式的に示した工程断面
図である。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、ＣＶＤ法により厚さ１．０〜２．５μｍ
の層間絶縁膜４を形成する。
【００１５】次に、図１（ｂ）に示すように、ＣＭＰに
より、０．７〜１．５μｍの所望の厚さに削りもどし、
平坦な層間絶縁膜４−１を形成する。
より、０．７〜１．５μｍの所望の厚さに削りもどし、
平坦な層間絶縁膜４−１を形成する。
【００１６】次に、図２に示すように、ＣＶＤ法によ
り、厚さ０．０５〜０．３μｍの絶縁膜７を形成する。
り、厚さ０．０５〜０．３μｍの絶縁膜７を形成する。
【００１７】次に、図３に示すように、コンタクトホー
ルを形成し（図示せず）、次に金属で形成される配線６
を形成するものである。
ルを形成し（図示せず）、次に金属で形成される配線６
を形成するものである。
【００１８】次に、本発明の実施の形態の動作につい
て、図２を参照して説明する。
て、図２を参照して説明する。
【００１９】ＣＭＰにより平坦に形成された層間絶縁膜
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５を、絶縁膜７を形成することにより埋め込んで平坦
化する。
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５を、絶縁膜７を形成することにより埋め込んで平坦
化する。
【００２０】これにより、後に配線６を形成する際に、
マイクロスクラッチ５内に配線を形成する金属材料が入
り込まず、配線間ショートが防止できる。
マイクロスクラッチ５内に配線を形成する金属材料が入
り込まず、配線間ショートが防止できる。
【００２１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２２】［実施例１］図１及び図３に示した工程断
面図を参照して、本発明の一実施例の製造方法について
説明する。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、Ｏ3−ＴＥＯＳ ＢＰＳＧからなる厚さ
１．３μｍの層間絶縁膜４を形成する。Ｏ3−ＴＥＯＳ
ＢＰＳＧ膜は、リフロー及び膜の焼き固めに８００
℃、３０秒程のＮ2ランプアニール等の熱処理を行うも
のである。
面図を参照して、本発明の一実施例の製造方法について
説明する。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、Ｏ3−ＴＥＯＳ ＢＰＳＧからなる厚さ
１．３μｍの層間絶縁膜４を形成する。Ｏ3−ＴＥＯＳ
ＢＰＳＧ膜は、リフロー及び膜の焼き固めに８００
℃、３０秒程のＮ2ランプアニール等の熱処理を行うも
のである。
【００２３】次に、図１（ｂ）に示すように、ＣＭＰに
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。
【００２４】次に、図２に示すように、プラズマＴＥＯ
Ｓ酸化膜（プラズマＴＥＯＳ ＣＶＤにより形成される
酸化膜）からなる厚さ０．１μｍの絶縁膜７を形成す
る。
Ｓ酸化膜（プラズマＴＥＯＳ ＣＶＤにより形成される
酸化膜）からなる厚さ０．１μｍの絶縁膜７を形成す
る。
【００２５】次に、図３に示すように、コンタクトホー
ルを形成し（図示せず）、次に、アルミニウム等からな
る配線６をフォトレジストでパターン形成し、ドライエ
ッチング等により形成するものである。
ルを形成し（図示せず）、次に、アルミニウム等からな
る配線６をフォトレジストでパターン形成し、ドライエ
ッチング等により形成するものである。
【００２６】次に、本発明の実施例の動作について、図
２を参照して説明する。
２を参照して説明する。
【００２７】ＣＭＰにより平坦に形成された層間絶縁膜
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５は溝幅０．１μｍ程度、深さ０．２μｍ程度の大き
さであり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１
μｍの絶縁膜７を形成することにより、埋め込んで、平
坦化できる。
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５は溝幅０．１μｍ程度、深さ０．２μｍ程度の大き
さであり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１
μｍの絶縁膜７を形成することにより、埋め込んで、平
坦化できる。
【００２８】これにより、後にアルミニウム等からなる
配線６をフォトレジストでパターン形成し、ドライエッ
チング等により形成する際、マイクロスクラッチ５内に
配線６を形成するアルミニウム等がが入り込まず、配線
間ショートが防止できる。
配線６をフォトレジストでパターン形成し、ドライエッ
チング等により形成する際、マイクロスクラッチ５内に
配線６を形成するアルミニウム等がが入り込まず、配線
間ショートが防止できる。
【００２９】絶縁膜７の材質については、Ｏ3−ＴＥＯ
Ｓ ＢＰＳＧ等でも良いが、膜の焼き固めに熱処理工程
が必要であり、熱処理工程を必要としないプラズマＴＥ
ＯＳ酸化膜が最も良い。厚さも０．１〜０．２μｍ程度
の厚さが好ましく、マイクロスクラッチ５を埋め込み平
坦化できる。
Ｓ ＢＰＳＧ等でも良いが、膜の焼き固めに熱処理工程
が必要であり、熱処理工程を必要としないプラズマＴＥ
ＯＳ酸化膜が最も良い。厚さも０．１〜０．２μｍ程度
の厚さが好ましく、マイクロスクラッチ５を埋め込み平
坦化できる。
【００３０】［実施例２］これまで、トランジスタを作
り込んだ半導体基板上への実施例について説明したが、
次に、配線パターンの形成された半導体基板上に本発明
を適用した場合の実施例について説明する。図４は、本
発明の第２の実施例の製造方法について説明するための
工程断面図である。
り込んだ半導体基板上への実施例について説明したが、
次に、配線パターンの形成された半導体基板上に本発明
を適用した場合の実施例について説明する。図４は、本
発明の第２の実施例の製造方法について説明するための
工程断面図である。
【００３１】まず、図４（ａ）に示すように、配線６の
形成された半導体基板１上に、プラズマＴＥＯＳ酸化膜
からなる厚さ１．８μｍの層間絶縁膜４を形成する。配
線６はアルミニウム等からなり、高さ０．６μｍ、幅
０．７μｍで、隣接する配線間の最小間隔は０．９μｍ
に形成されている。
形成された半導体基板１上に、プラズマＴＥＯＳ酸化膜
からなる厚さ１．８μｍの層間絶縁膜４を形成する。配
線６はアルミニウム等からなり、高さ０．６μｍ、幅
０．７μｍで、隣接する配線間の最小間隔は０．９μｍ
に形成されている。
【００３２】次に、図４（ｂ）に示すように、ＣＭＰに
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。
【００３３】次に、図４（ｃ）に示すように、プラズマ
ＴＥＯＳ酸化膜からなる厚さ０．１μｍの絶縁膜７を形
成する。ＣＭＰにより平坦に形成された層間絶縁膜４−
１には、ＣＭＰの際に発生したマイクロスクラッチ５が
その表面に発生している。このマイクロスクラッチ５
は、溝幅０．１μｍ程度、深さ０．２μｍ程度の大きさ
であり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１μ
ｍの絶縁膜７を形成することにより埋め込んで平坦化で
きる。
ＴＥＯＳ酸化膜からなる厚さ０．１μｍの絶縁膜７を形
成する。ＣＭＰにより平坦に形成された層間絶縁膜４−
１には、ＣＭＰの際に発生したマイクロスクラッチ５が
その表面に発生している。このマイクロスクラッチ５
は、溝幅０．１μｍ程度、深さ０．２μｍ程度の大きさ
であり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１μ
ｍの絶縁膜７を形成することにより埋め込んで平坦化で
きる。
【００３４】次に、スルーホールを形成し（図示せ
ず）、次にアルミニウム等からなる上層配線８をフォト
レジストでパターン形成し、ドライエッチ等により形成
するものである。上層配線８を形成する際、絶縁膜７に
てマイクロスクラッチ５を埋め込んでいるため、マイク
ロスクラッチ５間に上層配線８を形成するアルミニウム
等が入り込まず、配線間ショートが防止できる。
ず）、次にアルミニウム等からなる上層配線８をフォト
レジストでパターン形成し、ドライエッチ等により形成
するものである。上層配線８を形成する際、絶縁膜７に
てマイクロスクラッチ５を埋め込んでいるため、マイク
ロスクラッチ５間に上層配線８を形成するアルミニウム
等が入り込まず、配線間ショートが防止できる。
【００３５】配線パターンが形成された半導体基板は、
配線パターンが溶けてしまうため、高温での熱処理はで
きない。このため、Ｏ3−ＴＥＯＳ ＢＰＳＧ等、膜の
焼き固めに高温での熱処理が必要な膜の層間絶縁膜４、
および絶縁膜７への適用は困難である。
配線パターンが溶けてしまうため、高温での熱処理はで
きない。このため、Ｏ3−ＴＥＯＳ ＢＰＳＧ等、膜の
焼き固めに高温での熱処理が必要な膜の層間絶縁膜４、
および絶縁膜７への適用は困難である。
【００３６】これより、絶縁膜７の材質については、熱
処理を必要としない、プラズマＴＥＯＳ酸化膜が最も良
い。厚さも０．１〜０．２μｍ程度の厚さが好ましく、
マイクロスクラッチ５を埋め込み平坦化できる。
処理を必要としない、プラズマＴＥＯＳ酸化膜が最も良
い。厚さも０．１〜０．２μｍ程度の厚さが好ましく、
マイクロスクラッチ５を埋め込み平坦化できる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
マイクロスクラッチを介した配線間ショートの発生を防
止するという効果を奏する。これにより、半導体装置の
信頼性及び歩留まりを向上する。
マイクロスクラッチを介した配線間ショートの発生を防
止するという効果を奏する。これにより、半導体装置の
信頼性及び歩留まりを向上する。
【００３８】その理由は、本発明においては、層間絶縁
膜をＣＭＰで平坦化する工程の後に、絶縁膜を形成し、
ＣＭＰで生じたマイクロスクラッチを埋め込んで平坦化
しているため、配線を形成する際にマイクロスクラッチ
内への配線材料の入り込み（残り）が無くなるからであ
る。
膜をＣＭＰで平坦化する工程の後に、絶縁膜を形成し、
ＣＭＰで生じたマイクロスクラッチを埋め込んで平坦化
しているため、配線を形成する際にマイクロスクラッチ
内への配線材料の入り込み（残り）が無くなるからであ
る。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図３】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図４】本発明の半導体装置の製造方法の第２の実施例
を工程順に示す断面図である。
を工程順に示す断面図である。
【図５】従来の半導体装置の製造方法の一例を工程順に
示す断面図である。
示す断面図である。
【図６】従来の半導体装置の一例の配線形成後の平面図
である。
である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート ４、４−１ 層間絶縁膜 ５ マイクロスクラッチ ６ 配線 ７ 絶縁膜 ８ 上層配線
Claims (6)
- 【請求項１】層間絶縁膜をＣＭＰ（chemical mechanic
al polishing；化学機械研磨）で平坦化する多層配線
構造の半導体装置において、 前記層間絶縁膜のマイクロスクラッチ（微細表面欠陥）
を埋め込んで表面を平坦化するように絶縁膜が形成され
ている、ことを特徴とする半導体装置。 - 【請求項２】前記絶縁膜の膜厚が略０．１〜０．２μｍ
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記絶縁膜が、ＣＶＤなどにより形成され
た酸化膜よりなることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】前記絶縁膜が、プラズマＴＥＯＳ酸化膜よ
りなることを特徴とする請求項１記載の半導体装置。 - 【請求項５】層間絶縁膜をＣＭＰ（chemical mechanic
al polishing；化学機械研磨）で平坦化する多層配線
構造の半導体装置において、 前記層間絶縁膜表面の前記ＣＭＰの際に発生したマイク
ロスクラッチ（微細表面欠陥）を埋め込んで表面を平坦
化する、好ましくは、プラズマＴＥＯＳ酸化膜よりなる
絶縁膜を備え、 前記絶縁層の上に配線を形成することにより、前記マイ
クロスクラッチ内に配線を形成する金属材料が入り込ま
ず、配線間ショートを防止するようにしたことを特徴と
する半導体装置。 - 【請求項６】（ａ）トランジスタあるいは配線パターン
が形成された凹凸のある半導体基板表面上に層間絶縁膜
を形成する工程と、 （ｂ）ＣＭＰで表面を平坦化する工程と、 （ｃ）前記ＣＭＰで生じたマイクロスクラッチを絶縁膜
で埋め込んで平坦化する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785597A JPH10335460A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785597A JPH10335460A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335460A true JPH10335460A (ja) | 1998-12-18 |
Family
ID=15658855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15785597A Pending JPH10335460A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335460A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100350111B1 (ko) * | 2000-02-22 | 2002-08-23 | 삼성전자 주식회사 | 반도체 장치의 배선 및 이의 제조 방법 |
| KR20030080311A (ko) * | 2002-04-08 | 2003-10-17 | 아남반도체 주식회사 | 반도체 소자의 스크래치 결함 방지 방법 |
| US6671072B1 (en) | 1999-05-24 | 2003-12-30 | Fujitsu Limited | Color converting apparatus color converting method and a recording medium with a program for making computer execute the method recorded therein |
| KR20040050517A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100613344B1 (ko) * | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100639030B1 (ko) | 2004-12-24 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 반도체 패턴 형성방법 |
| KR100664806B1 (ko) | 2005-09-13 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7452813B2 (en) | 2005-03-04 | 2008-11-18 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having planarized interlayer insulating film |
-
1997
- 1997-05-30 JP JP15785597A patent/JPH10335460A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671072B1 (en) | 1999-05-24 | 2003-12-30 | Fujitsu Limited | Color converting apparatus color converting method and a recording medium with a program for making computer execute the method recorded therein |
| KR100350111B1 (ko) * | 2000-02-22 | 2002-08-23 | 삼성전자 주식회사 | 반도체 장치의 배선 및 이의 제조 방법 |
| KR20030080311A (ko) * | 2002-04-08 | 2003-10-17 | 아남반도체 주식회사 | 반도체 소자의 스크래치 결함 방지 방법 |
| KR20040050517A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100613344B1 (ko) * | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100639030B1 (ko) | 2004-12-24 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 반도체 패턴 형성방법 |
| US7452813B2 (en) | 2005-03-04 | 2008-11-18 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having planarized interlayer insulating film |
| KR100664806B1 (ko) | 2005-09-13 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6060386A (en) | Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices | |
| US5055906A (en) | Semiconductor device having a composite insulating interlayer | |
| JP3111924B2 (ja) | 半導体装置の製造方法 | |
| JPH10335460A (ja) | 半導体装置及びその製造方法 | |
| KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
| JPH09186237A (ja) | 半導体ウエハの層間スタッド形成方法 | |
| US6180511B1 (en) | Method for forming intermetal dielectric of semiconductor device | |
| KR100254567B1 (ko) | 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법 | |
| KR100560307B1 (ko) | 반도체 소자 제조방법 | |
| KR100457340B1 (ko) | 반도체 소자 제조방법 | |
| KR100443148B1 (ko) | 반도체소자의 제조방법 | |
| JPH0786284A (ja) | 半導体装置及びその製造方法 | |
| JP3353539B2 (ja) | 半導体装置の製造方法 | |
| KR0124635B1 (ko) | 반도체 소자의 평탄화방법 | |
| KR100232230B1 (ko) | 반도체 소자의 제조방법 | |
| JP3041929B2 (ja) | 平坦化方法 | |
| KR0147648B1 (ko) | 반도체 장치의 층간절연층 평탄화방법 | |
| KR100693785B1 (ko) | 반도체 메모리 소자의 층간절연막 형성 방법 | |
| KR19990046933A (ko) | 반도체 장치의 층간절연막 평탄화 방법 | |
| KR100536806B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100623870B1 (ko) | 연마 조절층을 이용한 웨이퍼 연마 방법 | |
| KR100664806B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100253337B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| JPH09191048A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH10135284A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000530 |