JPH10335477A

JPH10335477A - 半導体リレー回路及び半導体装置

Info

Publication number: JPH10335477A
Application number: JP9141710A
Authority: JP
Inventors: Yoshiki Hayazaki; 嘉城早崎; Masahiko Suzumura; 正彦鈴村; Yuji Suzuki; 裕二鈴木; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田; Kiminori Takano; 仁路高野
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】出力容量を低減することのできる半導体リレ
ー回路及び半導体装置を提供する。【解決手段】入力信号に応答して光信号を発生する発
光ダイオード１と、発光ダイオード１の光信号を受光す
るように配置されたフォトダイオード２ａ〜２ｃと、フ
ォトダイオード２ａ〜２ｃで発生した光起電力がゲート
・ソース間に印加されて、ドレイン・ソース間の導通状
態と非導通状態とが切り替わるＭＯＳＦＥＴ３ａ〜３ｃ
とを備えており、ＭＯＳＦＥＴ３ａ〜３ｃが３個直列に
接続されて、各ＭＯＳＦＥＴ３ａ〜３ｃのゲート・ソー
ス間にはそれぞれ電気的に絶縁されたフォトダイオード
２ａ〜２ｃが接続されている。直列に接続されたＭＯＳ
ＦＥＴ３ａ〜３ｃから成る直列回路の両端はリレー出力
端子Ｏ１，Ｏ２に接続され、リレー出力端子Ｏ１，Ｏ２
間には外部回路として負荷Ｚ，交流電源ｅ及び直流電源
Ｅの直列回路が接続されている。リレー入力端子Ｉ１，
Ｉ２間には外部回路として信号源Ｓ及び抵抗Ｒが直列に
接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体リレー回路
及び半導体装置に関するものであり、特に入出力間のア
イソレーションに光結合方式を用いたものに関する。

【０００２】

【従来の技術】図６は、従来例に係る半導体リレー回路
を示す回路図である。従来の半導体リレー回路は、リレ
ー入力端子Ｉ１，Ｉ２間に発光ダイオード１が接続さ
れ、発光ダイオード１には３つのフォトダイオードが並
列接続されて成るフォトダイオードアレイ２が光学的に
結合され、フォトダイオードアレイ２のアノード側は出
力用のＭＯＳＦＥＴ３のゲートに接続され、カソード側
はソースに接続され、リレー出力端子Ｏ１，Ｏ２にはＭ
ＯＳＦＥＴ３のドレイン及びソースがそれぞれ接続され
ている。

【０００３】また、リレー入力端子Ｉ１，Ｉ２間には外
部回路として信号源Ｓと抵抗Ｒとの直列回路が接続され
ており、リレー出力端子Ｏ１，Ｏ２間には外部回路とし
て負荷Ｚ，交流電源ｅ及び直流電源Ｅの直列回路が、直
流電源Ｅの正極がＭＯＳＦＥＴ３のドレイン側となり、
負極がソース側となるように接続されている。

【０００４】以下、動作について説明する。信号源Ｓか
ら抵抗Ｒを介して発光ダイオード１に入力電流が流れる
と、発光ダイオード１が光信号を発生する。この光信号
を受けてフォトダイオードアレイ２が電流を発生する。
この電流によって出力用のＭＯＳＦＥＴ３のゲート・ソ
ース間が充電され、これによってゲート電圧が上昇し、
ゲート電圧がスレッショルド電圧を越えると、ＭＯＳＦ
ＥＴ３はオン状態となり、リレー出力端子Ｏ１，Ｏ２間
が導通する。これによって、負荷Ｚには直流電源Ｅから
負荷電流が流れる。

【０００５】次に、リレー入力端子Ｉ１，Ｉ２間の入力
電流が遮断されて発光ダイオード１からの光信号がなく
なると、フォトダイオードアレイ２からの出力電流がな
くなり、ＭＯＳＦＥＴ３のゲート・ソース間に蓄積され
た電荷はフォトダイオードアレイ２を通して放電する。
そして、ＭＯＳＦＥＴ３のゲート・ソース間電圧がスレ
ッショルド電圧よりも小さくなると、ＭＯＳＦＥＴ３は
ターンオフし、リレー出力端子Ｏ１，Ｏ２間が遮断され
る。

【０００６】このようにして構成された半導体リレー回
路を用いると、入力と出力間を絶縁すべき用途に対し
て、金属接点リレーに比較して信頼性が高く、チャタリ
ングがなく、小型で、静音性が良いといった特徴があ
る。

【０００７】上述の半導体リレー回路のＭＯＳＦＥＴ３
としては、ＳＯＩ（Silicon On Insulator）型のＬＤ
ＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）
等がある。図７は、従来例に係るＬＤＭＯＳＦＥＴ２４
を示す略断面図である。ＬＤＭＯＳＦＥＴ２４は、支持
体シリコン基板７ａと、支持体シリコン基板７ａ上に埋
込酸化膜７ｂを介して形成されたｎ型の活性シリコン層
１８とを有して成るＳＯＩ基板の活性シリコン層１８に
おいて、表面から埋込酸化膜７ｂに到達するようにｐ＋
型の素子分離領域１９が形成され、素子分離領域１９及
び埋込酸化膜７ｂにより絶縁分離された活性シリコン層
１８から成る複数の素子形成領域９が形成されている。

【０００８】素子形成領域９の表面に露出するように素
子形成領域９内に、離間してｎ＋型のドレイン領域１０
及びｐ型のウェル領域２０が形成され、ウェル領域２０
に内包され、かつ、素子形成領域９の表面に露出するよ
うに素子形成領域９内にｎ＋型のソース領域１１が形成
されている。

【０００９】また、ソース領域１１とドレイン領域１０
との間に介在するウェル領域２０上からドレイン領域１
０の方向に向かって延設するように階段状にポリシリコ
ンから成る絶縁ゲート２１が絶縁膜１４を介して形成さ
れている。

【００１０】そして、ドレイン領域１０と電気的に接続
されるようにアルミニウム（Ａｌ）等から成るドレイン
電極２２が形成され、素子分離領域１９及びソース領域
１１と電気的に接続されるようにアルミニウム（Ａｌ）
等から成るソース電極２３が形成され、絶縁ゲート２１
と電気的に接続されるようにアルミニウム（Ａｌ）等か
ら成るゲート電極（図示せず）が形成されている。

【００１１】上述のＬＤＭＯＳＦＥＴ２４は、大電流を
流すためにはゲート幅を大きくする必要があり、そのた
めに図８に示すように、racetrack形状のＬＤＭＯＳＦ
ＥＴ２５を複数個隣接して配置し、各ＬＤＭＯＳＦＥＴ
２５のドレイン電極，ソース電極及びゲート電極同士を
全てＳＯＩ基板の主面で接続して同時に動作する一群の
ＬＤＭＯＳＦＥＴを構成する方法や、図９に示すよう
に、ＬＤＭＯＳＦＥＴ２４を変形して櫛形のＬＤＭＯＳ
ＦＥＴ２６を構成する方法が考えられる。

【００１２】図９のracetrack−interdigited形状のＬ
ＤＭＯＳＦＥＴ２６はドレイン，ソースそしてゲートの
各領域が連続して形成されているので、配線に特別な配
慮が不要であるという利点を有するが、所定の耐圧を維
持するためには各部の曲率を適正に設計する必要があ
り、このために一般的に不要な領域２７が大きく、面積
効率が悪いという欠点がある。

【００１３】この問題点を解決するためには、図８に示
すように複数個のracetrack形状のＬＤＭＯＳＦＥＴ２
５を並列接続したＬＤＭＯＳＦＥＴを用いればよい。こ
の場合、並列接続されたＬＤＭＯＳＦＥＴ２５間では耐
圧を維持するための曲率を考慮する必要がなく、ソース
領域側では不要な領域が生じないので、面積効率の良い
ＬＤＭＯＳＦＥＴを構成することができる。

【００１４】

【発明が解決しようとする課題】上述のような半導体リ
レー回路に対する要求の一つとして高周波（ラジオ周波
数帯）遮断性能がある。この性能を満足するためには、
（リレー出力端子Ｏ１，Ｏ２間の静電容量）≒（ＭＯＳ
ＦＥＴ３の出力容量）を小さくする必要があるが、従来
の半導体リレー回路においては、ＭＯＳＦＥＴ３の出力
容量のみにたよる構成となっているため、出力容量の小
さなＭＯＳＦＥＴ３を入手する必要があったが、ＭＯＳ
ＦＥＴ３の出力容量は耐圧設計などに影響され、ある一
定の限界値がある。

【００１５】また、図７に示すように、ＳＯＩ型のＬＤ
ＭＯＳＦＥＴ２４を用いると出力容量は、従来のＭＯＳ
ＦＥＴに比較して（容量×オン抵抗）は小さくなる傾向
にあるが、高耐圧を得るための断面設計（ＭＯＳＦＥＴ
のドリフト領域，絶縁ゲートのオーバーラップ長等）や
表面設計（ＭＯＳＦＥＴの不要な領域の面積等）によっ
て満足するものではなかった。

【００１６】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、出力容量を低減する
ことのできる半導体リレー回路及び半導体装置を提供す
ることにある。

【００１７】

【課題を解決するための手段】請求項１記載の発明は、
入力信号に応答して光信号を発生する発光ダイオード
と、該発光ダイオードの光信号を受光するように配置さ
れたフォトダイオードと、該フォトダイオードにより発
生する光起電力がゲート・ソース間に印加されてドレイ
ン・ソース間の導通状態と非導通状態とが切り替わるＭ
ＯＳＦＥＴとを有して成る半導体装置において、前記Ｍ
ＯＳＦＥＴに直列にＭＯＳＦＥＴを付加し、前記発光ダ
イオードの光信号により付加された前記ＭＯＳＦＥＴの
導通状態と非導通導体とを切り替える駆動回路を設けた
ことを特徴とするものである。

【００１８】請求項２記載の発明は、請求項１記載の半
導体リレー回路において、前記駆動回路として、付加さ
れた前記ＭＯＳＦＥＴのゲート・ソース間にフォトダイ
オードを設けたことを特徴とするものである。

【００１９】請求項３記載の発明は、請求項１記載の半
導体リレー回路において、前記駆動回路として、ダイオ
ードを用い、前記ＭＯＳＦＥＴの内、最も低電位側に接
続されたＭＯＳＦＥＴのゲート・ソース間に、前記ゲー
トにアノードが接続されるように前記フォトダイオード
を接続するとともに、該フォトダイオードのアノード
が、前記ダイオードを介して他の前記ＭＯＳＦＥＴのゲ
ートに接続され、前記ダイオードは、前記フォトダイオ
ードから前記ゲートの方向に電流が流れるように接続さ
れて成ることを特徴とするものである。

【００２０】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体リレー回路の直列接続されて成るＭＯ
ＳＦＥＴとして、支持体シリコン基板と、該支持体シリ
コン基板上に埋込酸化膜及び誘電体分離層により絶縁分
離されたＰ型の活性シリコン層から成る素子形成領域と
を有して成るＳＯＩ基板と、前記素子形成領域の表面に
露出するように前記素子形成領域内に離間して形成され
たＮ＋型のドレイン領域及びソース領域と、該ドレイン
領域と該ソース領域との間に介在する前記素子形成領域
上に絶縁膜を介して形成され、前記ドレイン領域と前記
ソース領域との間に流れる電流をオン・オフ制御するゲ
ート領域とを有して成るＭＯＳＦＥＴを用い、異なる前
記素子形成領域に形成された前記ＭＯＳＦＥＴの前記ド
レイン領域と前記ソース領域とを電極により接続するよ
うにしたことを特徴とするものである。

【００２１】請求項５記載の発明は、請求項４記載の半
導体装置において、前記支持体シリコン基板の導電型を
Ｐ型で構成し、該支持体シリコン基板の電位が、出力電
圧の最低電位に固定されて成ることを特徴とするもので
ある。

【００２２】請求項６記載の発明は、請求項４記載の半
導体装置において、前記支持体シリコン基板の導電型を
Ｎ型で構成し、該支持体シリコン基板の電位が、出力電
圧の最高電位に固定されて成ることを特徴とするもので
ある。

【００２３】請求項７記載の発明は、請求項４記載の半
導体装置において、前記支持体シリコン基板の電位が、
出力電圧の中間電位に固定されて成ることを特徴とする
ものである。

【００２４】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。

【００２５】＝実施形態１＝図１は、本発明の一実施形態に係る半導体リレー回路を
示す回路図である。本実施形態に係る半導体リレー回路
は、入力信号に応答して光信号を発生する発光ダイオー
ド１と、発光ダイオード１の光信号を受光するように配
置されたフォトダイオード２ａ〜２ｃと、フォトダイオ
ード２ａ〜２ｃで発生した光起電力がゲート・ソース間
に印加されて、ドレイン・ソース間の導通状態と非導通
状態とが切り替わる出力用のＭＯＳＦＥＴ３ａ〜３ｃと
を備えており、ＭＯＳＦＥＴ３ａ〜３ｃが３個直列に接
続されて、各ＭＯＳＦＥＴ３ａ〜３ｃのゲート・ソース
間にはそれぞれ電気的に絶縁されたフォトダイオード２
ａ〜２ｃが接続されている。

【００２６】直列に接続されたＭＯＳＦＥＴ３ａ〜３ｃ
から成る直列回路の両端はリレー出力端子Ｏ１，Ｏ２に
接続され、リレー出力端子Ｏ１，Ｏ２間には外部回路と
して負荷Ｚ，交流電源ｅ及び直流電源Ｅの直列回路が接
続されている。このとき、直流電源Ｅの負極がＭＯＳＦ
ＥＴ３ａのソース側に接続され、正極がＭＯＳＦＥＴ３
ｃのドレイン側に接続されるように、直列回路がリレー
出力端子Ｏ１，Ｏ２間に接続されている。また、フォト
ダイオード２ａ〜２ｃのアノードはそれぞれＭＯＳＦＥ
Ｔ３ａ〜３ｃのゲートに接続され、カソードはそれぞれ
ＭＯＳＦＥＴ３ａ〜３ｃのソースに接続されている。ま
た、リレー入力端子Ｉ１，Ｉ２間には外部回路として信
号源Ｓ及び抵抗Ｒが直列に接続されている。

【００２７】なお、本実施形態においては、３個のＭＯ
ＳＦＥＴ３ａ〜３ｃを直列に接続するようにしたが、こ
れに限定される必要はなく、２個あるいは４個以上のＭ
ＯＳＦＥＴを用いても良い。また、本実施形態において
は、単体のフォトダイオード２ａ〜２ｃをＭＯＳＦＥＴ
３ａ〜３ｃのゲート・ソース間に接続するようにした
が、これに限定される必要はなく、複数のフォトダイオ
ードで構成されたフォトダイオードアレイをＭＯＳＦＥ
Ｔ３ａ〜３ｃのゲート・ソース間に接続するようにして
も良い。

【００２８】以下、本実施形態の動作について説明す
る。信号源Ｓから抵抗Ｒを介して発光ダイオード１に入
力電流が流れると、発光ダイオード１が光信号を発生さ
せる。この光信号を受けてフォトダイオード２ａ〜２ｃ
が電流を発生させる。この電流によってＭＯＳＦＥＴ３
ａ〜３ｃのゲート・ソース間が充電され、これによって
ゲート電圧が上昇し、ゲート電圧がスレッショルド電圧
を越えると、ＭＯＳＦＥＴ３ａ〜３ｃはオン状態とな
り、リレー出力端子Ｏ１，Ｏ２間が導通する。これによ
って、負荷Ｚには直流電源Ｅから負荷電流が流れる。

【００２９】次に、リレー入力端子Ｉ１，Ｉ２間の入力
電流が遮断されて、発光ダイオード１からの光信号がな
くなると、フォトダイオード２ａ〜２ｃからの出力電流
がなくなり、ＭＯＳＦＥＴ３ａ〜３ｃのゲート・ソース
間に蓄積された電荷はフォトダイオード２ａ〜２ｃを通
して放電する。そして、ＭＯＳＦＥＴ３ａ〜３ｃのゲー
ト・ソース間電圧がスレッショルド電圧より小さくなる
と、ＭＯＳＦＥＴ３ａ〜３ｃはターンオフし、リレー出
力端子Ｏ１，Ｏ２間が遮断される。

【００３０】従来例として図６に示す半導体リレー回路
においては、ＭＯＳＦＥＴ３に所定の出力耐圧を満足す
るＭＯＳＦＥＴを使用する必要があるために、その耐圧
設計や電流容量を確保するための表面レイアウト設計の
制約によって所望の（出力容量×オン抵抗）を満足する
ことができなかったが、本実施形態に係る半導体リレー
回路においては、ＭＯＳＦＥＴ３ａ〜３ｃを同一の半導
体チップの中に作り込むようにすれば、全てのＭＯＳＦ
ＥＴ３ａ〜３は略同時にターンオン，ターンオフするの
で、単一のＭＯＳＦＥＴに過大な電圧が印加される恐れ
はなく、全てのＭＯＳＦＥＴ３ａ〜３ｃの耐圧を所定の
出力電圧の約１／３に設計することができる。

【００３１】また、ＭＯＳＦＥＴ３ａ〜３ｃは所定の耐
圧の約１／３で良いので、入力容量の小さなＭＯＳＦＥ
Ｔを使用することができ、それによってフォトダイオー
ド３ａ〜３ｃの短絡電流も大きな電流容量を要求されな
い（ＭＯＳＦＥＴ３ａ〜３ｃのゲート容量は従来例とし
て図６に示すＭＯＳＦＥＴ３の約１／３）ので、従来例
として図６に示すフォトダイオードアレイ２を構成する
フォトダイオードの数を１／３にすることができ、半導
体リレー回路を構成するフォトダイオードの数としては
同じであるので、余計な面積の増大を招くことがない。
更に、従来例に示すフォトダイオードアレイ２は、一般
的に誘電体分離された基板に形成されているので、本実
施形態に係るフォトダイオード２ａ〜２ｃの間の分離に
も特別な技術を必要とせず、従来の技術によって簡単に
構成することができる。

【００３２】従って、個々のＭＯＳＦＥＴ３ａ〜３ｃの
出力容量を低減することができるとともに、ＭＯＳＦＥ
Ｔ３ａ〜３ｃが直列に接続されているのでさらに出力容
量を低減することができる。

【００３３】＝実施形態２＝図２は、本発明の他の実施形態に係る半導体リレー回路
を示す回路図である。本実施形態に係る半導体リレー回
路は、入力信号に応答して光信号を発生する発光ダイオ
ード１と、発光ダイオード１の光信号を受光するように
配置された複数のフォトダイオードが並列接続されて成
るフォトダイオードアレイ２と、フォトダイオードアレ
イ２で発生した光起電力がゲート・ソース間に印加され
て、ドレイン・ソース間の導通状態と非導通状態とが切
り替わる出力用のＭＯＳＦＥＴ３ｄ〜３ｆとを備えてお
り、ＭＯＳＦＥＴ３ｄ〜３ｆはリレー出力端子Ｏ１，Ｏ
２間に直列接続されている。また、リレー出力端子Ｏ
１，Ｏ２間には外部回路として負荷Ｚ，交流電源ｅ及び
直流電源Ｅの直列回路が接続されている。このとき、直
流電源Ｅの負極がＭＯＳＦＥＴ３ｄのソース側に接続さ
れ、正極がＭＯＳＦＥＴ３ｆのドレイン側に接続される
ように、直列回路がリレー出力端子Ｏ１，Ｏ２間に接続
されている。また、リレー入力端子Ｉ１，Ｉ２間には外
部回路として信号源Ｓ及び抵抗Ｒが直列に接続されてい
る。

【００３４】ＭＯＳＦＥＴ３ｄ〜３ｆの内、最も低電位
側に接続されたＭＯＳＦＥＴ３ｄのゲート・ソース間に
はフォトダイオードアレイ２が接続されるとともに、Ｍ
ＯＳＦＥＴ３ｅ，３ｆのゲートはそれぞれ逆流防止用の
ダイオード４ａ，４ｂを介してフォトダイオードアレイ
２のアノード側に接続されている。ここで、ダイオード
４ａ，４ｂはフォトダイオードアレイ２からＭＯＳＦＥ
Ｔ３ｅ，３ｆのゲートに電流が流れる方向に接続されて
いる。

【００３５】以下、本実施形態の動作について説明す
る。信号源Ｓから抵抗Ｒを介して発光ダイオード１に入
力電流が流れると、発光ダイオード１が光信号を発生す
る。この光信号を受けて、フォトダイオードアレイ２が
電流を発生する。この電流によって、ＭＯＳＦＥＴ３ｄ
のゲート・ソース間が先ず最初に充電され、これによっ
てゲート電圧が上昇し、ゲート電圧がスレッショルド電
圧を越えると、ＭＯＳＦＥＴ３ｄはオン状態となる。Ｍ
ＯＳＦＥＴ３ｄがオン状態となることにより、ＭＯＳＦ
ＥＴ３ｅのソース電位がフォトダイオードアレイ２のア
ノード側と略同じ電圧になり、ＭＯＳＦＥＴ３ｅのゲー
ト・ソース間が次に充電される。これによってゲート電
圧が上昇し、ゲート電圧がスレッショルド電圧を越える
と、ＭＯＳＦＥＴ３ｅがオン状態となり、更にＭＯＳＦ
ＥＴ３ｆが同様にしてオン状態となる。この一連の動作
によってＭＯＳＦＥＴ３ｄ〜３ｆの全てがオン状態とな
ったときにリレー出力端子Ｏ１，Ｏ２間が導通し、負荷
Ｚには直流電源Ｅから負荷電流が流れる。

【００３６】次に、リレー入力端子Ｉ１，Ｉ２間の入力
電流が遮断されて発光ダイオード１からの光信号がなく
なると、フォトダイオードアレイ２からの出力電流がな
くなり、ＭＯＳＦＥＴ３ｄのゲート・ソース間に蓄積さ
れた電荷はフォトダイオードアレイ２を通して放電す
る。そして、ＭＯＳＦＥＴ３ｄのゲート・ソース間電圧
がスレッショルド電圧より小さくなるとＭＯＳＦＥＴ３
ｄはターンオフする。これによりＭＯＳＦＥＴ３ｄのド
レイン電圧が上昇してくると、ＭＯＳＦＥＴ３ｅのソー
ス電圧が上昇し、ＭＯＳＦＥＴ３ｅのゲート・ソース間
に蓄積された電荷はダイオード４ａの逆回復現象のため
に、ＭＯＳＦＥＴ３ｅのゲートからダイオード４ａを介
してフォトダイオードアレイ２の経路で放電する。

【００３７】そして、ＭＯＳＦＥＴ３ｅのゲート・ソー
ス間電圧がスレッショルド電圧よりも小さくなると、Ｍ
ＯＳＦＥＴ３ｅはターンオフする。更に、ＭＯＳＦＥＴ
３ｆが同様にしてターンオフする。この一連の動作によ
ってＭＯＳＦＥＴ３ｄ〜３ｆの全てがオフ状態となった
ときにリレー出力端子Ｏ１，Ｏ２間が遮断される。

【００３８】なお、これらの状態遷移は非常に高速に行
われるので、特に各々のＭＯＳＦＥＴ３ｄ〜３ｅを高耐
圧設計にする必要はない。

【００３９】本実施形態においては、出力容量を低減で
きるメカニズムは実施形態１と同様であるが、フォトダ
イオードアレイ２からＭＯＳＦＥＴ３ｄ〜３ｆへの回路
が２本でよく、例えば、この半導体リレー回路を受光部
ブロック５と出力部ブロック６に分離して半導体リレー
回路を構成する場合に、受光部ブロック５と出力部ブロ
ック６との間の結線は２本で済むので、実装の際に有利
になる。

【００４０】＝実施形態３＝図３は、本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は上面
から見た状態を示す略平面図である。本実施形態に係る
半導体装置は、支持体シリコン基板７ａと、支持体シリ
コン基板７ａ上に、埋込酸化膜７ｂを介して形成された
Ｐ型のベース領域と成る活性シリコン層７ｃとを有して
成るＳＯＩ基板の活性シリコン層７ｃの所望の箇所にお
いて、表面から埋込酸化膜７ｂに到達するようにシリコ
ン酸化膜等から成る誘電体分離領域８が形成され、誘電
体分離領域８及び埋込酸化膜７ｂにより絶縁分離された
活性シリコン層７ｃから成る複数の素子形成領域９が形
成されている。

【００４１】素子形成領域９の表面に露出するように素
子形成領域９内に、離間してｎ＋型のドレイン領域１０
及びｎ＋型のソース領域１１が形成され、ソース領域１
１に隣接し、かつ、素子形成領域９の表面に露出するよ
うに素子形成領域９内にＰ＋型のベースコンタクト領域
１２が形成されている。

【００４２】ドレイン領域１０とソース領域１１との間
に介在するベース領域上には、ドレイン・ソース間に流
れる電流をオン・オフ制御するポリシリコン等から成る
ゲート領域１３が絶縁膜１４を介して形成されている。

【００４３】そして、ドレイン領域１０と電気的に接続
されるようにアルミニウム（Ａｌ）等から成る電極１５
が形成されるとともに、ソース領域１１及びベースコン
タクト領域１２と電気的に接続されるように電極１４が
形成され、ゲート領域１３と電気的に接続されるように
電極１５が形成されている。

【００４４】ここで、本実施形態においては、隣接する
素子形成領域９に形成されたドレイン領域１０とソース
領域１１とを電極１５により接続して、ＭＯＳＦＥＴを
直列に接続している。また、各々のＭＯＳＦＥＴはSTRI
PE−GATE構造をしている。

【００４５】図７に示すＬＤＭＯＳＦＥＴにおいては、
所定の出力耐圧を満足する必要があったが、その耐圧設
計においてドリフト長やゲートオーバラップ長を大きく
設定するとともにドリフト領域の不純物濃度を薄く設定
しなければいけないので、所望の（出力容量×オン抵
抗）を達成するのが困難であった。また、図８，図９に
示すように、平面レイアウト設計においても耐圧確保の
ためにSELLULAR−GATE構造をする必要があり、面積効率
が良くないので、さらに（出力容量×オン抵抗）を大き
くする要因となっていた。

【００４６】しかし、本実施形態に係る半導体装置にお
いては、実施形態１，２に示すように、各ＭＯＳＦＥＴ
３ａ〜３ｆは、所定の出力電圧よりも小さくすることが
できるため、寄生静電容量の小さな設計をすることがで
きる。また、ベース領域の濃度を濃くすることができる
ので、オン抵抗の低減もすることができ、更に、これら
のＭＯＳＦＥＴを直列に接続することによってさらに出
力容量を低減することができる。

【００４７】＝実施形態４＝図４は、本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）の寄生静電容量結合を示す等価回路図である。本
実施形態に係る半導体装置は、実施形態３として図３に
示す半導体装置において、支持体シリコン基板７ａの導
電型がＰ型の支持体シリコン基板１６であり、実施形態
１，２の半導体リレー回路を構成した際に最も低電位側
のＭＯＳＦＥＴのソース電位と支持体シリコン基板１６
の電位とが同じ電位になるように配線１７により接続さ
れた構成である。

【００４８】半導体装置に形成された各ＭＯＳＦＥＴ
は、埋込酸化膜７ｂ及び誘電体分離領域８によって各々
電気的に分離されているが、埋込酸化膜７ｂ及び誘電体
分離領域８の誘電体層を通して寄生の静電容量が存在す
る。特に、埋込酸化膜７ｂを介して各ＭＯＳＦＥＴと支
持体シリコン基板１６との間の静電容量は比較的に大き
いので、出力容量低減のためにはマイナスとなる。

【００４９】しかし、本実施形態においては、支持体シ
リコン基板１６の導電型をＰ型としているので、全ての
ＭＯＳＦＥＴがオフ状態となり、高電位側のＭＯＳＦＥ
Ｔがハイサイドにフローティングになると、支持体シリ
コン基板１６側に空乏層が伸びるために特に高電位側の
ＭＯＳＦＥＴと支持体シリコン基板１６との間の寄生静
電容量を小さくでき、結果的に出力容量のさらなる低減
を図ることができる。

【００５０】なお、本実施形態においては、支持体シリ
コン基板１６の導電型としてＰ型を用い、最も低電位側
のＭＯＳＦＥＴのソース電位と支持体シリコン基板１６
の電位とを同じ電位としたが、これに限定される必要は
なく、支持体シリコン基板１６の導電型としてＮ型のも
のを用い、最も高電位側のＭＯＳＦＥＴのドレイン電位
とＮ型の支持体シリコン基板との電位を同じ電位として
も同様の効果を得ることができる。

【００５１】＝実施形態５＝図５は、本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）の寄生静電容量結合を示す等価回路図である。本
実施形態に係る半導体装置は、実施形態３として図３に
示す半導体装置において、支持体シリコン基板７ａの電
位が出力電圧の略１／２となるように、実施形態１，２
の半導体リレー回路を構成した際に直列に接続されたＭ
ＯＳＦＥＴの中間電位のＭＯＳＦＥＴ（実施形態１，２
においてはＭＯＳＦＥＴ３ｂ，３ｅ）のソース電位と同
じ電位となるように配線１７により接続された構成であ
る。

【００５２】ここで、図４（ｂ）及び図５（ｂ）の各々
の合成容量は、

【００５３】

【数１】

【００５４】となり、Ｃ1≠Ｃ2のとき、Ｃ（本実施形
態）＜Ｃ（実施形態４）となり、更に出力容量を低減す
ることができる。

【００５５】

【発明の効果】請求項１または請求項２記載の発明は、
入力信号に応答して光信号を発生する発光ダイオード
と、発光ダイオードの光信号を受光するように配置され
たフォトダイオードと、フォトダイオードにより発生す
る光起電力がゲート・ソース間に印加されてドレイン・
ソース間の導通状態と非導通状態とが切り替わるＭＯＳ
ＦＥＴとを有して成る半導体装置において、ＭＯＳＦＥ
Ｔに直列にＭＯＳＦＥＴを付加し、発光ダイオードの光
信号により付加されたＭＯＳＦＥＴの導通状態と非導通
導体とを切り替える駆動回路を設けたので、各ＭＯＳＦ
ＥＴは寄生静電容量の小さなものが使用できる上に、直
列に接続できるので、さらに出力容量を低減することが
でき、また、所定の出力電圧より耐圧の小さいＭＯＳＦ
ＥＴを使用できるので、ベース領域の濃度を濃くするこ
とができ、結果としてオン抵抗を低減でき、出力容量を
低減することのできる半導体リレー回路を提供すること
ができた。

【００５６】請求項３記載の発明は、請求項１記載の半
導体リレー回路において、駆動回路として、ダイオード
を用い、ＭＯＳＦＥＴの内、最も低電位側に接続された
ＭＯＳＦＥＴのゲート・ソース間に、ゲートにアノード
が接続されるようにフォトダイオードを接続するととも
に、フォトダイオードのアノードが、ダイオードを介し
て他のＭＯＳＦＥＴのゲートに接続され、ダイオード
は、フォトダイオードからゲートの方向に電流が流れる
ように接続されて成るので、フォトダイオードとＭＯＳ
ＦＥＴとの間の配線を２本で行うことができ、実装の際
のコストを低減することができる。

【００５７】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体リレー回路の直列接続されて成るＭＯ
ＳＦＥＴとして、支持体シリコン基板と、支持体シリコ
ン基板上に埋込酸化膜及び誘電体分離層により絶縁分離
されたＰ型の活性シリコン層から成る素子形成領域とを
有して成るＳＯＩ基板と、素子形成領域の表面に露出す
るように素子形成領域内に離間して形成されたＮ＋型の
ドレイン領域及びソース領域と、ドレイン領域とソース
領域との間に介在する素子形成領域上に絶縁膜を介して
形成され、ドレイン領域とソース領域との間に流れる電
流をオン・オフ制御するゲート領域とを有して成るＭＯ
ＳＦＥＴを用い、異なる素子形成領域に形成されたＭＯ
ＳＦＥＴのドレイン領域とソース領域とを電極により接
続するようにしたので、各ＭＯＳＦＥＴを同一チップ内
において直列に接続することができ、寄生静電容量の小
さなものが使用できる上に、直列に接続できるので、さ
らに出力容量を低減することができ、また、所定の出力
電圧より耐圧の小さいＭＯＳＦＥＴを使用できるので、
ベース領域の濃度を濃くすることができ、結果としてオ
ン抵抗を低減でき、出力容量を低減することのできる半
導体装置を提供することができた。

【００５８】請求項５記載の発明は、請求項４記載の半
導体装置において、支持体シリコン基板の導電型をＰ型
で構成し、支持体シリコン基板の電位が、出力電圧の最
低電位に固定されて成るので、ハイサイド状態にあるＭ
ＯＳＦＥＴの下部において支持体シリコン基板側に空乏
層が広がり、ハイサイド状態のＭＯＳＦＥＴと支持体シ
リコン基板との間の寄生静電容量を低減することがで
き、さらに出力容量を低減することができる。

【００５９】請求項６記載の発明は、請求項４記載の半
導体装置において、支持体シリコン基板の導電型をＮ型
で構成し、支持体シリコン基板の電位が、出力電圧の最
高電位に固定されて成るので、ハイサイド状態にあるＭ
ＯＳＦＥＴの下部において支持体シリコン基板側に空乏
層が広がり、ハイサイド状態のＭＯＳＦＥＴと支持体シ
リコン基板との間の寄生静電容量を低減することがで
き、さらに出力容量を低減することができる。

【００６０】請求項７記載の発明は、請求項４記載の半
導体装置において、支持体シリコン基板の電位が、出力
電圧の中間電位に固定されて成るので、寄生静電容量の
合成容量を低減することができ、さらに出力容量を低減
することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体集積回路を示
す回路図である。

【図２】本発明の他の実施形態に係る半導体リレー回路
を示す回路図である。

【図３】本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は上面
から見た状態を示す略平面図である。

【図４】本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）の寄生静電容量結合を示す等価回路図である。

【図５】本発明の他の実施形態に係る半導体装置を示す
模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）の寄生静電容量結合を示す等価回路図である。

【図６】従来例に係る半導体リレー回路を示す回路図で
ある。

【図７】従来例に係るＬＤＭＯＳＦＥＴを示す略断面図
である。

【図８】従来例に係るracetrack形状のＬＤＭＯＳＦＥ
Ｔを複数個配列した状態を示す略平面図である。

【図９】従来例に係るracetrack-interdigited形状のＬ
ＤＭＯＳＦＥＴをを示す略平面図である。

【符号の説明】

Ｉ１，Ｉ２リレー入力端子Ｏ１，Ｏ２リレー出力端子Ｒ抵抗Ｓ信号源Ｚ負荷ｅ交流電源Ｅ直流電源１発光ダイオード２フォトダイオードアレイ２ａ〜２ｃフォトダイオード３，３ａ〜３ｆＭＯＳＦＥＴ４ａ，４ｂダイオード５受光部ブロック６出力部ブロック７ａ支持体シリコン基板７ｂ埋込酸化膜７ｃ活性シリコン層８誘電体分離領域９素子形成領域１０ドレイン領域１１ソース領域１２ベースコンタクト領域１３ゲート領域１４絶縁膜１５電極１６支持体シリコン基板１７配線１８活性シリコン層１９素子分離領域２０ウェル領域２１絶縁ゲート２２ドレイン電極２３ソース電極２４〜２６ＬＤＭＯＳＦＥＴ２７不要な領域

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【手続補正書】

【提出日】平成９年８月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】

【課題を解決するための手段】請求項１記載の発明は、
入力信号に応答して光信号を発生する発光ダイオード
と、該発光ダイオードの光信号を受光するように配置さ
れたフォトダイオードと、該フォトダイオードにより発
生する光起電力がゲート・ソース間に印加されてドレイ
ン・ソース間の導通状態と非導通状態とが切り替わるＭ
ＯＳＦＥＴとを有して成る半導体装置において、前記Ｍ
ＯＳＦＥＴに直列にＭＯＳＦＥＴを付加し、前記発光ダ
イオードの光信号により付加された前記ＭＯＳＦＥＴの
導通状態と非導通状態とを切り替える駆動回路を設けた
ことを特徴とするものである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】

【発明の効果】請求項１または請求項２記載の発明は、
入力信号に応答して光信号を発生する発光ダイオード
と、発光ダイオードの光信号を受光するように配置され
たフォトダイオードと、フォトダイオードにより発生す
る光起電力がゲート・ソース間に印加されてドレイン・
ソース間の導通状態と非導通状態とが切り替わるＭＯＳ
ＦＥＴとを有して成る半導体装置において、ＭＯＳＦＥ
Ｔに直列にＭＯＳＦＥＴを付加し、発光ダイオードの光
信号により付加されたＭＯＳＦＥＴの導通状態と非導通
状態とを切り替える駆動回路を設けたので、各ＭＯＳＦ
ＥＴは寄生静電容量の小さなものが使用できる上に、直
列に接続できるので、さらに出力容量を低減することが
でき、また、所定の出力電圧より耐圧の小さいＭＯＳＦ
ＥＴを使用できるので、ベース領域の濃度を濃くするこ
とができ、結果としてオン抵抗を低減でき、出力容量を
低減することのできる半導体リレー回路を提供すること
ができた。

フロントページの続き (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者高野仁路大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】入力信号に応答して光信号を発生する発
光ダイオードと、該発光ダイオードの光信号を受光する
ように配置されたフォトダイオードと、該フォトダイオ
ードにより発生する光起電力がゲート・ソース間に印加
されてドレイン・ソース間の導通状態と非導通状態とが
切り替わるＭＯＳＦＥＴとを有して成る半導体装置にお
いて、前記ＭＯＳＦＥＴに直列にＭＯＳＦＥＴを付加
し、前記発光ダイオードの光信号により付加された前記
ＭＯＳＦＥＴの導通状態と非導通導体とを切り替える駆
動回路を設けたことを特徴とする半導体リレー回路。
【請求項２】前記駆動回路として、付加された前記Ｍ
ＯＳＦＥＴのゲート・ソース間にフォトダイオードを設
けたことを特徴とする請求項１記載の半導体リレー回路
【請求項３】前記駆動回路として、ダイオードを用
い、前記ＭＯＳＦＥＴの内、最も低電位側に接続された
ＭＯＳＦＥＴのゲート・ソース間に、前記ゲートにアノ
ードが接続されるように前記フォトダイオードを接続す
るとともに、該フォトダイオードのアノードが、前記ダ
イオードを介して他の前記ＭＯＳＦＥＴのゲートに接続
され、前記ダイオードは、前記フォトダイオードから前
記ゲートの方向に電流が流れるように接続されて成るこ
とを特徴とする請求項１記載の半導体リレー回路。
【請求項４】請求項１乃至請求項３記載の半導体リレ
ー回路の直列接続されて成るＭＯＳＦＥＴとして、支持
体シリコン基板と、該支持体シリコン基板上に埋込酸化
膜及び誘電体分離層により絶縁分離されたＰ型の活性シ
リコン層から成る素子形成領域とを有して成るＳＯＩ基
板と、前記素子形成領域の表面に露出するように前記素
子形成領域内に離間して形成されたＮ＋型のドレイン領
域及びソース領域と、該ドレイン領域と該ソース領域と
の間に介在する前記素子形成領域上に絶縁膜を介して形
成され、前記ドレイン領域と前記ソース領域との間に流
れる電流をオン・オフ制御するゲート領域とを有して成
るＭＯＳＦＥＴを用い、異なる前記素子形成領域に形成
された前記ＭＯＳＦＥＴの前記ドレイン領域と前記ソー
ス領域とを電極により接続するようにしたことを特徴と
する半導体装置。
【請求項５】前記支持体シリコン基板の導電型をＰ型
で構成し、該支持体シリコン基板の電位が、出力電圧の
最低電位に固定されて成ることを特徴とする請求項４記
載の半導体装置。
【請求項６】前記支持体シリコン基板の導電型をＮ型
で構成し、該支持体シリコン基板の電位が、出力電圧の
最高電位に固定されて成ることを特徴とする請求項４記
載の半導体装置。
【請求項７】前記支持体シリコン基板の電位が、出力
電圧の中間電位に固定されて成ることを特徴とする請求
項４記載の半導体装置。