JPH09213926A - 半導体リレー - Google Patents
半導体リレーInfo
- Publication number
- JPH09213926A JPH09213926A JP2091396A JP2091396A JPH09213926A JP H09213926 A JPH09213926 A JP H09213926A JP 2091396 A JP2091396 A JP 2091396A JP 2091396 A JP2091396 A JP 2091396A JP H09213926 A JPH09213926 A JP H09213926A
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- JP
- Japan
- Prior art keywords
- fets
- gate
- source
- dmos
- semiconductor relay
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 半導体リレーを、２個のスイッチ素子ＤＭＯ
Ｓ ＦＥＴ４，５と、そのゲートに接続したシャント抵
抗３を拡散抵抗として１チップの上に構成すると寄生ト
ランジスタ６が形成され、ＤＭＯＳ ＦＥＴ４，５のゲ
ートに入力した信号をバイパスさせるように作用するた
めＤＭＯＳ ＦＥＴ４，５の通電量を低減させる。この
ような障害を発生させない半導体リレーを実現する。 【解決手段】 入力信号に応答して光信号を発生する発
光素子１と、前記の光信号を受光して光起電力を発生す
るフォトダイオードアレイ２と、この光起電力がゲート
・ソース間に印加され、導通状態になる出力用ＭＯＳ
ＦＥＴ４，５を有する半導体リレーにおいて、前記の出
力用ＭＯＳ ＦＥＴ４，５を横型の高耐圧ＤＭＯＳ Ｆ
ＥＴとし、前記ゲート・ソース間に並列的に接続される
シャント抵抗体３を薄膜抵抗体として、同一チップ上に
形成して寄生トランジスタ作用の発生を防止して、ＤＭ
ＯＳ ＦＥＴ４，５を通過する電流の低下を防止する。
Ｓ ＦＥＴ４，５と、そのゲートに接続したシャント抵
抗３を拡散抵抗として１チップの上に構成すると寄生ト
ランジスタ６が形成され、ＤＭＯＳ ＦＥＴ４，５のゲ
ートに入力した信号をバイパスさせるように作用するた
めＤＭＯＳ ＦＥＴ４，５の通電量を低減させる。この
ような障害を発生させない半導体リレーを実現する。 【解決手段】 入力信号に応答して光信号を発生する発
光素子１と、前記の光信号を受光して光起電力を発生す
るフォトダイオードアレイ２と、この光起電力がゲート
・ソース間に印加され、導通状態になる出力用ＭＯＳ
ＦＥＴ４，５を有する半導体リレーにおいて、前記の出
力用ＭＯＳ ＦＥＴ４，５を横型の高耐圧ＤＭＯＳ Ｆ
ＥＴとし、前記ゲート・ソース間に並列的に接続される
シャント抵抗体３を薄膜抵抗体として、同一チップ上に
形成して寄生トランジスタ作用の発生を防止して、ＤＭ
ＯＳ ＦＥＴ４，５を通過する電流の低下を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力間の絶縁に
光結合方式を用いた半導体リレーの開閉電流の拡大に関
するものである。
光結合方式を用いた半導体リレーの開閉電流の拡大に関
するものである。
【０００２】
【従来の技術】従来の方法により横型高耐圧ＤＭＯＳ
ＦＥＴを用いた半導体リレーの集積化は可能である。例
えば、１チップの上に２個のスイッチ素子ＤＭＯＳ Ｆ
ＥＴと、そのゲートに蓄積した電荷を放電させるために
ゲート・ソース間に挿入した拡散抵抗とで構成される。
しかし、このような構成でＤＭＯＳ ＦＥＴの通過電流
を大きくしようとしても、拡散抵抗の存在によってトラ
ンジスタ（寄生トランジスタという）作用が現れる。こ
の寄生トランジスタはＤＭＯＳ ＦＥＴのゲート端子に
入力した信号をバイパスさせるように作用するため、Ｄ
ＭＯＳ ＦＥＴの通過電流を低減させる。次にその作用
を回路図により説明する。図３は、上記の構造をもった
従来の半導体リレーの回路図である。ＬＥＤ１に入力電
流ＩFを流すとフォトダイオードアレイ２に一定の電流
ＩOSが発生する。この電流ＩOSは、出力用ＭＯＳ ＦＥ
Ｔ４及び５のゲートＧへ電流ＩCとして流れてＭＯＳ
ＦＥＴ４及５のドレインＤ・ソースＳ間を低インピーダ
ンス状態にする。と同時に、ゲートＧに蓄積した電荷を
放電させるために並列的に設けたシャント抵抗３（拡散
抵抗ＲS2）に電流ＩSとして流れる。ここでは、主電流
ＩDが端子Ｄ1からＤ2の方向へ流れているものとして説
明する。
ＦＥＴを用いた半導体リレーの集積化は可能である。例
えば、１チップの上に２個のスイッチ素子ＤＭＯＳ Ｆ
ＥＴと、そのゲートに蓄積した電荷を放電させるために
ゲート・ソース間に挿入した拡散抵抗とで構成される。
しかし、このような構成でＤＭＯＳ ＦＥＴの通過電流
を大きくしようとしても、拡散抵抗の存在によってトラ
ンジスタ（寄生トランジスタという）作用が現れる。こ
の寄生トランジスタはＤＭＯＳ ＦＥＴのゲート端子に
入力した信号をバイパスさせるように作用するため、Ｄ
ＭＯＳ ＦＥＴの通過電流を低減させる。次にその作用
を回路図により説明する。図３は、上記の構造をもった
従来の半導体リレーの回路図である。ＬＥＤ１に入力電
流ＩFを流すとフォトダイオードアレイ２に一定の電流
ＩOSが発生する。この電流ＩOSは、出力用ＭＯＳ ＦＥ
Ｔ４及び５のゲートＧへ電流ＩCとして流れてＭＯＳ
ＦＥＴ４及５のドレインＤ・ソースＳ間を低インピーダ
ンス状態にする。と同時に、ゲートＧに蓄積した電荷を
放電させるために並列的に設けたシャント抵抗３（拡散
抵抗ＲS2）に電流ＩSとして流れる。ここでは、主電流
ＩDが端子Ｄ1からＤ2の方向へ流れているものとして説
明する。
【０００３】６は先に説明した寄生トランジスタであ
る。寄生トランジスタ６のベースｂ・エミッタｅ間にあ
る一定の電圧ＶBEが加わるとコレクタｃ・エミッタｅ間
が導通する。ＤＭＯＳ ＦＥＴ５のソースＳ・ドレーン
Ｄ間に発生する電圧ＶS-D2が前記の電圧ＶBEより大きく
なると、フォトダイオードアレイ２からの電流ＩOSは寄
生トランジスタ６へ流れ込みＦＥＴ４及び５のゲート電
流が不足して各ＤＭＯＳ ＦＥＴのドレインＤとソース
Ｓの間は高インピーダンス状態になる。例として、ＤＭ
ＯＳ ＦＥＴ１個分のソースＳ・ドレインＤ間の抵抗Ｒ
S-D2を２２０Ω、ＶBE＝０．５Ｖ（寄生トランジスタの
導通開始電圧ＶBEの一例）とすると、流れる最大の電流
ＩDMAXは次のようにして求めることができる。 ＩDMAX＝ＶBE／ＲS-D2＝０．５Ｖ／２２０Ω＝２．３ｍＡ 仮にこの２．３ｍＡを超える電流が流れると寄生トラン
ジスタ６のベースｂとエミッタｅの間にかかる電圧ＶBE
が０．５Ｖを超えるのでフォトダイオードアレイ２から
の電流ＩOSは寄生トランジスタ６のコレクタｃを通って
エミッタｅに流れてしまいＦＥＴ４、５のゲートＧに流
れない。そのため、ＬＥＤ１に入力電流ＩFを加えたに
もかかわらずＦＥＴ４及び５のドレインＤとソースＳの
間は高インピーダンスを保ったままで電流が流れなくな
る。
る。寄生トランジスタ６のベースｂ・エミッタｅ間にあ
る一定の電圧ＶBEが加わるとコレクタｃ・エミッタｅ間
が導通する。ＤＭＯＳ ＦＥＴ５のソースＳ・ドレーン
Ｄ間に発生する電圧ＶS-D2が前記の電圧ＶBEより大きく
なると、フォトダイオードアレイ２からの電流ＩOSは寄
生トランジスタ６へ流れ込みＦＥＴ４及び５のゲート電
流が不足して各ＤＭＯＳ ＦＥＴのドレインＤとソース
Ｓの間は高インピーダンス状態になる。例として、ＤＭ
ＯＳ ＦＥＴ１個分のソースＳ・ドレインＤ間の抵抗Ｒ
S-D2を２２０Ω、ＶBE＝０．５Ｖ（寄生トランジスタの
導通開始電圧ＶBEの一例）とすると、流れる最大の電流
ＩDMAXは次のようにして求めることができる。 ＩDMAX＝ＶBE／ＲS-D2＝０．５Ｖ／２２０Ω＝２．３ｍＡ 仮にこの２．３ｍＡを超える電流が流れると寄生トラン
ジスタ６のベースｂとエミッタｅの間にかかる電圧ＶBE
が０．５Ｖを超えるのでフォトダイオードアレイ２から
の電流ＩOSは寄生トランジスタ６のコレクタｃを通って
エミッタｅに流れてしまいＦＥＴ４、５のゲートＧに流
れない。そのため、ＬＥＤ１に入力電流ＩFを加えたに
もかかわらずＦＥＴ４及び５のドレインＤとソースＳの
間は高インピーダンスを保ったままで電流が流れなくな
る。
【０００４】図４は、寄生トランジスタを記入した従来
の半導体リレーの断面図である。公知のＤＭＯＳ ＦＥ
Ｔ製造技術を用いて、Ｎ-形部分３３及び３４と、Ｐ形
部分１３を作り、この中にＮ+部分１２を２重拡散によ
り形成する。入出力間を絶縁する光結合回路は別に設け
ることができるので記載を省略している。１０はＰ形シ
リコン基板、１１は絶縁膜、１２はＮ形高濃度領域、１
３はＰ形領域、３４はＮ形領域、２３及び２４は多結晶
シリコン、２９及び３１はドレイン電極、３０及び３２
はソース電極、２５及び２６は拡散抵抗引き出し電極を
示している。図４に示すように、ＤＭＯＳ ＦＥＴ４は
ゲート電極となる多結晶シリコン２３とドレイン電極２
９とソース電極３０で構成される。同様に、ＤＭＯＳ
ＦＥＴ５はゲート電極となる多結晶シリコン２４とドレ
イン電極３１とソース電極３２で構成される。また、シ
ャント抵抗３はＮ-形部分３３の両端に電極２５及び２
６を設けて構成される。ゲート電極２３及び２４はゲー
トＧに接続され、ソース電極３０及び３２はソースＳに
接続される。また、シャント抵抗の引き出し電極２５及
び２６はそれぞれゲートＧとソースＳに接続されてお
り、ＤＭＯＳ ＦＥＴ４及び５とシャント抵抗３（拡散
抵抗）は同一のチップ上に構成されている。このような
接続関係にすると、Ｎ-層３３をコレクタｃ、Ｐ形シリ
コン基板１０をベースｂ、Ｎ-層３４をエミッタｅとし
た１つのｎｐｎ形トランジスタの作用がＭＯＳ ＦＥＴ
の内部に成立する。これが寄生トランジスタである。こ
のトランジスタが動作すると、ゲートＧに入力された充
電電流ＩCがコレクタｃ、エミッタｅを通って ドレイン
Ｄ2へとバイパスされてしまい、ＤＭＯＳＦＥＴ４及び
５のゲート電流が不足してＤＭＯＳ ＦＥＴに大きい通
過電流を流すことができない。
の半導体リレーの断面図である。公知のＤＭＯＳ ＦＥ
Ｔ製造技術を用いて、Ｎ-形部分３３及び３４と、Ｐ形
部分１３を作り、この中にＮ+部分１２を２重拡散によ
り形成する。入出力間を絶縁する光結合回路は別に設け
ることができるので記載を省略している。１０はＰ形シ
リコン基板、１１は絶縁膜、１２はＮ形高濃度領域、１
３はＰ形領域、３４はＮ形領域、２３及び２４は多結晶
シリコン、２９及び３１はドレイン電極、３０及び３２
はソース電極、２５及び２６は拡散抵抗引き出し電極を
示している。図４に示すように、ＤＭＯＳ ＦＥＴ４は
ゲート電極となる多結晶シリコン２３とドレイン電極２
９とソース電極３０で構成される。同様に、ＤＭＯＳ
ＦＥＴ５はゲート電極となる多結晶シリコン２４とドレ
イン電極３１とソース電極３２で構成される。また、シ
ャント抵抗３はＮ-形部分３３の両端に電極２５及び２
６を設けて構成される。ゲート電極２３及び２４はゲー
トＧに接続され、ソース電極３０及び３２はソースＳに
接続される。また、シャント抵抗の引き出し電極２５及
び２６はそれぞれゲートＧとソースＳに接続されてお
り、ＤＭＯＳ ＦＥＴ４及び５とシャント抵抗３（拡散
抵抗）は同一のチップ上に構成されている。このような
接続関係にすると、Ｎ-層３３をコレクタｃ、Ｐ形シリ
コン基板１０をベースｂ、Ｎ-層３４をエミッタｅとし
た１つのｎｐｎ形トランジスタの作用がＭＯＳ ＦＥＴ
の内部に成立する。これが寄生トランジスタである。こ
のトランジスタが動作すると、ゲートＧに入力された充
電電流ＩCがコレクタｃ、エミッタｅを通って ドレイン
Ｄ2へとバイパスされてしまい、ＤＭＯＳＦＥＴ４及び
５のゲート電流が不足してＤＭＯＳ ＦＥＴに大きい通
過電流を流すことができない。
【０００５】
【発明が解決しようとする課題】上記のように２個のス
イッチ素子ＤＭＯＳ ＦＥＴと、そのゲートに接続した
シャント抵抗を拡散抵抗として１チップの上に構成する
と寄生トランジスタが形成される。この寄生トランジス
タはＤＭＯＳ ＦＥＴのゲートに入力した信号をバイパ
スさせるように作用するためＤＭＯＳ ＦＥＴの通電量
を低減させる。このような障害を発生させないでＭＯＳ
ＦＥＴに大きい通過電流を流すことができる半導体リ
レーを実現することを目的とする。
イッチ素子ＤＭＯＳ ＦＥＴと、そのゲートに接続した
シャント抵抗を拡散抵抗として１チップの上に構成する
と寄生トランジスタが形成される。この寄生トランジス
タはＤＭＯＳ ＦＥＴのゲートに入力した信号をバイパ
スさせるように作用するためＤＭＯＳ ＦＥＴの通電量
を低減させる。このような障害を発生させないでＭＯＳ
ＦＥＴに大きい通過電流を流すことができる半導体リ
レーを実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、入力信号に応
答して光信号を発生する発光素子と、前記の光信号を受
光して光起電力を発生するフォトダイオードアレイと、
前記のフォトダイオードアレイの光起電力がゲート・ソ
ース間に印加されるとソース・ドレイン間が導通状態に
なる出力用ＭＯＳ ＦＥＴを有する半導体リレーにおい
て、同一チップ上に形成した前記の出力用ＭＯＳ ＦＥ
Ｔを横型の高耐圧ＤＭＯＳ ＦＥＴとし、前記ゲート・
ソース間に並列的に接続されるシャント抵抗体を薄膜抵
抗体として、寄生トランジスタ作用の発生を防止して、
ＤＭＯＳ ＦＥＴの定格電流の制限をなくすことにあ
る。
答して光信号を発生する発光素子と、前記の光信号を受
光して光起電力を発生するフォトダイオードアレイと、
前記のフォトダイオードアレイの光起電力がゲート・ソ
ース間に印加されるとソース・ドレイン間が導通状態に
なる出力用ＭＯＳ ＦＥＴを有する半導体リレーにおい
て、同一チップ上に形成した前記の出力用ＭＯＳ ＦＥ
Ｔを横型の高耐圧ＤＭＯＳ ＦＥＴとし、前記ゲート・
ソース間に並列的に接続されるシャント抵抗体を薄膜抵
抗体として、寄生トランジスタ作用の発生を防止して、
ＤＭＯＳ ＦＥＴの定格電流の制限をなくすことにあ
る。
【０００７】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は、本発明の一実施例を示した半導体リレー回
路図である。１はＬＥＤである。２はＬＥＤ１の発光を
受けて動作をするフォトダイオードアレイであり、横型
の高耐圧ＤＭＯＳ ＦＥＴ４及び５のゲートＧとソース
Ｓ間に並列に接続されている。同時にゲートＧの電荷を
放電するためのシャント抵抗３がＦＥＴ４及び５のゲー
トＧとソースＳ間に並列に接続されている。以下本実施
例の動作について説明する。ＬＥＤ１に入力電流ＩFを
加えるとフォトダイオードアレイ２に一定の電流ＩO Sが
発生する。この電流ＩOSは出力用ＭＯＳ ＦＥＴ４及び
５のゲートＧへ電流ＩCとして流れ、横型の高耐圧ＤＭ
ＯＳ ＦＥＴ４および５のドレインＤ・ソースＳ間は対
応するインピーダンス状態になる。と同時に、ゲートＧ
に蓄積した電荷を放電させるために並列的に設けたシャ
ント抵抗３（薄膜抵抗ＲS1）に電流Ｉ Sとして流れる。
シャント抵抗３を拡散抵抗ＲS2から薄膜抵抗ＲS1に代え
ると寄生トランジスタ６は発生しない。従って、フォト
ダイオードアレイ２に発生した電流ＩOSの一部の電流Ｉ
CはＤ1からＤ2に流れる電流の大小に関係なく全てゲー
トＧへ流れ込む。このため出力用ＭＯＳ ＦＥＴ４及び
５のソースＳ及びドレーンＤの間の低インピーダンス状
態は保持され通過電流が制限されることがない。
る。図１は、本発明の一実施例を示した半導体リレー回
路図である。１はＬＥＤである。２はＬＥＤ１の発光を
受けて動作をするフォトダイオードアレイであり、横型
の高耐圧ＤＭＯＳ ＦＥＴ４及び５のゲートＧとソース
Ｓ間に並列に接続されている。同時にゲートＧの電荷を
放電するためのシャント抵抗３がＦＥＴ４及び５のゲー
トＧとソースＳ間に並列に接続されている。以下本実施
例の動作について説明する。ＬＥＤ１に入力電流ＩFを
加えるとフォトダイオードアレイ２に一定の電流ＩO Sが
発生する。この電流ＩOSは出力用ＭＯＳ ＦＥＴ４及び
５のゲートＧへ電流ＩCとして流れ、横型の高耐圧ＤＭ
ＯＳ ＦＥＴ４および５のドレインＤ・ソースＳ間は対
応するインピーダンス状態になる。と同時に、ゲートＧ
に蓄積した電荷を放電させるために並列的に設けたシャ
ント抵抗３（薄膜抵抗ＲS1）に電流Ｉ Sとして流れる。
シャント抵抗３を拡散抵抗ＲS2から薄膜抵抗ＲS1に代え
ると寄生トランジスタ６は発生しない。従って、フォト
ダイオードアレイ２に発生した電流ＩOSの一部の電流Ｉ
CはＤ1からＤ2に流れる電流の大小に関係なく全てゲー
トＧへ流れ込む。このため出力用ＭＯＳ ＦＥＴ４及び
５のソースＳ及びドレーンＤの間の低インピーダンス状
態は保持され通過電流が制限されることがない。
【０００８】図２は本発明の一実施例を示す断面図であ
る。２０は、図４のＮ-層３３及び２つのＮ+層１２から
なる拡散抵抗（図３のシャント抵抗３・ＲS2に相当）に
代えて多結晶シリコン膜による薄膜抵抗としている。こ
の抵抗はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法等により形成する。その両端に
電極２１及び２２を取付けて引き出し、シャント抵抗体
としてゲートＧ及びソースＳ電極と並列接続する（図１
の３ＲS1）。この多結晶シリコン膜による抵抗体２０と
シリコン基板１０との間は酸化シリコン膜（ＳｉＯ2）
１１により十分に絶縁される。そのため図４では電極２
５と２６の間にＮ-層３３とＮ+層１２からなる拡散抵抗
（ＲS2）が構成されたが、本発明では電極２１と２２の
間を薄膜抵抗２０に置き換えたことにより、前記の各要
素を１チップの上に集積したにも係わらず寄生トランジ
スタが構成されることがなく所期の目的を達成すること
ができる。
る。２０は、図４のＮ-層３３及び２つのＮ+層１２から
なる拡散抵抗（図３のシャント抵抗３・ＲS2に相当）に
代えて多結晶シリコン膜による薄膜抵抗としている。こ
の抵抗はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法等により形成する。その両端に
電極２１及び２２を取付けて引き出し、シャント抵抗体
としてゲートＧ及びソースＳ電極と並列接続する（図１
の３ＲS1）。この多結晶シリコン膜による抵抗体２０と
シリコン基板１０との間は酸化シリコン膜（ＳｉＯ2）
１１により十分に絶縁される。そのため図４では電極２
５と２６の間にＮ-層３３とＮ+層１２からなる拡散抵抗
（ＲS2）が構成されたが、本発明では電極２１と２２の
間を薄膜抵抗２０に置き換えたことにより、前記の各要
素を１チップの上に集積したにも係わらず寄生トランジ
スタが構成されることがなく所期の目的を達成すること
ができる。
【０００９】
【発明の効果】本発明によれば、出力用ＭＯＳ ＦＥＴ
のゲート蓄積電荷を放電させるためにゲート・ソース間
に接続されたシャント抵抗を拡散抵抗ではなく多結晶シ
リコンにより形成したので、ゲート電流をバイパスさせ
る寄生トランジスタを形成しない。従って、ドレイン端
子Ｄ１とＤ２との間には寄生トランジスタにより制限を
うけることなく電流を流すことができる。
のゲート蓄積電荷を放電させるためにゲート・ソース間
に接続されたシャント抵抗を拡散抵抗ではなく多結晶シ
リコンにより形成したので、ゲート電流をバイパスさせ
る寄生トランジスタを形成しない。従って、ドレイン端
子Ｄ１とＤ２との間には寄生トランジスタにより制限を
うけることなく電流を流すことができる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例を示す断面図である。
【図３】従来例の回路図である。
【図４】従来例の断面図である。
１ 発光ダイオード ２ フォトダイオード ３ シャント抵抗 ４ 第１のＤＭＯＳ ＦＥＴ ５ 第２のＤＭＯＳ ＦＥＴ ６ 寄生トランジスタ １０ ｐ形シリコン基板 １１ 絶縁膜 １２ Ｎ形高濃度領域 １３ Ｐ形領域 ２０ 多結晶シリコン抵抗体 ２１、２２ 多結晶シリコン抵抗引き出し電極 ２３・２４ 多結晶シリコン ２５・２６ 拡散抵抗引き出し電極 ２９・３１ ドレイン電極 ３０・３２ ソース電極 ３３・３４ Ｎ形低濃度領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/78
Claims (1)
- 【請求項１】入力信号に応答して光信号を発生する発光
素子と、前記の光信号を受光して光起電力を発生するフ
ォトダイオードアレイと、前記のフォトダイオードアレ
イの光起電力がゲート・ソース間に印加されるとソース
・ドレーン間が導通状態になる出力用ＭＯＳ ＦＥＴを
有する半導体リレーにおいて、前記の出力用ＭＯＳ Ｆ
ＥＴを横型の高耐圧ＤＭＯＳ ＦＥＴにし、この高耐圧
ＤＭＯＳ ＦＥＴのゲート・ソース間に並列的に接続す
る抵抗体を薄膜抵抗体にして同一チップ上に形成したこ
とを特徴とする半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091396A JP3303648B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091396A JP3303648B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213926A true JPH09213926A (ja) | 1997-08-15 |
| JP3303648B2 JP3303648B2 (ja) | 2002-07-22 |
Family
ID=12040470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091396A Expired - Fee Related JP3303648B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303648B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507164A (ja) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 |
| US7576345B2 (en) | 2007-03-28 | 2009-08-18 | Advantest Corp. | Semiconductor relay |
| JP2010278436A (ja) * | 2009-05-29 | 2010-12-09 | Power Integrations Inc | パワー集積回路デバイス |
| US9973183B2 (en) | 2015-09-28 | 2018-05-15 | Power Integrations, Inc. | Field-effect transistor device with partial finger current sensing FETs |
| US9983239B2 (en) | 2016-05-13 | 2018-05-29 | Power Integrations, Inc. | Integrated linear current sense circuitry for semiconductor transistor devices |
| US10819102B2 (en) | 2016-08-08 | 2020-10-27 | Power Integrations, Inc. | Electronic circuit for fast temperature sensing of a power switching device |
-
1996
- 1996-02-07 JP JP2091396A patent/JP3303648B2/ja not_active Expired - Fee Related
Cited By (7)
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| JP2010278436A (ja) * | 2009-05-29 | 2010-12-09 | Power Integrations Inc | パワー集積回路デバイス |
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