JPH10335603A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH10335603A JPH10335603A JP9142239A JP14223997A JPH10335603A JP H10335603 A JPH10335603 A JP H10335603A JP 9142239 A JP9142239 A JP 9142239A JP 14223997 A JP14223997 A JP 14223997A JP H10335603 A JPH10335603 A JP H10335603A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- electrode
- forming
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000003860 storage Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 229920005591 polysilicon Polymers 0.000 claims abstract description 48
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 abstract description 13
- 239000011229 interlayer Substances 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭのキャパシタ容量の増大を図るため
の新規な半導体記憶装置の製造方法を提供する。 【解決手段】 ポリシリコン膜１０に不純物を注入した
後に、該ポリシリコン膜１０の表面を酸化して酸化膜１
１を形成すると共に、該酸化膜１１とポリシリコン膜１
０との界面に凹凸部１２を形成する。そして、前記酸化
膜１１を除去した後に、前記ポリシリコン膜１０をパタ
ーニングすることで、対向面積を増大して蓄積電荷量の
増大を図るものである。
の新規な半導体記憶装置の製造方法を提供する。 【解決手段】 ポリシリコン膜１０に不純物を注入した
後に、該ポリシリコン膜１０の表面を酸化して酸化膜１
１を形成すると共に、該酸化膜１１とポリシリコン膜１
０との界面に凹凸部１２を形成する。そして、前記酸化
膜１１を除去した後に、前記ポリシリコン膜１０をパタ
ーニングすることで、対向面積を増大して蓄積電荷量の
増大を図るものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと称す。）のキャパシタの製造
方法に関する。
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと称す。）のキャパシタの製造
方法に関する。
【０００２】
【従来の技術】この種のキャパシタを用いたＤＲＡＭメ
モリセルは、図９に示すように、半導体基板２１上にゲ
ート絶縁膜２２を介して形成されたゲート電極２３、ビ
ット線と接続する一方のＮ+ 型ソース・ドレイン拡散層
２４、電荷蓄積側となる他方のソース・ドレイン拡散層
２５、とを有する伝達トランジスタを形成し、蓄積側ソ
ース・ドレイン拡散層２５上のＳｉＯ2 膜から成る層間
絶縁膜２６に形成したコンタクト孔２７を介してキャパ
シタ２８を形成している。
モリセルは、図９に示すように、半導体基板２１上にゲ
ート絶縁膜２２を介して形成されたゲート電極２３、ビ
ット線と接続する一方のＮ+ 型ソース・ドレイン拡散層
２４、電荷蓄積側となる他方のソース・ドレイン拡散層
２５、とを有する伝達トランジスタを形成し、蓄積側ソ
ース・ドレイン拡散層２５上のＳｉＯ2 膜から成る層間
絶縁膜２６に形成したコンタクト孔２７を介してキャパ
シタ２８を形成している。
【０００３】キャパシタ２８は、ポリシリコン膜をＣＶ
Ｄ法により形成しパターニングした後のポリシリコン膜
２９（電荷蓄積用電極）上にシリコン窒化膜３０（容量
絶縁膜）を形成し、続いて、固定電極となるキャパシタ
の対向電極３１をポリシリコン膜のパターニングにより
行っていた。そして、ＢＰＳＧ膜から成る層間絶縁膜３
２を形成し、ビット線側ソース・ドレイン拡散層２４上
にコンタクト孔３３を開口した後に、ビット線用配線３
４を形成していた（例えば、特開平０５ー０９０５２９
号）。
Ｄ法により形成しパターニングした後のポリシリコン膜
２９（電荷蓄積用電極）上にシリコン窒化膜３０（容量
絶縁膜）を形成し、続いて、固定電極となるキャパシタ
の対向電極３１をポリシリコン膜のパターニングにより
行っていた。そして、ＢＰＳＧ膜から成る層間絶縁膜３
２を形成し、ビット線側ソース・ドレイン拡散層２４上
にコンタクト孔３３を開口した後に、ビット線用配線３
４を形成していた（例えば、特開平０５ー０９０５２９
号）。
【０００４】しかし、近年のＤＲＡＭの大容量化、高集
積化に伴い、セル面積の縮小化が求められることから、
キャパシタの平面的な大きさも、より縮小化の方向にあ
る。そこで、ポリシリコン膜の膜厚を厚くすることによ
り、ポリシリコン膜の側壁部分での容量を増大させる様
な対策が取られていた（従来技術Ａ）。また、特開平０
７−０７４３２０号公報には、第１のポリシリコン膜の
表面にシリコン酸化膜を形成し、このシリコン酸化膜上
に不純物を含む第２のポリシリコン膜を形成し、この第
２のポリシリコン膜の結晶粒界を熱リン酸により選択的
にエッチングしてシリコン結晶粒を形成し、このシリコ
ン結晶粒をマスクにしてシリコン酸化膜をエッチング
し、かつエッチングされたシリコン酸化膜をマスクにし
て第１のポリシリコン膜を異方性エッチングしてポリシ
リコン膜の表面に凹部を形成する技術が開示されている
（従来技術Ｂ）。
積化に伴い、セル面積の縮小化が求められることから、
キャパシタの平面的な大きさも、より縮小化の方向にあ
る。そこで、ポリシリコン膜の膜厚を厚くすることによ
り、ポリシリコン膜の側壁部分での容量を増大させる様
な対策が取られていた（従来技術Ａ）。また、特開平０
７−０７４３２０号公報には、第１のポリシリコン膜の
表面にシリコン酸化膜を形成し、このシリコン酸化膜上
に不純物を含む第２のポリシリコン膜を形成し、この第
２のポリシリコン膜の結晶粒界を熱リン酸により選択的
にエッチングしてシリコン結晶粒を形成し、このシリコ
ン結晶粒をマスクにしてシリコン酸化膜をエッチング
し、かつエッチングされたシリコン酸化膜をマスクにし
て第１のポリシリコン膜を異方性エッチングしてポリシ
リコン膜の表面に凹部を形成する技術が開示されている
（従来技術Ｂ）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術Ａに示すようなポリシリコン膜の膜厚を厚くすること
は、それだけ基板表面に大きな段差を形成することにな
り、その上の第２、第３の電極配線のステップカバレー
ジが悪化するという問題点を有している。回避するため
には平坦化の技術を駆使しなければならず、それだけ蓄
積電荷以降の工程への負担が増大することを意味する。
術Ａに示すようなポリシリコン膜の膜厚を厚くすること
は、それだけ基板表面に大きな段差を形成することにな
り、その上の第２、第３の電極配線のステップカバレー
ジが悪化するという問題点を有している。回避するため
には平坦化の技術を駆使しなければならず、それだけ蓄
積電荷以降の工程への負担が増大することを意味する。
【０００６】また、従来技術Ｂに示す技術ではポリシリ
コン膜の表面に凹部を形成するための工程数の増加が顕
著であり、製造コストや歩留まりの面で問題がある。従
って、本発明では、ＤＲＡＭのキャパシタ容量の増大を
図るための新規な半導体記憶装置の製造方法を提供する
ことを目的とする。
コン膜の表面に凹部を形成するための工程数の増加が顕
著であり、製造コストや歩留まりの面で問題がある。従
って、本発明では、ＤＲＡＭのキャパシタ容量の増大を
図るための新規な半導体記憶装置の製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】そこで本発明は、ポリシ
リコン膜に不純物を注入した後に、該ポリシリコン膜の
表面を酸化して酸化膜を形成すると共に、該酸化膜とポ
リシリコン膜との界面に凹凸部を形成する。そして、前
記酸化膜を除去した後に、前記ポリシリコン膜をパター
ニングすることで、対向面積を増大して蓄積電荷量の増
大を図るものである。前記凹凸部により表面積が増大す
るので、ポリシリコン膜の膜厚をいたずらに増大させず
に所望の容量値を得ることができる。
リコン膜に不純物を注入した後に、該ポリシリコン膜の
表面を酸化して酸化膜を形成すると共に、該酸化膜とポ
リシリコン膜との界面に凹凸部を形成する。そして、前
記酸化膜を除去した後に、前記ポリシリコン膜をパター
ニングすることで、対向面積を増大して蓄積電荷量の増
大を図るものである。前記凹凸部により表面積が増大す
るので、ポリシリコン膜の膜厚をいたずらに増大させず
に所望の容量値を得ることができる。
【０００８】
【発明の実施の形態】以下、本発明の半導体記憶装置の
製造方法の一実施の形態について図１乃至図８の図面に
基づき説明する。先ず、図１に示すように一導電型、例
えばＰ型の半導体基板１におよそ４０００Å乃至５００
０Åの膜厚の素子分離膜としてのＬＯＣＯＳ酸化膜２を
形成した後に、およそ１５０Åの膜厚のゲート絶縁膜３
を形成する。
製造方法の一実施の形態について図１乃至図８の図面に
基づき説明する。先ず、図１に示すように一導電型、例
えばＰ型の半導体基板１におよそ４０００Å乃至５００
０Åの膜厚の素子分離膜としてのＬＯＣＯＳ酸化膜２を
形成した後に、およそ１５０Åの膜厚のゲート絶縁膜３
を形成する。
【０００９】次に、図２に示すように前記基板１全面に
ポリシリコン膜を形成し、周知のパターニング技術によ
り該ポリシリコン膜をパターニングしてゲート電極４を
形成する。続いて、該ゲート電極４をマスクにして逆導
電型の不純物、例えばリンイオン（31Ｐ+ ）あるいはヒ
素イオン（75Ａｓ+ ）を注入して、Ｎ+ 型ソース・ドレ
イン拡散層５、６を形成する。Ｎ+ 型ソース・ドレイン
拡散層５、６のうち、一方の拡散層５は後述するビット
線と接続され、他方の拡散層６は電荷蓄積用電極に接続
される。
ポリシリコン膜を形成し、周知のパターニング技術によ
り該ポリシリコン膜をパターニングしてゲート電極４を
形成する。続いて、該ゲート電極４をマスクにして逆導
電型の不純物、例えばリンイオン（31Ｐ+ ）あるいはヒ
素イオン（75Ａｓ+ ）を注入して、Ｎ+ 型ソース・ドレ
イン拡散層５、６を形成する。Ｎ+ 型ソース・ドレイン
拡散層５、６のうち、一方の拡散層５は後述するビット
線と接続され、他方の拡散層６は電荷蓄積用電極に接続
される。
【００１０】更に、図３に示すように基板１上に層間絶
縁膜７を形成する。本工程では、先ず、基板１上におよ
そ１０００Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜を形成
し、更に、およそ１０００Åの膜厚の不純物が注入され
た絶縁膜、例えば少なくともリンイオン（31Ｐ+ ）を含
むシリケートガラス膜を形成して、ＮＳＧ膜とＰＳＧ膜
あるいはＢＰＳＧ膜が積層された層間絶縁膜７を形成す
る。そして、前記層間絶縁膜７上に図示しないレジスト
膜を形成した後に、該レジスト膜をマスクにして該層間
絶縁膜７をエッチングして前記ソース・ドレイン拡散層
６上にコンタクト孔８を形成する。
縁膜７を形成する。本工程では、先ず、基板１上におよ
そ１０００Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜を形成
し、更に、およそ１０００Åの膜厚の不純物が注入され
た絶縁膜、例えば少なくともリンイオン（31Ｐ+ ）を含
むシリケートガラス膜を形成して、ＮＳＧ膜とＰＳＧ膜
あるいはＢＰＳＧ膜が積層された層間絶縁膜７を形成す
る。そして、前記層間絶縁膜７上に図示しないレジスト
膜を形成した後に、該レジスト膜をマスクにして該層間
絶縁膜７をエッチングして前記ソース・ドレイン拡散層
６上にコンタクト孔８を形成する。
【００１１】続いて、図４に示すように全面に膜厚４０
００Å程度の導電化されたポリシリコン膜１０を堆積す
る。尚、ポリシリコン膜１０を導電化する方法として
は、例えばＬＰＣＶＤ法によりノンドープポリシリコン
膜を形成した後に、該ポリシリコン膜にリンイオン（31
Ｐ+ ）を注入する方法、前記ノンドープポリシリコン膜
を形成した後に、不純物拡散源（ＰＯＣｌ3 ）でポリシ
リコン膜に不純物を拡散させる方法、更にはＬＰＣＶＤ
法によりポリシリコン膜を形成する際に、原料ガスに不
純物を混入させる方法等がある。
００Å程度の導電化されたポリシリコン膜１０を堆積す
る。尚、ポリシリコン膜１０を導電化する方法として
は、例えばＬＰＣＶＤ法によりノンドープポリシリコン
膜を形成した後に、該ポリシリコン膜にリンイオン（31
Ｐ+ ）を注入する方法、前記ノンドープポリシリコン膜
を形成した後に、不純物拡散源（ＰＯＣｌ3 ）でポリシ
リコン膜に不純物を拡散させる方法、更にはＬＰＣＶＤ
法によりポリシリコン膜を形成する際に、原料ガスに不
純物を混入させる方法等がある。
【００１２】次に、図５に示すように前記ポリシリコン
膜１０の表面を熱酸化することで、酸化膜１１を形成す
る。これにより、図５に示すように上記熱酸化により前
記酸化膜１１とポリシリコン膜１０との界面のポリシリ
コン膜１０の表面に凹凸部１２を形成する。尚、本実施
の形態では５００Å乃至１０００Å程度の酸化膜１１を
形成することで、５０Å乃至１０００Å程度の凹凸部１
２を形成している。
膜１０の表面を熱酸化することで、酸化膜１１を形成す
る。これにより、図５に示すように上記熱酸化により前
記酸化膜１１とポリシリコン膜１０との界面のポリシリ
コン膜１０の表面に凹凸部１２を形成する。尚、本実施
の形態では５００Å乃至１０００Å程度の酸化膜１１を
形成することで、５０Å乃至１０００Å程度の凹凸部１
２を形成している。
【００１３】続いて、前記酸化膜１１を除去した後に、
前記ポリシリコン膜１０をパターニングすることによ
り、図６に示すように他方のソース・ドレイン拡散層６
にコンタクトするキャパシタの電荷蓄積用電極１３を形
成する。このようにして形成した電荷蓄積用電極１３で
は、前記凹凸部１２を利用することで、その表面積の増
大が図られている。
前記ポリシリコン膜１０をパターニングすることによ
り、図６に示すように他方のソース・ドレイン拡散層６
にコンタクトするキャパシタの電荷蓄積用電極１３を形
成する。このようにして形成した電荷蓄積用電極１３で
は、前記凹凸部１２を利用することで、その表面積の増
大が図られている。
【００１４】上記のように電荷蓄積用電極１３を形成し
た後、図７に示すように、ＣＶＤ法により膜厚１００Å
程度のシリコン窒化膜を形成しパターニングして容量絶
縁膜１４を形成し、膜厚２０００Å程度のポリシリコン
層を堆積しパターニングして、固定電極となるキャパシ
タの対向電極１５を形成する。そして、図８に示すよう
にＢＰＳＧ膜から成る層間絶縁膜１６を形成し、ビット
線を接続する一方のソース・ドレイン拡散層５上にコン
タクト孔を開口した後に、ビット線用配線１７を形成す
る。
た後、図７に示すように、ＣＶＤ法により膜厚１００Å
程度のシリコン窒化膜を形成しパターニングして容量絶
縁膜１４を形成し、膜厚２０００Å程度のポリシリコン
層を堆積しパターニングして、固定電極となるキャパシ
タの対向電極１５を形成する。そして、図８に示すよう
にＢＰＳＧ膜から成る層間絶縁膜１６を形成し、ビット
線を接続する一方のソース・ドレイン拡散層５上にコン
タクト孔を開口した後に、ビット線用配線１７を形成す
る。
【００１５】以上に説明した本発明の製造方法によれ
ば、ポリシリコン膜１０に不純物を注入した後に、該ポ
リシリコン膜１０を酸化することで該ポリシリコン膜１
０の表面に凹凸部１２を形成することにより、該凹凸部
１２を利用して電荷蓄積用電極１３の表面積を増大させ
たので、キャパシタの容量面積が増大し、その分容量値
を増大できる。従って、電荷蓄積用電極１３の膜厚を増
大させずに済むので、キャパシタ部分が形成する段差を
少なくでき、その上部を延在する２層目３層目の電極配
線のステップカバレージが改善される他、ＳＯＧ（スピ
ンオングラス）膜やＴＥＯＳ膜などを利用した平坦化技
術を採用する際でも、段差が極端に大きくならないので
工程への負担が少なく、製造における設計マージンを広
く取ることができる。
ば、ポリシリコン膜１０に不純物を注入した後に、該ポ
リシリコン膜１０を酸化することで該ポリシリコン膜１
０の表面に凹凸部１２を形成することにより、該凹凸部
１２を利用して電荷蓄積用電極１３の表面積を増大させ
たので、キャパシタの容量面積が増大し、その分容量値
を増大できる。従って、電荷蓄積用電極１３の膜厚を増
大させずに済むので、キャパシタ部分が形成する段差を
少なくでき、その上部を延在する２層目３層目の電極配
線のステップカバレージが改善される他、ＳＯＧ（スピ
ンオングラス）膜やＴＥＯＳ膜などを利用した平坦化技
術を採用する際でも、段差が極端に大きくならないので
工程への負担が少なく、製造における設計マージンを広
く取ることができる。
【００１６】
【発明の効果】以上、本発明によればポリシリコン膜に
不純物を注入した後に、該ポリシリコン膜を酸化すると
いう簡単な工程を施すことで、ポリシリコン膜の表面に
凹凸部を形成することにより、電荷蓄積用電極の表面積
を増大できるので、キャパシタの容量値を増大できる利
点を有する。従ってキャパシタ部分の微細化を更に推し
進めることができる。
不純物を注入した後に、該ポリシリコン膜を酸化すると
いう簡単な工程を施すことで、ポリシリコン膜の表面に
凹凸部を形成することにより、電荷蓄積用電極の表面積
を増大できるので、キャパシタの容量値を増大できる利
点を有する。従ってキャパシタ部分の微細化を更に推し
進めることができる。
【００１７】また、蓄積電荷用電極の膜厚を薄くできる
ので、ＣＶＤ堆積やエッチング工程などの加工に要する
時間を短縮してスループットが向上する利点を有する。
更に、キャパシタ部分が発生する段差を少なくできるの
で、その上部の電極配線のステップカバレージを改善
し、装置の信頼性を向上できる利点を有する他、段差が
少ないので平坦化技術を採用するときでも工程に無理を
生じることが無く、設計余裕度を広く取れる利点を有す
る。
ので、ＣＶＤ堆積やエッチング工程などの加工に要する
時間を短縮してスループットが向上する利点を有する。
更に、キャパシタ部分が発生する段差を少なくできるの
で、その上部の電極配線のステップカバレージを改善
し、装置の信頼性を向上できる利点を有する他、段差が
少ないので平坦化技術を採用するときでも工程に無理を
生じることが無く、設計余裕度を広く取れる利点を有す
る。
【図１】本発明の半導体記憶装置の製造方法を示す第１
の断面図である。
の断面図である。
【図２】本発明の半導体記憶装置の製造方法を示す第２
の断面図である。
の断面図である。
【図３】本発明の半導体記憶装置の製造方法を示す第３
の断面図である。
の断面図である。
【図４】本発明の半導体記憶装置の製造方法を示す第４
の断面図である。
の断面図である。
【図５】本発明の半導体記憶装置の製造方法を示す第５
の断面図である。
の断面図である。
【図６】本発明の半導体記憶装置の製造方法を示す第６
の断面図である。
の断面図である。
【図７】本発明の半導体記憶装置の製造方法を示す第７
の断面図である。
の断面図である。
【図８】本発明の半導体記憶装置の製造方法を示す第８
の断面図である。
の断面図である。
【図９】従来の半導体記憶装置を示す断面図である。
Claims (2)
- 【請求項１】 半導体基板上にゲート電極及びソース・
ドレイン領域を形成し、その上部にポリシリコン膜を堆
積しパターニングして電荷蓄積用電極を形成する半導体
記憶装置の製造方法であって、 前記電荷蓄積用電極の形成を、ポリシリコン膜に不純物
を注入した後に、該ポリシリコン膜を酸化することによ
り酸化膜と前記ポリシリコン膜の界面に凹凸を形成する
ことにより前記電荷蓄積用電極の表面に凹凸部を形成
し、 前記表面の凹凸部を被覆するように容量絶縁膜及び前記
電荷蓄積用電極に対応する対向電極を形成することを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上にゲート電極及びソース・
ドレイン領域を形成し、その上部にポリシリコン膜を堆
積しパターニングして電荷蓄積用電極を形成する半導体
記憶装置の製造方法であって、 前記ポリシリコン膜に不純物を注入する工程と、 前記ポリシリコン膜を酸化して表面に酸化膜を形成する
と共に前記酸化膜の表面に凹凸部を形成する工程と、 前記酸化膜を除去する工程と、 前記ポリシリコン膜をパターニングして電荷蓄積用電極
を形成する工程と、 前記電荷蓄積用電極上に容量絶縁膜及び前記電荷蓄積用
電極に対応する対向電極を形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142239A JPH10335603A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142239A JPH10335603A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335603A true JPH10335603A (ja) | 1998-12-18 |
Family
ID=15310677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142239A Pending JPH10335603A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335603A (ja) |
-
1997
- 1997-05-30 JP JP9142239A patent/JPH10335603A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6815752B2 (en) | Semiconductor memory device for increasing access speed thereof | |
| JP2628494B2 (ja) | トランジスタバラクタ装置及びその製造方法 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JPH0653412A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0982920A (ja) | 高集積ｄｒａｍセルの製造方法 | |
| JPH08250677A (ja) | 半導体記憶装置及びその製造方法 | |
| US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
| US5851878A (en) | Method of forming a rugged polysilicon fin structure in DRAM | |
| JP2809183B2 (ja) | 半導体記憶装置の製造方法 | |
| US5821579A (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| US5231044A (en) | Method of making semiconductor memory elements | |
| US5952039A (en) | Method for manufacturing DRAM capacitor | |
| KR0141950B1 (ko) | 반도체소자의 제조방법 | |
| JPH1065122A (ja) | 半導体装置およびその製造方法 | |
| JPH11214646A (ja) | 半導体記憶装置およびその製造方法 | |
| US6090662A (en) | Method of fabricating interconnect lines and plate electrodes of a storage capacitor in a semiconductor device | |
| JPH09213903A (ja) | 半導体記憶装置の製造方法 | |
| JP2000232207A (ja) | 半導体装置およびその製造方法 | |
| JPH11121716A (ja) | 半導体装置及びその製造方法 | |
| JPH10335603A (ja) | 半導体記憶装置の製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2001203335A (ja) | 半導体メモリ装置のキャパシタの製造方法 | |
| JPH10150161A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 |