JPH1065122A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1065122A JPH1065122A JP8220892A JP22089296A JPH1065122A JP H1065122 A JPH1065122 A JP H1065122A JP 8220892 A JP8220892 A JP 8220892A JP 22089296 A JP22089296 A JP 22089296A JP H1065122 A JPH1065122 A JP H1065122A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセル領域と周辺回路部との境界部で層
間絶縁膜１８の段差角θを小さくできるようにして、上
層配線パターニング時にエッチング残りが発生すること
のないようにする。 【構成】 第１、第２、第３の多結晶シリコン層１０、
１３、１５により構成される二重シリンダ構造を有する
蓄積電極と、容量絶縁膜１６と、プレート電極１７とを
有する情報記憶用キャパシタにおいて、第２の多結晶シ
リコン層１３により形成される内側シリンダ部の高さが
第３の多結晶シリコン層１５によって形成される外側シ
リンダ部の高さより高くなるようにする。
間絶縁膜１８の段差角θを小さくできるようにして、上
層配線パターニング時にエッチング残りが発生すること
のないようにする。 【構成】 第１、第２、第３の多結晶シリコン層１０、
１３、１５により構成される二重シリンダ構造を有する
蓄積電極と、容量絶縁膜１６と、プレート電極１７とを
有する情報記憶用キャパシタにおいて、第２の多結晶シ
リコン層１３により形成される内側シリンダ部の高さが
第３の多結晶シリコン層１５によって形成される外側シ
リンダ部の高さより高くなるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にダイナミックＲＡＭと呼ばれる半
導体メモリなどの蓄積キャパシタの構造およびその製造
方法に関するものである。
製造方法に関し、特にダイナミックＲＡＭと呼ばれる半
導体メモリなどの蓄積キャパシタの構造およびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、素子面
積は年々縮小されているが、１トランジスタ、１キャパ
シタにてメモリセルが構成されるダイナミックＲＡＭで
は、情報蓄積部であるキャパシタ面積を縮小すること
は、容量低下を招き情報記憶の安定性を損なう結果にな
る。そこで、面積を縮小してもキャパシタの容量を減少
させないために、スタック型（シリンダ型、フィン型を
含む）、トレンチ型などのキャパシタ構造が用いられ、
また様々な改良が提案されている。
積は年々縮小されているが、１トランジスタ、１キャパ
シタにてメモリセルが構成されるダイナミックＲＡＭで
は、情報蓄積部であるキャパシタ面積を縮小すること
は、容量低下を招き情報記憶の安定性を損なう結果にな
る。そこで、面積を縮小してもキャパシタの容量を減少
させないために、スタック型（シリンダ型、フィン型を
含む）、トレンチ型などのキャパシタ構造が用いられ、
また様々な改良が提案されている。
【０００３】図９〜図１２は、シリンダ型キャパシタの
従来の製造方法を示す工程順の断面図である。図９に示
されるように、ｐ型シリコン基板１の非能動領域上に、
ＬＯＣＯＳ法により素子分離用のフィールド酸化膜２を
形成し、フィールド酸化膜２により囲まれた能動領域上
にゲート酸化膜３を介して多結晶シリコン層から成るゲ
ート電極４を形成する。このゲート電極４をマスクにｎ
型不純物をドープしてゲート電極４の両側におけるｐ型
シリコン基板１表面部にソース・ドレイン領域であるｎ
- 型拡散層５を形成する。
従来の製造方法を示す工程順の断面図である。図９に示
されるように、ｐ型シリコン基板１の非能動領域上に、
ＬＯＣＯＳ法により素子分離用のフィールド酸化膜２を
形成し、フィールド酸化膜２により囲まれた能動領域上
にゲート酸化膜３を介して多結晶シリコン層から成るゲ
ート電極４を形成する。このゲート電極４をマスクにｎ
型不純物をドープしてゲート電極４の両側におけるｐ型
シリコン基板１表面部にソース・ドレイン領域であるｎ
- 型拡散層５を形成する。
【０００４】次に、ゲート電極４を含むｐ型シリコン基
板１上に第１の層間絶縁膜６を堆積し、続いて第２、第
３の層間絶縁膜７および８を順次堆積する。そして、第
１〜第３の層間絶縁膜を選択的にエッチング除去してｎ
- 型拡散層５上にコンタクトホール９を開孔した後、蓄
積電極を形成するための第１の多結晶シリコン層１０を
全面に堆積する。次に、図１０に示すように、シリンダ
型キャパシタ構造の核となる比較的厚めの酸化膜（ＢＰ
ＳＧ層等）１１が堆積し、フォトリソグラフィ技術によ
り、コンタクトホール９上を覆うパターンのフォトレジ
スト膜１２を形成する。次いで、図１１に示すように、
フォトレジスト膜１２をマスクに酸化膜１１および多結
晶シリコン層１０をパターニングし、フォトレジスト膜
１２を除去した後、全面に蓄積電極の内側シリンダ部と
なる第２の多結晶シリコン層１３および蓄積電極の外側
シリンダ部を内側シリンダ部にセルフアラインさせて形
成するためのサイドウォールとなる酸化膜（ＢＰＳＧ層
等）１４を順次堆積する。続いて、酸化膜１４をエツチ
バックしてサイドウォールを形成した後、蓄積電極の外
側シリンダ部となる第３の多結晶シリコン層１５を堆積
する。
板１上に第１の層間絶縁膜６を堆積し、続いて第２、第
３の層間絶縁膜７および８を順次堆積する。そして、第
１〜第３の層間絶縁膜を選択的にエッチング除去してｎ
- 型拡散層５上にコンタクトホール９を開孔した後、蓄
積電極を形成するための第１の多結晶シリコン層１０を
全面に堆積する。次に、図１０に示すように、シリンダ
型キャパシタ構造の核となる比較的厚めの酸化膜（ＢＰ
ＳＧ層等）１１が堆積し、フォトリソグラフィ技術によ
り、コンタクトホール９上を覆うパターンのフォトレジ
スト膜１２を形成する。次いで、図１１に示すように、
フォトレジスト膜１２をマスクに酸化膜１１および多結
晶シリコン層１０をパターニングし、フォトレジスト膜
１２を除去した後、全面に蓄積電極の内側シリンダ部と
なる第２の多結晶シリコン層１３および蓄積電極の外側
シリンダ部を内側シリンダ部にセルフアラインさせて形
成するためのサイドウォールとなる酸化膜（ＢＰＳＧ層
等）１４を順次堆積する。続いて、酸化膜１４をエツチ
バックしてサイドウォールを形成した後、蓄積電極の外
側シリンダ部となる第３の多結晶シリコン層１５を堆積
する。
【０００５】次に、図１２に示されるように、第３、第
２の多結晶シリコン層１５、１３をエツチバックして、
二重シリンダ構造の蓄積電極部を形成した後、露出した
酸化膜１１および酸化膜１４をホットリン酸等を用いて
除去する。続いて、ＣＶＤ法によりＳｉ3 Ｎ4 膜等を成
長させて容量絶縁膜１６ｃを形成し、その上にプレート
電極１７を形成する。最後に、ＢＰＳＧなどからなる第
４の層間絶縁膜１８を堆積し、例えばＮ2 雰囲気中、９
００℃のリフロー処理を施す。
２の多結晶シリコン層１５、１３をエツチバックして、
二重シリンダ構造の蓄積電極部を形成した後、露出した
酸化膜１１および酸化膜１４をホットリン酸等を用いて
除去する。続いて、ＣＶＤ法によりＳｉ3 Ｎ4 膜等を成
長させて容量絶縁膜１６ｃを形成し、その上にプレート
電極１７を形成する。最後に、ＢＰＳＧなどからなる第
４の層間絶縁膜１８を堆積し、例えばＮ2 雰囲気中、９
００℃のリフロー処理を施す。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置では、蓄積電極の内側シリンダ部と外側シリンダ部
の高さがほぼ等しく形成されているため、キャパシタの
形成されたメモリセル領域と周辺回路との境界部おい
て、層間絶縁膜１８に大きな段差が生じる。この層間絶
縁膜の平坦性はリフロー処理により若干は改善される
が、メモリセルと周辺回路との境界部における段差を解
消することは困難で、ここでの段差角（θ）は６０°以
上にも達してしまう。そのため、上層配線に段切れが発
生したりこの上層配線を形成する際のエッチング時にこ
の境界部にエッチング残りが生じるなどの問題が起こ
る。また、従来の半導体装置では、層間絶縁膜の平坦性
の改善のために高温のリフロー熱処理が必要となるた
め、容量絶縁膜の材料としてＴａ2 Ｏ5 などの耐熱性の
低い材料を採用することが困難であるという問題点もあ
った。したがって、本発明の解決すべき課題は、多重シ
リンダ構造のキャパシタを有する半導体装置において、
このキャパシタの形成領域とこれに隣接する領域との境
界において、層間絶縁膜の段差角（θ）を緩やかに形成
しうるようにすることである。
装置では、蓄積電極の内側シリンダ部と外側シリンダ部
の高さがほぼ等しく形成されているため、キャパシタの
形成されたメモリセル領域と周辺回路との境界部おい
て、層間絶縁膜１８に大きな段差が生じる。この層間絶
縁膜の平坦性はリフロー処理により若干は改善される
が、メモリセルと周辺回路との境界部における段差を解
消することは困難で、ここでの段差角（θ）は６０°以
上にも達してしまう。そのため、上層配線に段切れが発
生したりこの上層配線を形成する際のエッチング時にこ
の境界部にエッチング残りが生じるなどの問題が起こ
る。また、従来の半導体装置では、層間絶縁膜の平坦性
の改善のために高温のリフロー熱処理が必要となるた
め、容量絶縁膜の材料としてＴａ2 Ｏ5 などの耐熱性の
低い材料を採用することが困難であるという問題点もあ
った。したがって、本発明の解決すべき課題は、多重シ
リンダ構造のキャパシタを有する半導体装置において、
このキャパシタの形成領域とこれに隣接する領域との境
界において、層間絶縁膜の段差角（θ）を緩やかに形成
しうるようにすることである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明によれば、下部電極と上部電極とを備え
下部電極が多重シリンダ構造に構成されたキャパシタを
備え、前記下部電極は最内側シリンダ部が最も高く最外
側シリンダ部に向かって徐々に高さが低くなっているこ
と特徴とする半導体装置、が提供される。
ために、本発明によれば、下部電極と上部電極とを備え
下部電極が多重シリンダ構造に構成されたキャパシタを
備え、前記下部電極は最内側シリンダ部が最も高く最外
側シリンダ部に向かって徐々に高さが低くなっているこ
と特徴とする半導体装置、が提供される。
【０００８】また、本発明によれば、（１）半導体基板
上にＭＯＳ型電界効果トランジスタを形成しその上を被
覆する層間絶縁膜を形成する工程（図２）と、（２）前
記層間絶縁膜を選択的にエッチング除去して前記ＭＯＳ
型電界効果トランジスタの一方のソース・ドレイン領域
の表面を露出させる容量開口を形成する工程（図２）
と、（３）多結晶シリコンを全面に堆積して前記容量開
口内を埋め込む第１の多結晶シリコン層を形成する工程
（図２）と、（４）前記容量開口上を覆う形状の柱状絶
縁膜を形成し全面に第２の多結晶シリコン層を成長させ
る工程（図４）と、（５）全面に絶縁膜を成長させこれ
を過度にエッチバックして柱状絶縁膜より高さの低い側
壁絶縁膜を形成する工程（図５）と、（６）全面に第３
の多結晶シリコン層を堆積し、多結晶シリコン層をエッ
チバックして、平坦部に露出している多結晶シリコン層
を除去する工程（図６）と、（７）前記柱状絶縁膜およ
び側壁絶縁膜をエッチング除去し、多結晶シリコン層の
表面に容量絶縁膜を形成する工程（図７）と、（８）前
記容量絶縁膜上に上部電極を構成する導電層を形成する
工程（図７）と、を有することを特徴とする半導体装置
の製造方法、が提供される。
上にＭＯＳ型電界効果トランジスタを形成しその上を被
覆する層間絶縁膜を形成する工程（図２）と、（２）前
記層間絶縁膜を選択的にエッチング除去して前記ＭＯＳ
型電界効果トランジスタの一方のソース・ドレイン領域
の表面を露出させる容量開口を形成する工程（図２）
と、（３）多結晶シリコンを全面に堆積して前記容量開
口内を埋め込む第１の多結晶シリコン層を形成する工程
（図２）と、（４）前記容量開口上を覆う形状の柱状絶
縁膜を形成し全面に第２の多結晶シリコン層を成長させ
る工程（図４）と、（５）全面に絶縁膜を成長させこれ
を過度にエッチバックして柱状絶縁膜より高さの低い側
壁絶縁膜を形成する工程（図５）と、（６）全面に第３
の多結晶シリコン層を堆積し、多結晶シリコン層をエッ
チバックして、平坦部に露出している多結晶シリコン層
を除去する工程（図６）と、（７）前記柱状絶縁膜およ
び側壁絶縁膜をエッチング除去し、多結晶シリコン層の
表面に容量絶縁膜を形成する工程（図７）と、（８）前
記容量絶縁膜上に上部電極を構成する導電層を形成する
工程（図７）と、を有することを特徴とする半導体装置
の製造方法、が提供される。
【０００９】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための断面図である。同図に示されるように、ｐ
型シリコン基板１上の非能動領域にはフィールド酸化膜
２が形成され、フィールド酸化膜２により画定された能
動領域にはゲート酸化膜３を介してワード線を兼ねるゲ
ート電極４が形成されている。能動領域のシリコン基板
の表面領域内には、ゲート電極４を挟んでソース・ドレ
イン領域を構成するｎ- 型拡散層（ＬＤＤ領域）５が形
成されている。
明するための断面図である。同図に示されるように、ｐ
型シリコン基板１上の非能動領域にはフィールド酸化膜
２が形成され、フィールド酸化膜２により画定された能
動領域にはゲート酸化膜３を介してワード線を兼ねるゲ
ート電極４が形成されている。能動領域のシリコン基板
の表面領域内には、ゲート電極４を挟んでソース・ドレ
イン領域を構成するｎ- 型拡散層（ＬＤＤ領域）５が形
成されている。
【００１０】ゲート電極４を含むｐ型シリコン基板１上
には第１の層間絶縁膜６が堆積されており、更にその上
に第２、第３の層間絶縁膜７および８が順次堆積されて
いる。層間絶縁膜６、７および８には、ｎ- 型拡散層５
の表面を露出させるコンタクトホールが開孔されてお
り、層間絶縁膜８上にはこのコンタクトホールを介して
ｎ- 型拡散層５に接続された二重シリンダ構造のキャパ
シタ形成されている。キャパシタの蓄積電極は第１の多
結晶シリコン層１０と第２の多結晶シリコン層１３と第
３の多結晶シリコン層１５とによって構成されている。
本発明のキャパシタの特徴的な点は、多結晶シリコン層
１３により構成される内側シリンダ部の高さが多結晶シ
リコン層１５により構成される外側シリンダ部の高さよ
り高い点である。このような高さの差は、例えば、内側
シリンダ部に対して外側シリンダ部をセルフアラインさ
せて形成するためのサイドウォールを形成する際のエッ
チバックを過度に行うことによって、導入することがで
きる。
には第１の層間絶縁膜６が堆積されており、更にその上
に第２、第３の層間絶縁膜７および８が順次堆積されて
いる。層間絶縁膜６、７および８には、ｎ- 型拡散層５
の表面を露出させるコンタクトホールが開孔されてお
り、層間絶縁膜８上にはこのコンタクトホールを介して
ｎ- 型拡散層５に接続された二重シリンダ構造のキャパ
シタ形成されている。キャパシタの蓄積電極は第１の多
結晶シリコン層１０と第２の多結晶シリコン層１３と第
３の多結晶シリコン層１５とによって構成されている。
本発明のキャパシタの特徴的な点は、多結晶シリコン層
１３により構成される内側シリンダ部の高さが多結晶シ
リコン層１５により構成される外側シリンダ部の高さよ
り高い点である。このような高さの差は、例えば、内側
シリンダ部に対して外側シリンダ部をセルフアラインさ
せて形成するためのサイドウォールを形成する際のエッ
チバックを過度に行うことによって、導入することがで
きる。
【００１１】蓄積電極の表面に容量絶縁膜１６が形成さ
れ、さらにその上にプレート電極１７が形成されてい
る。容量絶縁膜はＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、ＳｉＯＮ
膜、Ｔａ2 Ｏ5 膜またはこれらの積層膜によって形成す
ることができる。また、プレート電極１７は、多結晶シ
リコン層、金属層、ＴｉＮなどのナイトライド膜、ＷＳ
ｉ等のシリサイド膜またはこれらの積層膜によって形成
することができる。その上にＢＰＳＧからなる第４の層
間絶縁膜１８が形成されている。この第４の層間絶縁膜
には、低温プロセスなどにより平坦化処理が加えられて
いる。
れ、さらにその上にプレート電極１７が形成されてい
る。容量絶縁膜はＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、ＳｉＯＮ
膜、Ｔａ2 Ｏ5 膜またはこれらの積層膜によって形成す
ることができる。また、プレート電極１７は、多結晶シ
リコン層、金属層、ＴｉＮなどのナイトライド膜、ＷＳ
ｉ等のシリサイド膜またはこれらの積層膜によって形成
することができる。その上にＢＰＳＧからなる第４の層
間絶縁膜１８が形成されている。この第４の層間絶縁膜
には、低温プロセスなどにより平坦化処理が加えられて
いる。
【００１２】［作用］本発明によれば、メモリセルと周
辺回路との境界部の段差角（θ）を緩やかにすることが
可能になり、上層配線の段切れやエッチング残りの発生
を防止することができる。また、第４の層間絶縁膜１８
の平坦性を向上させる工程において、高温リフローを用
いずに低温プロセスにて容易に平坦化することができる
ようになり、Ｔａ2 Ｏ5 などの耐熱性の低い材料にて容
量絶縁膜を形成することが可能になる。
辺回路との境界部の段差角（θ）を緩やかにすることが
可能になり、上層配線の段切れやエッチング残りの発生
を防止することができる。また、第４の層間絶縁膜１８
の平坦性を向上させる工程において、高温リフローを用
いずに低温プロセスにて容易に平坦化することができる
ようになり、Ｔａ2 Ｏ5 などの耐熱性の低い材料にて容
量絶縁膜を形成することが可能になる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２〜図７は、本発明の第１の実施例の製
造方法を説明するための工程順の断面図である。図２に
示すように、ｐ型シリコン基板１上にＬＯＣＯＳ法によ
り選択的に厚さ４００ｎｍ程度のフィールド酸化膜２を
形成して能動領域を区画し、能動領域上に熱酸化法によ
り厚さ１５ｎｍ程度のゲート酸化膜３を形成する。この
ゲート酸化膜３上に厚さ２００ｎｍ程度の多結晶シリコ
ン層を堆積し、通常のフォトリソグラフィ技術およびド
ライエッチング技術を用いてパターンニングしてワード
線を兼ねるゲート電極４を形成する。
て説明する。図２〜図７は、本発明の第１の実施例の製
造方法を説明するための工程順の断面図である。図２に
示すように、ｐ型シリコン基板１上にＬＯＣＯＳ法によ
り選択的に厚さ４００ｎｍ程度のフィールド酸化膜２を
形成して能動領域を区画し、能動領域上に熱酸化法によ
り厚さ１５ｎｍ程度のゲート酸化膜３を形成する。この
ゲート酸化膜３上に厚さ２００ｎｍ程度の多結晶シリコ
ン層を堆積し、通常のフォトリソグラフィ技術およびド
ライエッチング技術を用いてパターンニングしてワード
線を兼ねるゲート電極４を形成する。
【００１４】続いて、フィールド酸化膜２およびゲート
電極４をマスクとしてｎ型不純物（例えばリン）を注入
することによりｐ型シリコン基板１の表面部にｎ- 型拡
散層５（ＬＤＤ領域）を形成する。その後、第１〜第３
の層間絶縁膜６〜８（例えばＳｉＯ2 層、ＢＰＳＧ層な
ど）を全面に順次堆積し、通常のフォトリソグラフィ技
術および異方性のドライエッチング技術を用いてｎ- 型
拡散層５上にコンタクトホール９を形成した後、全面に
蓄積電極を形成するための厚さ２００ｎｍ程度の第１の
多結晶シリコン層１０を形成する。
電極４をマスクとしてｎ型不純物（例えばリン）を注入
することによりｐ型シリコン基板１の表面部にｎ- 型拡
散層５（ＬＤＤ領域）を形成する。その後、第１〜第３
の層間絶縁膜６〜８（例えばＳｉＯ2 層、ＢＰＳＧ層な
ど）を全面に順次堆積し、通常のフォトリソグラフィ技
術および異方性のドライエッチング技術を用いてｎ- 型
拡散層５上にコンタクトホール９を形成した後、全面に
蓄積電極を形成するための厚さ２００ｎｍ程度の第１の
多結晶シリコン層１０を形成する。
【００１５】次に、図３に示すように、シリンダ型キャ
パシタ構造の核となる厚さ５００ｎｍ程度の酸化膜１１
（例えばＢＰＳＧ層）を全面に形成し、全面にフォトレ
ジスト膜１２を塗布した後、通常のフォトリソグラフィ
技術を用いてコンタクトホール９を覆うようにフォトレ
ジスト膜１２をパターンニングする。次いで、図４に示
すように、酸化膜１１をドライエッチング技術を用いて
選択的にエッチングしてシリンダ型キャパシタ構造の核
を形成する。続いて、フォトレジスト膜１２を除去し、
シリンダ型キャパシタ構造の内側シリンダ部となる第２
の多結晶シリコン層１３を２００〜３００ｎｍの膜厚
に、また蓄積電極の外側シリンダ部をセルフアライン的
に形成するためのサイドウォールとなる酸化膜（例えば
ＢＰＳＧ層）１４を２５０ｎｍ程度の膜厚にそれぞれ全
面に堆積する。
パシタ構造の核となる厚さ５００ｎｍ程度の酸化膜１１
（例えばＢＰＳＧ層）を全面に形成し、全面にフォトレ
ジスト膜１２を塗布した後、通常のフォトリソグラフィ
技術を用いてコンタクトホール９を覆うようにフォトレ
ジスト膜１２をパターンニングする。次いで、図４に示
すように、酸化膜１１をドライエッチング技術を用いて
選択的にエッチングしてシリンダ型キャパシタ構造の核
を形成する。続いて、フォトレジスト膜１２を除去し、
シリンダ型キャパシタ構造の内側シリンダ部となる第２
の多結晶シリコン層１３を２００〜３００ｎｍの膜厚
に、また蓄積電極の外側シリンダ部をセルフアライン的
に形成するためのサイドウォールとなる酸化膜（例えば
ＢＰＳＧ層）１４を２５０ｎｍ程度の膜厚にそれぞれ全
面に堆積する。
【００１６】次に、図５に示すように、酸化膜１４を、
蓄積電極の内側シリンダ部と外側シリンダ部との高低差
を意図的に形成するために、異方性のドライエッチング
にて過度にエツチバック（オーバエッチング量は４０％
程度）を行い、酸化膜１１より高さの低い（酸化膜１１
の高さの６０％程度）サイドウォール（酸化膜１４）を
形成する。次に、蓄積電極の外側シリンダ部となる第３
の多結晶シリコン層１５を全面に堆積する。なお、酸化
膜１４をエッチバックする際のオーバエッチング量は、
３０〜８０％程度が適切である。これにより、酸化膜１
４のサイドウォールの高さを酸化膜１１の高さの４０〜
８０％に形成することができる。後に形成される内側お
よび外側のシリンダ部の高低差は、ほぼ酸化膜１１、１
４の高低差に追随するので、サイドウォールの高さを上
記の範囲内に形成することにより上層に形成される層間
絶縁膜の段差角（θ）を低く抑えることが可能になる。
蓄積電極の内側シリンダ部と外側シリンダ部との高低差
を意図的に形成するために、異方性のドライエッチング
にて過度にエツチバック（オーバエッチング量は４０％
程度）を行い、酸化膜１１より高さの低い（酸化膜１１
の高さの６０％程度）サイドウォール（酸化膜１４）を
形成する。次に、蓄積電極の外側シリンダ部となる第３
の多結晶シリコン層１５を全面に堆積する。なお、酸化
膜１４をエッチバックする際のオーバエッチング量は、
３０〜８０％程度が適切である。これにより、酸化膜１
４のサイドウォールの高さを酸化膜１１の高さの４０〜
８０％に形成することができる。後に形成される内側お
よび外側のシリンダ部の高低差は、ほぼ酸化膜１１、１
４の高低差に追随するので、サイドウォールの高さを上
記の範囲内に形成することにより上層に形成される層間
絶縁膜の段差角（θ）を低く抑えることが可能になる。
【００１７】その後、図６に示すように、反応性イオン
エッチング（ＲＩＥ）を用いて蓄積電極となる第１の多
結晶シリコン層１０と、蓄積電極の内側シリンダ部とな
る第２の多結晶シリコン層１３と、蓄積電極の外側シリ
ンダ部となる第３の多結晶シリコン層１５をエツチバッ
クすることにより、二重シリンダ構造の蓄積電極を形成
する。続いて、図７に示すように、例えばホットリン酸
を用いてシリンダ型キャパシタ構造の核となった酸化膜
１１と、蓄積電極の内側シリンダ部と外側シリンダ部と
の間にある酸化膜１４をエッチング除去する。この時、
蓄積電極の内側シリンダ部と最外側シリンダ部の高低差
は約２００ｎｍ程度となる。
エッチング（ＲＩＥ）を用いて蓄積電極となる第１の多
結晶シリコン層１０と、蓄積電極の内側シリンダ部とな
る第２の多結晶シリコン層１３と、蓄積電極の外側シリ
ンダ部となる第３の多結晶シリコン層１５をエツチバッ
クすることにより、二重シリンダ構造の蓄積電極を形成
する。続いて、図７に示すように、例えばホットリン酸
を用いてシリンダ型キャパシタ構造の核となった酸化膜
１１と、蓄積電極の内側シリンダ部と外側シリンダ部と
の間にある酸化膜１４をエッチング除去する。この時、
蓄積電極の内側シリンダ部と最外側シリンダ部の高低差
は約２００ｎｍ程度となる。
【００１８】次に、第１、第２、第３の多結晶シリコン
１０、１３、１５の表面に、例えばＣＶＤ法を用いて５
〜７ｎｍ程度の窒化膜（Ｓｉ3 Ｎ4 ）を形成し、続いて
この窒化膜の全面を、例えば約７００〜８００℃、Ｈ2
−Ｏ2 雰囲気中にて酸化してＳｉＯＮからなる容量絶縁
膜１６ａを形成する。最後に、全面に２００ｎｍ程度の
多結晶シリコン層を堆積してプレート電極１７を形成し
た後、全面に例えばＢＰＳＧ膜を５００ｎｍ程度成長さ
せて、第４の層間絶縁膜１８を形成する。次いで、Ｎ2
雰囲気中において例えば９００℃のリフロー熱処理を施
して平坦化を行う。以上のように作製した本実施例の半
導体装置においては、第４の層間絶縁膜１８の段差角
（θ）を４０°以下になだらかにすることができた。
１０、１３、１５の表面に、例えばＣＶＤ法を用いて５
〜７ｎｍ程度の窒化膜（Ｓｉ3 Ｎ4 ）を形成し、続いて
この窒化膜の全面を、例えば約７００〜８００℃、Ｈ2
−Ｏ2 雰囲気中にて酸化してＳｉＯＮからなる容量絶縁
膜１６ａを形成する。最後に、全面に２００ｎｍ程度の
多結晶シリコン層を堆積してプレート電極１７を形成し
た後、全面に例えばＢＰＳＧ膜を５００ｎｍ程度成長さ
せて、第４の層間絶縁膜１８を形成する。次いで、Ｎ2
雰囲気中において例えば９００℃のリフロー熱処理を施
して平坦化を行う。以上のように作製した本実施例の半
導体装置においては、第４の層間絶縁膜１８の段差角
（θ）を４０°以下になだらかにすることができた。
【００１９】図８は、本発明の第２の実施例を示す断面
図である。同図において、図２乃至図７に示した第１の
実施例の部分と同等の部分には同一の参照番号が付され
ている。本実施例の半導体装置も第１の実施例の場合と
同様の工程により形成されるが、本実施例においては図
３に示す状態とした後、酸化膜１１と第１の多結晶シリ
コン膜を同時にパターンニングする。その後、第２、第
３の多結晶シリコン層を用いて、二重シリンダ構造の蓄
積電極を形成し、第１〜第３の多結晶シリコン層１０、
１３、１５の表面にＴａ2 Ｏ5 からなる容量絶縁膜１６
ｂを形成する。容量絶縁膜１６ｂは、Ｔａ（ＯＣ2 Ｈ
5 ）5 とＯ2 を反応ガスとする減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法により７ｎｍの膜厚に形成した。その後、ＴｉＮ
からなるプレート電極１７を形成し、ＢＰＳＧ膜を５０
０ｎｍ程度成長させて、第４の層間絶縁膜１８を形成し
た。次いで、Ｎ2 雰囲気中において７００℃程度のリフ
ロー熱処理を施して平坦化を行った。この熱処理に代
え、全面に第４の層間絶縁膜１８（例えばＢＰＳＧ膜
等）を７００〜８００ｎｍ程度に成長させ、例えばＢＨ
Ｆ等を用いて２００〜３００ｎｍ程度エツチバックを施
すことにより平坦化を行ってもよい。
図である。同図において、図２乃至図７に示した第１の
実施例の部分と同等の部分には同一の参照番号が付され
ている。本実施例の半導体装置も第１の実施例の場合と
同様の工程により形成されるが、本実施例においては図
３に示す状態とした後、酸化膜１１と第１の多結晶シリ
コン膜を同時にパターンニングする。その後、第２、第
３の多結晶シリコン層を用いて、二重シリンダ構造の蓄
積電極を形成し、第１〜第３の多結晶シリコン層１０、
１３、１５の表面にＴａ2 Ｏ5 からなる容量絶縁膜１６
ｂを形成する。容量絶縁膜１６ｂは、Ｔａ（ＯＣ2 Ｈ
5 ）5 とＯ2 を反応ガスとする減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法により７ｎｍの膜厚に形成した。その後、ＴｉＮ
からなるプレート電極１７を形成し、ＢＰＳＧ膜を５０
０ｎｍ程度成長させて、第４の層間絶縁膜１８を形成し
た。次いで、Ｎ2 雰囲気中において７００℃程度のリフ
ロー熱処理を施して平坦化を行った。この熱処理に代
え、全面に第４の層間絶縁膜１８（例えばＢＰＳＧ膜
等）を７００〜８００ｎｍ程度に成長させ、例えばＢＨ
Ｆ等を用いて２００〜３００ｎｍ程度エツチバックを施
すことにより平坦化を行ってもよい。
【００２０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、実施例では、二重のシリンダ
構造の蓄積電極について説明したが、本発明はこれに限
るものではなく、三重、四重のものであってもよい。ま
た、シリンダ構造の核となる絶縁膜やシリンダ部間のス
ペーサとなる絶縁膜はＢＰＳＧに限定されず、蓄積電極
を構成する材料に対しエッチングの選択性のある材料で
あれば適宜採用することができる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、実施例では、二重のシリンダ
構造の蓄積電極について説明したが、本発明はこれに限
るものではなく、三重、四重のものであってもよい。ま
た、シリンダ構造の核となる絶縁膜やシリンダ部間のス
ペーサとなる絶縁膜はＢＰＳＧに限定されず、蓄積電極
を構成する材料に対しエッチングの選択性のある材料で
あれば適宜採用することができる。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体装置は、シリンダ型キャパシタの内側のシリンダ部の
高さを高くし外側に向かって徐々に低くなるようにした
ものであるので、本発明によれば、キャパシタの形成領
域と非形成領域間の境界での層間絶縁膜の段差角を小さ
くすることができる。したがって、本発明によれば、上
層配線の段切れを防止することができるとともにパター
ンニング時でのエッチング残りの発生を防止することが
できる。また、本発明によれば、高温熱処理に拠らなく
ても層間絶縁膜の平坦化を実現することができるので、
Ｔａ2 Ｏ5 等の耐熱性の低い材料を用いて容量絶縁膜を
形成することが可能になる。
体装置は、シリンダ型キャパシタの内側のシリンダ部の
高さを高くし外側に向かって徐々に低くなるようにした
ものであるので、本発明によれば、キャパシタの形成領
域と非形成領域間の境界での層間絶縁膜の段差角を小さ
くすることができる。したがって、本発明によれば、上
層配線の段切れを防止することができるとともにパター
ンニング時でのエッチング残りの発生を防止することが
できる。また、本発明によれば、高温熱処理に拠らなく
ても層間絶縁膜の平坦化を実現することができるので、
Ｔａ2 Ｏ5 等の耐熱性の低い材料を用いて容量絶縁膜を
形成することが可能になる。
【図１】 本発明の実施の形態を説明するための断面
図。
図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図４】 本発明の第１の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図５】 本発明の第１の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図６】 本発明の第１の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図７】 本発明の第１の実施例の断面図。
【図８】 本発明の第２の実施例の断面図。
【図９】 従来例の製造方法を説明するための断面図。
【図１０】 従来例の製造方法を説明するための断面
図。
図。
【図１１】 従来例の製造方法を説明するための断面
図。
図。
【図１２】 従来例の断面図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ｎ- 型拡散層 ６ 第１の層間絶縁膜 ７ 第２の層間絶縁膜 ８ 第３の層間絶縁膜 ９ コンタクトホール １０ 第１の多結晶シリコン層 １１ 酸化膜（ＢＰＳＧ層） １２ フォトレジスト膜 １３ 第２の多結晶シリコン層 １４ 酸化膜（ＢＰＳＧ層） １５ 第３の多結晶シリコン層 １６、１６ａ、１６ｂ、１６ｃ 容量絶縁膜 １７ プレート電極 １８ 第４の層間絶縁膜
Claims (6)
- 【請求項１】 下部電極と上部電極とを備え下部電極が
多重シリンダ構造に構成されたキャパシタを備える半導
体装置において、前記下部電極は最内側シリンダ部が最
も高く最外側シリンダ部に向かって徐々に高さが低くな
っていること特徴とする半導体装置。 - 【請求項２】 前記キャパシタの下部電極が、ＭＯＳ型
電界効果トランジスタの一方のソース・ドレイン領域に
接続されていること特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記キャパシタの容量絶縁膜が、Ｔａ2
Ｏ5 膜を含んで形成されていること特徴とする請求項１
記載の半導体装置。 - 【請求項４】 （１）半導体基板上にＭＯＳ型電界効果
トランジスタを形成しその上を被覆する層間絶縁膜を形
成する工程と、 （２）前記層間絶縁膜を選択的にエッチング除去して前
記ＭＯＳ型電界効果トランジスタの一方のソース・ドレ
イン領域の表面を露出させる容量開口を形成する工程
と、 （３）多結晶シリコンを全面に堆積して前記容量開口内
を埋め込む第１の多結晶シリコン層を形成する工程と、 （４）前記容量開口上を覆う形状の柱状絶縁膜を形成し
全面に第２の多結晶シリコン層を成長させる工程と、 （５）全面に絶縁膜を成長させこれを過度にエッチバッ
クして柱状絶縁膜より高さの低い側壁絶縁膜を形成する
工程と、 （６）全面に第３の多結晶シリコン層を堆積し、多結晶
シリコン層をエッチバックして、平坦部に露出している
多結晶シリコン層を除去する工程と、 （７）前記柱状絶縁膜および側壁絶縁膜をエッチング除
去し、多結晶シリコン層の表面に容量絶縁膜を形成する
工程と、 （８）前記容量絶縁膜上に上部電極を構成する導電層を
形成する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記柱状絶縁膜および前記側壁絶縁膜が
ＢＰＳＧ（Boro-Phospho-Silicate Glass ）により形成
されることを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記第（５）の工程において、前記エッ
チバックは、オーバエッチング量が３０〜８０％となる
ように、あるいは、前記側壁絶縁膜の高さが前記柱状絶
縁膜の高さの４０〜８０％になるように行われることを
特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220892A JPH1065122A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置およびその製造方法 |
| US08/916,061 US6097053A (en) | 1996-08-22 | 1997-08-21 | Semiconductor device having a multi-wall cylindrical capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220892A JPH1065122A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065122A true JPH1065122A (ja) | 1998-03-06 |
Family
ID=16758176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220892A Pending JPH1065122A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097053A (ja) |
| JP (1) | JPH1065122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707096B2 (en) | 1996-12-05 | 2004-03-16 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
| KR100913015B1 (ko) * | 2007-10-18 | 2009-08-20 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101035583B1 (ko) * | 2008-12-24 | 2011-05-19 | 매그나칩 반도체 유한회사 | 캐패시터 및 그의 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346455B1 (en) * | 2000-08-31 | 2002-02-12 | Micron Technology, Inc. | Method to form a corrugated structure for enhanced capacitance |
| US6552383B2 (en) * | 2001-05-11 | 2003-04-22 | Micron Technology, Inc. | Integrated decoupling capacitors |
| KR100621890B1 (ko) * | 2004-04-02 | 2006-09-14 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지전극 및 그 제조방법 |
| FR2885452A1 (fr) * | 2005-05-04 | 2006-11-10 | St Microelectronics Sa | Circuit integre comprenant au moins un condensateur et procede de formation de condensateur |
| JP4370340B2 (ja) * | 2007-03-26 | 2009-11-25 | Ｔｄｋ株式会社 | 電子部品 |
| KR101450650B1 (ko) * | 2008-04-28 | 2014-10-14 | 삼성전자주식회사 | 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 |
| KR101934426B1 (ko) * | 2012-11-26 | 2019-01-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| US5142438A (en) * | 1991-11-15 | 1992-08-25 | Micron Technology, Inc. | Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact |
| JP3061946B2 (ja) * | 1992-07-01 | 2000-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2870322B2 (ja) * | 1992-10-06 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06151748A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 半導体装置の製造方法 |
| JP2526770B2 (ja) * | 1992-11-30 | 1996-08-21 | 日本電気株式会社 | 半導体メモリセルの製造方法 |
| JP3077454B2 (ja) * | 1993-06-15 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07130873A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
-
1996
- 1996-08-22 JP JP8220892A patent/JPH1065122A/ja active Pending
-
1997
- 1997-08-21 US US08/916,061 patent/US6097053A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707096B2 (en) | 1996-12-05 | 2004-03-16 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
| US6724033B1 (en) * | 1996-12-05 | 2004-04-20 | Micron Technology Inc | Fork-like memory structure for ULSI DRAM |
| KR100913015B1 (ko) * | 2007-10-18 | 2009-08-20 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101035583B1 (ko) * | 2008-12-24 | 2011-05-19 | 매그나칩 반도체 유한회사 | 캐패시터 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6097053A (en) | 2000-08-01 |
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