JPH10335992A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチのノード容量の増大を抑えつつ、α線
ノイズによるフリップフロップの誤反転を防止し、フリ
ップフロップを含み超高速コンピュータ等のキャッシュ
メモリを構成する論理集積回路装置等の高速化・低消費
電力化を図る。 【解決手段】 超高速コンピュータのキャッシュメモリ
等を構成する論理集積回路装置等において、データ保持
用のフリップフロップを、交差結合されることでメイン
ラッチＬＴ１を構成するインバータＶ３及びＶ４等と、
インバータＶ４と交差結合されることでサブラッチＬＴ
３を構成し直列結合される奇数個のインバータＶ５〜Ｖ
７とにより構成し、あるいはインバータＶ５の出力端子
と接地電位との間にキャパシタを設けて、サブラッチＬ
Ｔ３の伝達遅延時間を大きくするとともに、インバータ
Ｖ７の駆動能力をインバータＶ３より大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、単一相のクロック信号に従って同期
動作し高速キャッシュメモリを構成する論理集積回路装
置ならびにその高速化に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなるＣＭＯＳ（相補型
ＭＯＳ）論理ゲートがある。また、ＣＭＯＳ論理ゲート
が交差結合されてなるラッチを含むフリップフロップが
あり、このようなフリップフロップをレジスタとして含
み例えば超高速コンピュータのキャッシュメモリ等を構
成する論理集積回路装置がある。

【０００３】一方、近年における半導体集積回路装置の
高集積化・微細化技術の進展は目覚ましいものがある
が、その他方では、ＭＯＳＦＥＴの微細化にともなって
ラッチの入出力ノードの容量が小さくなり、パッケージ
材料等から放出されるα線によってその保持データが反
転するいわゆるソフトエラーが問題視されつつある。ま
た、これに対処する一つの手段として、例えばラッチの
入出力ノードに所定のキャパシタを接続してそのノード
容量を大きくし、α線によるスパイクノイズが発生した
場合でもラッチの反転を防止する方法が採られている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、単一相のクロック信号に従って同期動
作し超高速コンピュータのキャッシュメモリを構成する
論理集積回路装置を開発しようとして、次の問題点に直
面した。すなわち、論理集積回路装置は、データ保持の
ためのレジスタを含み、このレジスタの各ビットを構成
するフリップフロップは、図７に例示されるように、ト
ランスファゲートＧ２を介して互いに交差結合されラッ
チ形態とされる２個のインバータＶ３及びＶ４をその基
本構成要素とする。インバータＶ３及びＶ４からなるラ
ッチＬＴ１の反転入出力ノード（ここで、入力データＤ
ｉｎの反転信号に対応する入出力ノードをラッチの反転
入出力ノードと称し、非反転信号に対応する入出力ノー
ドを非反転入出力ノードと称する。以下同様）ｎａに
は、トランスファゲートＧ１を介して入力データＤｉｎ
が供給される。トランスファゲートＧ１は、非反転クロ
ック信号ＣＫＴのハイレベルを受けて選択的にオン状態
とされ、トランスファゲートＧ２は、反転クロック信号
ＣＫＢのハイレベルを受けて選択的にオン状態とされ
る。

【０００５】これにより、論理集積回路装置の図示され
ない前段回路から入力される入力データＤｉｎは、非反
転クロック信号ＣＫＴのハイレベルを受けてラッチＬＴ
１に取り込まれ、反転クロック信号ＣＫＢがハイレベル
とされる間は、このラッチＬＴ１によって保持される。
ラッチＬＴ１の反転入出力ノードｎａにおけるレベル
は、インバータＶ２を経た後、出力信号Ｄｏｕｔとな
る。

【０００６】ところが、集積回路の高集積化・微細化が
進み、ラッチＬＴ１の非反転入出力ノードｎａ及び反転
入出力ノードｎｂのノード容量が小さくなると、α線ノ
イズによってラッチＬＴ１の保持データが反転し、論理
集積回路装置の信頼性が低下する。また、これに対処す
るため、各入出力ノード及び接地電位間に上記キャパシ
タを付加する方法もあるが、キャパシタ付加によるノー
ド容量の増大を受けてフリップフロップの動作速度が遅
くなり、フリップフロップをレジスタとして含むキャッ
シュメモリひいてはコンピュータの高速化が阻害され
る。

【０００７】この発明の目的は、ラッチのノード容量の
増大を抑えつつ、α線ノイズによる誤反転を防止しうる
フリップフロップを実現することにある。この発明の他
の目的は、フリップフロップを含み超高速コンピュータ
等のキャッシュメモリを構成する論理集積回路装置等の
高速化を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、超高速コンピュータのキャッ
シュメモリ等を構成する論理集積回路装置等において、
データ保持用のフリップフロップを、実質交差結合され
ることで第１のラッチを構成する第１及び第２の論理ゲ
ートと、第１の論理ゲートと実質交差結合されることで
第２のラッチを構成する第３の論理ゲート、あるいは第
２の論理ゲートと実質交差結合されることで第３のラッ
チを構成する第４の論理ゲートとを基本に構成する。ま
た、上記第３及び第４の論理ゲートを、直列結合される
奇数個の論理ゲートにより構成し、あるいは第３又は第
４の論理ゲートの出力端子と接地電位との間にキャパシ
タを設けて、第２及び第３のラッチの実質的な伝達遅延
時間を大きくするとともに、第３及び第４の論理ゲート
駆動能力を、第１及び第２の論理ゲートよりも大きくす
る。

【００１０】上記した手段によれば、第１のラッチの非
反転又は反転入出力ノードにα線ノイズが発生した場合
でも、第２及び第３のラッチの伝達遅延時間でこれを吸
収して、各ノードのレベル低下を抑えることができる。
この結果、第１のラッチのノード容量の増大を抑えつ
つ、これを含むフリップフロップの誤反転を防止できる
とともに、相応して素子の高集積化・微細化をさらに推
進し、フリップフロップの動作を高速化して、フリップ
フロップを含み超高速コンピュータ等のキャッシュメモ
リを構成する論理集積回路装置等の高速化を図ることが
できる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置に含まれるフリップフロップの第１の
実施例の回路図が示され、図２には、その一実施例の信
号波形図が示されている。両図をもとに、この実施例の
フリップフロップの構成及び動作ならびにその特徴につ
いて説明する。なお、この実施例のフリップフロップ
は、図示されない同様な多数のフリップフロップととも
に、超高速コンピュータのキャッシュメモリを構成する
論理集積回路装置に搭載される。図１の各回路素子は、
論理集積回路装置の図示されない多数の回路素子ととも
に、単結晶シリコンのような１個の半導体基板上に形成
される。以下の回路図において、そのチャンネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付されないＮチャンネルＭＯＳ
ＦＥＴと区別して示される。

【００１２】図１において、この実施例のフリップフロ
ップは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネ
ルＭＯＳＦＥＴＮ１からなるインバータＶ３（第１の論
理ゲート）と、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチ
ャンネルＭＯＳＦＥＴＮ２からなるインバータＶ４（第
２の論理ゲート）とを含む。これらのインバータは、ト
ランスファゲートＧ２を介して互いに交差結合され、デ
ータ保持用のメインラッチＬＴ１（第１のラッチ）を構
成する。メインラッチＬＴ１の反転入出力ノードｎａつ
まりインバータＶ３の入力端子には、論理集積回路装置
の図示されない前段回路からインバータＶ１及びトラン
スファゲートＧ１を介して入力データＤｉｎが供給さ
れ、反転入出力ノードｎａつまりインバータＶ４の出力
信号は、インバータＶ２により反転された後、フリップ
フロップの出力データＤｏｕｔとして論理集積回路装置
の図示されない後段回路に供給される。

【００１３】特に制限されないが、インバータＶ１は、
標準的な駆動能力を持つべく設計され、インバータＶ２
は、インバータＶ１の２倍程度の駆動能力を持つべく設
計される。また、メインラッチＬＴ１を構成するインバ
ータＶ３は、インバータＶ１と同程度の駆動能力を持つ
べく設計され、インバータＶ４は、充分に小さなサイズ
で設計されて例えばインバータＶ１の３分の１程度の駆
動能力しか持たない。トランスファゲートＧ１は、非反
転クロック信号ＣＫＴのハイレベルを受けて選択的にオ
ン状態とされ、トランスファゲートＧ２は、反転クロッ
ク信号ＣＫＢのハイレベルを受けて選択的にオン状態と
される。

【００１４】ここで、非反転クロック信号ＣＫＴは、特
に制限されないが、図２に太い実線で示されるように、
所定の周期で繰り返しハイレベルとされるデューティ１
０％程度の単一相クロック信号とされ、反転クロック信
号ＣＫＢは、同図に細い実線で示されるように、非反転
クロック信号ＣＫＴの相補信号とされる。また、入力デ
ータＤｉｎは、非反転クロック信号ＣＫＴがハイレベル
とされ反転クロック信号ＣＫＢがロウレベルとされる直
前に、レベル遷移される。

【００１５】これにより、論理集積回路装置の図示され
ない前段回路から供給される入力データＤｉｎは、非反
転クロック信号ＣＫＴがハイレベルとされトランスファ
ゲートＧ１がオン状態とされることによって選択的にメ
インラッチＬＴ１の反転入出力ノードｎａに伝達され
る。このとき、反転クロック信号ＣＫＢはロウレベルと
され、トランスファゲートＧ２はオフ状態とされる。ま
た、インバータＶ３は、前述のように、インバータＶ１
と同程度の駆動能力を有し、インバータＶ４はその３分
の１程度の駆動能力しか持たない。このため、メインラ
ッチＬＴ１の保持データは、反転入出力ノードｎａに伝
達された入力データＤｉｎの論理レベルに対応して高速
に書き換えられる。メインラッチＬＴ１の反転入出力ノ
ードｎａのレベル変化は、大きな駆動能力を持つインバ
ータＶ２を介してフリップフロップの出力端子に高速伝
達され、これに受けて出力データＤｏｕｔのレベルが高
速に変化される。非反転クロック信号ＣＫＴがロウレベ
ルに戻され、反転クロック信号ＣＫＢがハイレベルに変
化されると、メインラッチＬＴ１はデータ保持状態とな
り、直前における入力データＤｉｎの論理レベルを保持
する。

【００１６】この実施例のフリップフロップは、さら
に、トランスファゲートＧ３を介してインバータＶ４と
実質交差結合されることでα線対策用のサブラッチＬＴ
３（第３のラッチ）を構成しかつ直列結合されることに
よって遅延手段として作用する３個のインバータＶ５〜
Ｖ７（第４の論理ゲート）を含む。このうち、インバー
タＶ５及びＶ６は、インバータＶ４と同じように小さな
駆動能力を持つべく設計され、インバータＶ７は、イン
バータＶ３及びＶ４より大きな駆動能力、つまり例えば
インバータＶ１の２倍程度の駆動能力を持つべく設計さ
れる。なお、トランスファゲートＧ３は、反転クロック
信号ＣＫＬＢのハイレベルを受けて選択的にオン状態と
され、反転クロック信号ＣＫＬＢは、図２に細い実線で
示されるように、反転クロック信号ＣＫＢよりやや大き
なパルス幅を有する。

【００１７】これにより、インバータＶ４ならびにＶ５
〜Ｖ７からなるフリップフロップのサブラッチＬＴ３
は、反転クロック信号ＣＫＬＢがロウレベルとされると
き、メインラッチＬＴ１の非反転入出力ノードｎｂにお
ける入力データＤｉｎの論理レベルを取り込み、反転ク
ロック信号ＣＫＬＢがハイレベルとされる間、これを保
持する。上記のように、インバータＶ７はインバータＶ
３に比較して２倍程度の大きな駆動能力を有するが、反
転クロック信号ＣＫＬＢが反転クロック信号ＣＫＢより
大きなパルス幅とされトランスファゲートＧ３がトラン
スファゲートＧ２より遅れてオン状態とされることで、
競合の問題は生じない。

【００１８】ところで、集積回路の高集積化・微細化が
進む中、メインラッチＬＴ１を構成するＭＯＳＦＥＴＰ
１〜Ｐ２ならびにＮ１〜Ｎ２等も小サイズ化され、メイ
ンラッチＬＴ１の反転入出力ノードｎａ及び非反転入出
力ノードｎｂにおけるノード容量も小さくなりつつあ
る。また、パッケージ材料等からＭＯＳＦＥＴＰ１〜Ｐ
２ならびにＮ１〜Ｎ２等の拡散層にα線が入射すると、
周知のように、そのエネルギーにより電子・正孔対が発
生し、図２に太い点線で示されるように、これらの電子
又は正孔の電荷を受けて反転入出力ノードｎａ又は非反
転入出力ノードｎｂの電位が一時的に上昇し又は低下す
る。このため、反転入出力ノードｎａ及び非反転入出力
ノードｎｂのノード容量が小さくなると、上記α線ノイ
ズを受けてメインラッチＬＴ１の保持データが反転し、
ソフトエラーとなる。

【００１９】ところが、この実施例のフリップフロップ
では、前述のように、メインラッチＬＴ１を構成する一
方のインバータＶ４と実質交差結合されることでサブラ
ッチＬＴ３を構成し遅延手段としても作用する直列形態
のインバータＶ５〜Ｖ７が設けられ、このうちのインバ
ータＶ７は、メインラッチＬＴ１を構成するインバータ
Ｖ３に比較して２倍程度の駆動能力を持つ。このため、
反転クロック信号ＣＫＢ及び反転クロック信号ＣＫＬＢ
がハイレベルとされメインラッチＬＴ１及びサブラッチ
ＬＴ３がともにデータ保持状態にある間にα線によるス
パイクノイズが発生した場合でも、少なくともインバー
タＶ５〜Ｖ７からなる遅延手段の遅延時間つまりはサブ
ラッチＬＴ３の伝達遅延時間に相当する間はインバータ
Ｖ７の大きな駆動能力によってα線ノイズが吸収され
る。この結果、メインラッチＬＴ１の非反転入出力ノー
ドｎｂの論理レベルを保持し、メインラッチＬＴ１ひい
てはこれを含むフリップフロップの誤反転を防止するこ
とができる。

【００２０】上記説明から明らかなように、インバータ
Ｖ５〜Ｖ７を含むサブラッチＬＴ３が追加されること
で、メインラッチＬＴ１の反転入出力ノードｎａ及び非
反転入出力ノードｎｂの容量は大きく変化せず、メイン
ラッチＬＴ１を含むフリップフロップの高速動作は保持
される。言い換えるならば、本発明を採用した場合、α
線によるソフトエラーに制約されることなく素子の微細
化を推進し、その低電圧化を図ることができる訳であっ
て、相応して論理集積回路装置の高速化・低消費電力化
を図り、論理集積回路装置を含むキャッシュメモリひい
ては超高速コンピュータ等の高速化・低消費電力化を図
ることができるものとなる。

【００２１】図３には、この発明が適用された論理集積
回路装置に含まれるフリップフロップの第２の実施例の
回路図が示されている。なお、この実施例のフリップフ
ロップは、前記図１及び図２の実施例を基本的に踏襲す
るものであるため、これと異なる部分についてのみ説明
を追加する。

【００２２】図３において、この実施例のフリップフロ
ップは、図１のインバータＶ６及びＶ７に代えて、イン
バータＶ５（第４の論理ゲート）の出力端子と回路の接
地電位との間に設けられるキャパシタＣ１を含む。

【００２３】この実施例において、インバータＶ５は、
インバータＶ３に比較して２倍程度の駆動能力を持つべ
く設計される。また、キャパシタＣ１は、インバータＶ
５とともに遅延手段として作用し、インバータＶ５の出
力端子におけるレベル変化をその時定数に応じた時間だ
け遅延させる。

【００２４】この結果、この実施例の場合も、前記図１
の実施例と同じ作用効果を得ることができ、これによっ
て論理集積回路装置の高速化・低消費電力化を図り、論
理集積回路装置を含むキャッシュメモリひいては超高速
コンピュータ等の高速化・低消費電力化を図ることがで
きるものである。なお、キャパシタＣ１は、メインラッ
チＬＴ１の状態遷移時、つまり非反転クロック信号ＣＫ
Ｔがハイレベルとされ反転クロック信号ＣＫＢ及びＣＫ
ＬＢがロウレベルとされる間、メインラッチＬＴ１の非
反転入出力ノードｎｂから切り離されるため、キャパシ
タＣ１が設けられることによりフリップフロップの高速
動作が阻害されることはない。

【００２５】図４には、この発明が適用された論理集積
回路装置に含まれるフリップフロップの第３の実施例の
回路図が示されている。なお、この実施例のフリップフ
ロップは、前記図１及び図２の実施例を基本的に踏襲す
るものであるため、これと異なる部分についてのみ説明
を追加する。

【００２６】図４において、この実施例のフリップフロ
ップは、図１のメインラッチＬＴ１及びサブラッチＬＴ
３に加えて、メインラッチＬＴ１のインバータＶ３（第
１の論理ゲート）と実質交差結合されることでα線対策
用のもう一つのサブラッチＬＴ２（第２のラッチ）を構
成する３個のインバータＶ８〜ＶＡ（第３の論理ゲー
ト）を含む。このうち、インバータＶ８及びＶ９は、イ
ンバータＶ４と同程度の比較的小さな駆動能力を持つべ
く設計され、インバータＶＡは、インバータＶ３に比較
して２倍程度の大きな駆動能力を持つべく設計される。

【００２７】これらのことから、インバータＶ３ならび
にＶ８〜ＶＡからなるサブラッチＬＴ２は、メインラッ
チＬＴ１の反転入出力ノードｎａに対してサブラッチＬ
Ｔ３と同様にしかも相補的に作用し、その伝達遅延時間
をもってα線ノイズによる誤反転を防止する。この結
果、この実施例の場合も、前記図１の実施例と同じ作用
効果を得ることができ、これによって論理集積回路装置
の高速化・低消費電力化を図り、論理集積回路装置を含
むキャッシュメモリひいては超高速コンピュータ等の高
速化・低消費電力化を図ることができるものである。

【００２８】図５には、この発明が適用された論理集積
回路装置に含まれるフリップフロップの第４の実施例の
回路図が示されている。なお、この実施例のフリップフ
ロップは、前記図１及び図２の実施例を基本的に踏襲す
るものであるため、これと異なる部分についてのみ説明
を追加する。

【００２９】図５において、この実施例のフリップフロ
ップは、インバータＶ３及びＶ４からなるメインラッチ
ＬＴ１に加えて、インバータＶ３に対してトランスファ
ゲートＧ２，Ｇ６ならびにＧ５を介して実質交差結合さ
れることでサブラッチＬＴ５（第２のラッチ）を構成す
るインバータＶＣ（第３の論理ゲート）と、インバータ
Ｖ４に対してトランスファゲートＧ６，Ｇ５ならびにＧ
２を介して実質交差結合されることでサブラッチＬＴ６
（第３のラッチ）を構成するインバータＶＢ（第４の論
理ゲート）とを含む。これらのインバータＶＢ及びＶＣ
は、互いに直接交差結合されることでラッチ形態とされ
る。また、インバータＶＢは、さらにＰチャンネルＭＯ
ＳＦＥＴ３及びＮチャンネルＭＯＳＦＥＴＮ３からなる
インバータＶＤと交差結合されることでラッチ形態とさ
れ、インバータＶＣは、さらにＰチャンネルＭＯＳＦＥ
Ｔ４及びＮチャンネルＭＯＳＦＥＴＮ４からなるインバ
ータＶＥと交差結合されることでラッチ形態とされる。
これらのインバータＶＤ及びＶＥは、互いに直接交差結
合されることでラッチ形態とされる。

【００３０】この実施例において、インバータＶＢ及び
ＶＣは、メインラッチＬＴ１のインバータＶ３に比較し
て２倍程度の駆動能力を持つべく設計される。また、ト
ランスファゲートＧ５及びＧ６は、ともに反転クロック
信号ＣＫＢより大きなパルス幅を有する反転クロック信
号ＣＫＬＢのハイレベルを受けて、選択的にオン状態と
される。さらに、インバータＶ３〜Ｖ４ならびにＶＢ〜
ＶＥは、それぞれ別々の組み合わせでラッチ形態とされ
ることで遅延手段としても作用し、その保持能力も高め
られる。この結果、この実施例の場合も、前記図１の実
施例と同じ作用効果を得ることができ、これによって論
理集積回路装置の高速化・低消費電力化を図り、論理集
積回路装置を含むキャッシュメモリひいては超高速コン
ピュータ等の高速化・低消費電力化を図ることができる
ものとなる。

【００３１】図６には、この発明が適用された論理集積
回路装置に含まれるフリップフロップの第５の実施例の
回路図が示されている。なお、この実施例のフリップフ
ロップは、前記図１及び図２の実施例を基本的に踏襲す
るものであるため、これと異なる部分についてのみ説明
を追加する。

【００３２】図６において、この実施例のフリップフロ
ップは、インバータＶ３及びＶ４からなるメインラッチ
ＬＴ１に加えて、ＰチャンネルＭＯＳＦＥＴＰ５及びＮ
チャンネルＭＯＳＦＥＴＮ５からなる単一入力ゲート型
のインバータＶＦ（第３の論理ゲート）と、Ｐチャンネ
ルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳＦＥＴＮ６
からなる単一入力ゲート型のインバータＶＧ（第４の論
理ゲート）とを含む。インバータＶＦ及びＶＧは、その
ＮチャンネルＭＯＳＦＥＴＮ５及びＮ６を介して互いに
直接交差結合され、ラッチ形態とされる。また、インバ
ータＶＦは、対をなすインバータＶＧとＰチャンネルＭ
ＯＳＦＥＴＰ７及びＮチャンネルＭＯＳＦＥＴＮ７から
なるインバータＶＨならびにトランスファゲートＧ７と
を介してメインラッチＬＴ１のインバータＶ３と実質交
差結合されてサブラッチＬＴ７（第３のラッチ）を構成
し、インバータＶＧは、対をなすインバータＶＦと、Ｐ
チャンネルＭＯＳＦＥＴＰ８及びＮチャンネルＭＯＳＦ
ＥＴＮ８からなるインバータＶＩならびにトランスファ
ゲートＧ８とを介してインバータＶ４と実質交差結合さ
れてサブラッチＬＴ８（第４のラッチ）を構成する。

【００３３】この実施例において、トランスファゲート
Ｇ７及びＧ８は、ともに反転クロック信号ＣＫＢより大
きなパルス幅を有する反転クロック信号ＣＫＬＢのハイ
レベルを受けて、選択的にオン状態とされる。また、イ
ンバータＶＦは、トランスファゲートＧ８を介してイン
バータＶＩと交差結合されてラッチ形態とされ、インバ
ータＶＧは、トランスファゲートＧ７を介してインバー
タＶＨと交差結合されてラッチ形態とされる。さらに、
インバータＶ３〜Ｖ４ならびにＶＦ〜ＶＩは、それぞれ
別々の組み合わせでラッチ形態とされて遅延手段として
も作用し、その保持能力も高められる。この結果、この
実施例の場合も、前記図１の実施例と同じ作用効果を得
ることができ、これによって論理集積回路装置の高速化
・低消費電力化を図り、論理集積回路装置を含むキャッ
シュメモリひいては超高速コンピュータ等の高速化・低
消費電力化を図ることができるものとなる。

【００３４】なお、本実施例の場合、複雑なラッチ結合
が行われるにもかかわらずその所要素子数は少なて済む
ため、これによってフリップフロップのレイアウト所要
面積が縮小され、ダイナミック型ＲＡＭの低コスト化が
図られる。

【００３５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）超高速コンピュータのキャッシュメモリ等を構成
する論理集積回路装置等において、データ保持用のフリ
ップフロップを、実質交差結合されることで第１のラッ
チを構成する第１及び第２の論理ゲートと、第１の論理
ゲートと実質交差結合されることで第２のラッチを構成
する第３の論理ゲート、あるいは第２の論理ゲートと実
質交差結合されることで第３のラッチを構成する第４の
論理ゲートとを基本に構成する。また、上記第３及び第
４の論理ゲートを、直列結合される奇数個の論理ゲート
により構成し、あるいは第３又は第４の論理ゲートの出
力端子と接地電位との間にキャパシタを設けて、第２及
び第３のラッチの実質的な伝達遅延時間を大きくすると
ともに、第３及び第４の論理ゲートの実質的な駆動能力
を、第１及び第２の論理ゲートより大きくする。これに
より、第１のラッチの非反転又は反転入出力ノードにα
線ノイズが発生した場合でも、第２及び第３のラッチの
伝達遅延時間でこれを吸収し、非反転又は反転入出力ノ
ードのレベル反転を防止することができるという効果が
得られる。

【００３６】（２）上記（１）項により、第１のラッチ
のノード容量の増大を抑えつつ、これを含むフリップフ
ロップの誤反転を防止できるという効果が得られる。 （３）上記（１）項及び（２）項により、相応して素子
の高集積化・微細化をさらに推進し、フリップフロップ
の動作を高速化して、フリップフロップを含み超高速コ
ンピュータ等のキャッシュメモリを構成する論理集積回
路装置等の高速化・低消費電力化を図ることができると
いう効果が得られる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図４において、遅延手段となるインバータ
Ｖ５〜Ｖ７ならびにＶ８〜ＶＡは、任意数のインバータ
により構成できる。また、図３の実施例において、遅延
手段となるキャパシタＣ１は、並列形態とされる複数の
キャパシタに置き換えることができる。各実施例におい
て、メインラッチＬＴ１のインバータＶ３及びＶ４を含
む各インバータは、例えば複数入力のナンド（ＮＡＮ
Ｄ）ゲート等の各種論理ゲートに置き換えることができ
るし、フリップフロップの具体的構成及び電源電圧の極
性ならびにＭＯＳＦＥＴの導電型等も、種々の実施形態
を採りうる。

【００３８】図２において、入力データＤｉｎ，非反転
クロック信号ＣＫＴ，反転クロック信号ＣＫＢならびに
反転クロック信号ＣＫＬＢ間の具体的な時間関係は、こ
の発明の主旨に影響を与えないし、各非反転及び反転ク
ロック信号のデューティも、任意に設定することができ
る。また、本実施例の場合、論理集積回路装置は単一相
のクロック信号に従って同期動作されるものとしている
が、複数相のクロック信号に従って同期動作されるもの
としてもよい。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である超高
速コンピュータのキャッシュメモリを構成する論理集積
回路装置に適用した場合について説明したが、それに限
定されるものではなく、例えば、同様なフリップフロッ
プ又はラッチを含む各種の半導体集積回路装置ならびに
これを含む装置又はシステムに広く適用することができ
る。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、超高速コンピュータのキャ
ッシュメモリ等を構成する論理集積回路装置等におい
て、データ保持用のフリップフロップを、実質交差結合
されることで第１のラッチを構成する第１及び第２の論
理ゲートと、第１の論理ゲートと実質交差結合されるこ
とで第２のラッチを構成する第３の論理ゲート、あるい
は第２の論理ゲートと実質交差結合されることで第３の
ラッチを構成する第４の論理ゲートとを基本に構成す
る。また、上記第３及び第４の論理ゲートを、直列結合
される奇数個の論理ゲートによって構成し、あるいは第
３又は第４の論理ゲートの出力端子と接地電位との間に
キャパシタを設けて、第２及び第３のラッチの実質的な
伝達遅延時間を大きくするとともに、第３及び第４の論
理ゲートの駆動能力を、第１及び第２の論理ゲートより
大きくする。これにより、第１のラッチの非反転又は反
転入出力ノードにα線ノイズが発生した場合でも、第２
及び第３のラッチの伝達遅延時間でこれを吸収し、各ノ
ードのレベル反転を防止する。この結果、第１のラッチ
のノード容量の増大を抑えつつ、これを含むフリップフ
ロップの誤反転を防止できるとともに、相応して素子の
高集積化・微細化をさらに推進し、フリップフロップの
動作を高速化して、フリップフロップを含み超高速コン
ピュータ等のキャッシュメモリを構成する論理集積回路
装置等の高速化・低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置に含ま
れるフリップフロップの第１の実施例を示す回路図であ
る。

【図２】図１のフリップフロップの一実施例を示す信号
波形図である。

【図３】この発明が適用された論理集積回路装置に含ま
れるフリップフロップの第２の実施例を示す回路図であ
る。

【図４】この発明が適用された論理集積回路装置に含ま
れるフリップフロップの第３の実施例を示す回路図であ
る。

【図５】この発明が適用された論理集積回路装置に含ま
れるフリップフロップの第４の実施例を示す回路図であ
る。

【図６】この発明が適用された論理集積回路装置に含ま
れるフリップフロップの第５の実施例を示す回路図であ
る。

【図７】この発明に先立って本願発明者等が開発した論
理集積回路装置に含まれるフリップフロップの一例を示
す回路図である。

【符号の説明】

Ｄｉｎ……入力データ、Ｄｏｕｔ……出力データ、ＣＫ
Ｔ……非反転クロック信号、ＣＫＢ，ＣＫＬＢ……反転
クロック信号。ＬＴ１……メインラッチ、ＬＴ２〜ＬＴ
８……サブラッチ、Ｖ１〜ＶＩ……インバータ、Ｇ１〜
Ｇ８……トランスファゲート、Ｐ１〜Ｐ８……Ｐチャン
ネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８……ＮチャンネルＭＯＳ
ＦＥＴ、Ｃ１……キャパシタ、ｎａ……反転入出力ノー
ド、ｎｂ……非反転入出力ノード。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 実質交差結合されることで第１のラッチ
   を構成する第１及び第２の論理ゲートと、上記第１の論
   理ゲートと実質交差結合されることで第２のラッチを構
   成する第３の論理ゲート、あるいは上記第２の論理ゲー
   トと実質交差結合されることで第３のラッチを構成する
   第４の論理ゲートとを含むフリップフロップを具備する
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記第２及び第３のラッチは、その伝達遅延時間を大き
   くするための遅延手段を含むものであることを特徴とす
   る半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記遅延手段は、直列結合され実質的な上記第３又は第
   ４の論理ゲートとなる奇数個の論理ゲートを含むもので
   あることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項２において、 上記遅延手段は、上記第３又は第４の論理ゲートの出力
   端子と回路の接地電位との間に設けられ上記第１のラッ
   チの状態遷移時その入力ノードから切り離されるキャパ
   シタを含むものであることを特徴とする半導体集積回路
   装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記第３及び第４の論理ゲートあるいは上記第３又は第
   ４の論理ゲートとなる奇数個の論理ゲートのうち最終段
   に設けられる論理ゲートは、上記第１及び第２の論理ゲ
   ートに比較して大きな駆動能力を持つべく設計されるも
   のであることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体集積回路装置は、単一相のクロック信号に従
   って同期動作する論理集積回路装置であることを特徴と
   する半導体集積回路装置。