JPH10336004A - 半導体集積回路及びデータ処理システム - Google Patents
半導体集積回路及びデータ処理システムInfo
- Publication number
- JPH10336004A JPH10336004A JP9146454A JP14645497A JPH10336004A JP H10336004 A JPH10336004 A JP H10336004A JP 9146454 A JP9146454 A JP 9146454A JP 14645497 A JP14645497 A JP 14645497A JP H10336004 A JPH10336004 A JP H10336004A
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- power supply
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Abstract
(57)【要約】
【課題】 単一電源を用いた半導体集積回路において外
部とのインタフェース信号の振幅を当該電源電圧と大凡
等しい電圧又はそれよりもレベルの低い電圧の何れをも
選択できるようにする。 【解決手段】 外部電源電圧（Vdd）と大凡同一のハイ
レベル出力電圧を外部信号端子（PDi）に供給する電流
経路（Vdd,MP27,MP2,13）、又は外部電源電圧よりもレ
ベルの低いハイレベル出力電圧を外部信号端子（PDi）
に供給する電流経路（Vdd,MP6,MN2,13）は、論理回路
（１６）がモード信号（MODE）の状態に応じて選択す
る。双方の電流経路はオン抵抗若しくは相互コンダクタ
ンスが相異され、これによって、貫通電流を流さずに出
力電圧レベルを相異させている。
部とのインタフェース信号の振幅を当該電源電圧と大凡
等しい電圧又はそれよりもレベルの低い電圧の何れをも
選択できるようにする。 【解決手段】 外部電源電圧（Vdd）と大凡同一のハイ
レベル出力電圧を外部信号端子（PDi）に供給する電流
経路（Vdd,MP27,MP2,13）、又は外部電源電圧よりもレ
ベルの低いハイレベル出力電圧を外部信号端子（PDi）
に供給する電流経路（Vdd,MP6,MN2,13）は、論理回路
（１６）がモード信号（MODE）の状態に応じて選択す
る。双方の電流経路はオン抵抗若しくは相互コンダクタ
ンスが相異され、これによって、貫通電流を流さずに出
力電圧レベルを相異させている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれによる信号出力技術に関し、例えば５ボル
トのＣＭＯＳ（Complimentary Metal Oxide Semiconduc
tor：相補型電界効果トランジスタ）信号振幅と３．３
ボルトのＣＭＯＳ信号振幅の何れにも対応できる半導体
集積回路に適用して有効な技術に関するものである。
さらにはそれによる信号出力技術に関し、例えば５ボル
トのＣＭＯＳ（Complimentary Metal Oxide Semiconduc
tor：相補型電界効果トランジスタ）信号振幅と３．３
ボルトのＣＭＯＳ信号振幅の何れにも対応できる半導体
集積回路に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化に従ってその
動作電源電圧は、例えば５ボルト電源から３．３ボルト
電源へ、更にそれよりも低い電圧に低電圧化されようと
している。その一方で、製造コストの比較的低い５ボル
ト電源の半導体集積回も依然として利用されている。例
えばＣＭＯＳロジックを構成するための半導体集積回路
において、それが５ボルト電源であれば出力信号振幅は
大凡５ボルトとされ、３．３ボルト電源の半導体集積回
路であれば出力信号振幅は大凡３．３ボルトである。出
力信号振幅が異なる半導体集積回路は、直接インタフェ
ースすることは難しい。このため、例えば、５ボルト電
源の半導体集積回路に、５ボルト電源をを３．３ボルト
程度に降圧する電源回路を設け、降圧された電源電圧を
出力回路の動作電源として用いることにより、外部との
インタフェース信号の振幅を大凡３．３ボルトにするこ
とができる。このような半導体集積回路は３．３ボルト
電源の半導体集積回路と直接インタフェース可能にな
る。このような技術を用いることにより、実装基板上で
５ボルト電源の半導体集積回路と３．３ボルト電源の半
導体集積回路とを混在させてデータ処理システムを構成
することが可能になる。
動作電源電圧は、例えば５ボルト電源から３．３ボルト
電源へ、更にそれよりも低い電圧に低電圧化されようと
している。その一方で、製造コストの比較的低い５ボル
ト電源の半導体集積回も依然として利用されている。例
えばＣＭＯＳロジックを構成するための半導体集積回路
において、それが５ボルト電源であれば出力信号振幅は
大凡５ボルトとされ、３．３ボルト電源の半導体集積回
路であれば出力信号振幅は大凡３．３ボルトである。出
力信号振幅が異なる半導体集積回路は、直接インタフェ
ースすることは難しい。このため、例えば、５ボルト電
源の半導体集積回路に、５ボルト電源をを３．３ボルト
程度に降圧する電源回路を設け、降圧された電源電圧を
出力回路の動作電源として用いることにより、外部との
インタフェース信号の振幅を大凡３．３ボルトにするこ
とができる。このような半導体集積回路は３．３ボルト
電源の半導体集積回路と直接インタフェース可能にな
る。このような技術を用いることにより、実装基板上で
５ボルト電源の半導体集積回路と３．３ボルト電源の半
導体集積回路とを混在させてデータ処理システムを構成
することが可能になる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記電
源降圧回路を用いることによって、５ボルト単一電源の
半導体集積回路は外部との信号インタフェースを３．３
ボルトの信号振幅で行うことができるが、その半導体集
積回路を５ボルトの信号振幅で外部とインタフェースす
る用途には適用することができない。
源降圧回路を用いることによって、５ボルト単一電源の
半導体集積回路は外部との信号インタフェースを３．３
ボルトの信号振幅で行うことができるが、その半導体集
積回路を５ボルトの信号振幅で外部とインタフェースす
る用途には適用することができない。
【０００４】また、出力信号振幅を電源電圧以下にする
ための前記降圧回路は、カレントミラー負荷などの負荷
回路に常時貫通電流を流して降圧動作を行わなければな
らないから、その貫通電流経路によって消費電力が増大
してしまう。
ための前記降圧回路は、カレントミラー負荷などの負荷
回路に常時貫通電流を流して降圧動作を行わなければな
らないから、その貫通電流経路によって消費電力が増大
してしまう。
【０００５】本発明の目的は、単一電源を用いた半導体
集積回路において、外部とのインタフェース信号の振幅
を当該電源電圧と大凡等しい電圧又はそれよりもレベル
の低い電圧の何れをも選択できるようにすることにあ
る。
集積回路において、外部とのインタフェース信号の振幅
を当該電源電圧と大凡等しい電圧又はそれよりもレベル
の低い電圧の何れをも選択できるようにすることにあ
る。
【０００６】本発明の別の目的は、単一の動作電源電圧
よりも小さな信号振幅をもって外部と信号インタフェー
ス可能な半導体集積回路の電力消費を低減することにあ
る。
よりも小さな信号振幅をもって外部と信号インタフェー
ス可能な半導体集積回路の電力消費を低減することにあ
る。
【０００７】本発明の更に別の目的は、動作電源電圧の
相異される複数個の半導体集積回路を相互にインタフェ
ースさせることができるデータ処理システムを提供する
ことにある。
相異される複数個の半導体集積回路を相互にインタフェ
ースさせることができるデータ処理システムを提供する
ことにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、半導体集積回路（１）は、外部
インタフェース回路（BUF0〜BUFi）を有し、外部の電源
端子（PVDD）と接地端子（PVSS）から供給される電源電
圧（Vdd）と接地電圧（Vss）とを単一動作電源として動
作される。この半導体集積回路に搭載された前記外部イ
ンタフェース回路は、外部信号端子（PDi）から出力す
べき信号の論理値に応じて第１のハイレベル又はローレ
ベルを出力する第１の外部出力モードと、前記外部信号
端子から出力すべき信号の論理値に応じて前記接地電圧
に対する前記第１のハイレベルよりもレベルの低い第２
のハイレベル又は前記ローレベルを出力する第２の外部
出力モードを有し、前記第１の外部出力モード又は第２
の外部出力モードが選択可能にされて成る。
インタフェース回路（BUF0〜BUFi）を有し、外部の電源
端子（PVDD）と接地端子（PVSS）から供給される電源電
圧（Vdd）と接地電圧（Vss）とを単一動作電源として動
作される。この半導体集積回路に搭載された前記外部イ
ンタフェース回路は、外部信号端子（PDi）から出力す
べき信号の論理値に応じて第１のハイレベル又はローレ
ベルを出力する第１の外部出力モードと、前記外部信号
端子から出力すべき信号の論理値に応じて前記接地電圧
に対する前記第１のハイレベルよりもレベルの低い第２
のハイレベル又は前記ローレベルを出力する第２の外部
出力モードを有し、前記第１の外部出力モード又は第２
の外部出力モードが選択可能にされて成る。
【００１１】上記半導体集積回路によれば、単一電源を
用いる半導体集積回路において、前記外部出力モードの
モード選択によって、外部とのインタフェース信号の振
幅を例えば当該電源電圧と大凡同じ電圧又はそれよりも
レベルの低い電圧から自由に選択できる。
用いる半導体集積回路において、前記外部出力モードの
モード選択によって、外部とのインタフェース信号の振
幅を例えば当該電源電圧と大凡同じ電圧又はそれよりも
レベルの低い電圧から自由に選択できる。
【００１２】前記モード選択はレジスタを用いてソフト
ウェア的に行うことも可能であり、また、外部でプルア
ップ又はプルダウンによって状態を簡単に設定できる外
部出力モード端子（PM）を設けることも可能である。
ウェア的に行うことも可能であり、また、外部でプルア
ップ又はプルダウンによって状態を簡単に設定できる外
部出力モード端子（PM）を設けることも可能である。
【００１３】前記外部インタフェース回路の具体的な態
様によると、前記外部インタフェース回路は、前記外部
信号端子（PDi）に結合された出力ノード（１３）と、
この出力ノードと接地電圧との間に直列配置された第１
のトランジスタ回路（MN4）と、前記出力ノードと前記
電源電圧との間に直列配置され前記第１のハイレベルを
出力可能な第２のトランジスタ回路（MP2,）と、前記出
力ノードと前記電源電圧との間に直列配置され前記第２
のトランジスタ回路よりも大きなオン抵抗をもって前記
第２のハイレベルを出力可能な第３のトランジスタ回路
（MN2）と、前記第１乃至第３のトランジスタ回路をス
イッチ制御する論理回路（１６、１７）とを有する。こ
のとき、前記論理回路は、前記第１の外部出力モードが
選択されているときは、前記外部信号端子から出力すべ
き信号の論理値に応じて第１のスイッチ回路又は第２の
スイッチ回路の出力動作を選択し、前記第２の外部出力
モードが選択されているときは、前記外部信号端子から
出力すべき信号の論理値に応じて第１のスイッチ回路又
は第３のスイッチ回路の出力動作を選択する。
様によると、前記外部インタフェース回路は、前記外部
信号端子（PDi）に結合された出力ノード（１３）と、
この出力ノードと接地電圧との間に直列配置された第１
のトランジスタ回路（MN4）と、前記出力ノードと前記
電源電圧との間に直列配置され前記第１のハイレベルを
出力可能な第２のトランジスタ回路（MP2,）と、前記出
力ノードと前記電源電圧との間に直列配置され前記第２
のトランジスタ回路よりも大きなオン抵抗をもって前記
第２のハイレベルを出力可能な第３のトランジスタ回路
（MN2）と、前記第１乃至第３のトランジスタ回路をス
イッチ制御する論理回路（１６、１７）とを有する。こ
のとき、前記論理回路は、前記第１の外部出力モードが
選択されているときは、前記外部信号端子から出力すべ
き信号の論理値に応じて第１のスイッチ回路又は第２の
スイッチ回路の出力動作を選択し、前記第２の外部出力
モードが選択されているときは、前記外部信号端子から
出力すべき信号の論理値に応じて第１のスイッチ回路又
は第３のスイッチ回路の出力動作を選択する。
【００１４】この外部インタフェース回路によれば、貫
通電流経路を利用した電源降圧回路を用いることなく、
換言すれば、動作モードに応じてハイレベル出力時の電
流供給経路を選択し、双方の電流供給経路のオン抵抗の
相異によって相異するハイレベルを形成するから、単一
の動作電源電圧以下の信号振幅をもって外部との間で信
号をインタフェース可能な半導体集積回路の電力消費を
低減することができる。
通電流経路を利用した電源降圧回路を用いることなく、
換言すれば、動作モードに応じてハイレベル出力時の電
流供給経路を選択し、双方の電流供給経路のオン抵抗の
相異によって相異するハイレベルを形成するから、単一
の動作電源電圧以下の信号振幅をもって外部との間で信
号をインタフェース可能な半導体集積回路の電力消費を
低減することができる。
【００１５】更に具体的な態様による半導体集積回路
は、外部インタフェース回路（BUFi）を有し、外部の電
源端子と接地端子から供給される電源電圧（Vdd）と接
地電圧（Vss）とを単一動作電源として動作される。前
記外部インタフェース回路は、前記電源電圧と接地電圧
とを動作電源とする第１及び第２のＣＭＯＳインバータ
回路（１０、１１）と、外部信号端子（PDi）に接続さ
れる出力ノード（１３）と前記第１のＣＭＯＳインバー
タ回路の出力端子との間に配置されたｐチャンネル型の
第１のＭＯＳトランジスタ（MP2）と、前記第２のＣＭ
ＯＳインバータ回路の出力端子と前記出力ノードとの間
に配置されたｎチャンネル型の第２のＭＯＳトランジス
タ（MN2）と、前記出力ノードと接地端子との間に配置
されたｎチャンネル型の第３のＭＯＳトランジスタ（MN
4）と、出力モード信号（MODE）、出力データ（DOTi）
及びトライステート出力制御信号（TS）を入力して前記
第1乃至第3のＭＯＳトランジスタをスイッチ制御する論
理回路（１６、１７）とを含む。前記論理回路は、前記
出力モード信号の第１の状態において、ハイレベル出力
時は電源端子から前記第１のＣＭＯＳインバータ（１
０）及び前記第1のＭＯＳトランジスタ（MP2）を経由し
て外部信号端子（PDi）に電流を供給する電流経路を形
成し、ローレベル出力時は前記外部信号端子（PDi）か
ら前記第３のＭＯＳトランジスタ（MN4）を介して接地
端子（Vss）に至る電流引き込み経路を形成し、前記出
力モード信号の第２の状態において、ハイレベル出力時
は電源端子から前記第２のＣＭＯＳインバータ（１１）
及び前記第2のＭＯＳトランジスタ（MN2）を経由して外
部信号端子に電流を供給する電流経路を形成し、ローレ
ベル出力時は前記外部信号端子から前記第３のＭＯＳト
ランジスタ（MN4）を介して接地端子に至る電流引き込
み経路を形成する。
は、外部インタフェース回路（BUFi）を有し、外部の電
源端子と接地端子から供給される電源電圧（Vdd）と接
地電圧（Vss）とを単一動作電源として動作される。前
記外部インタフェース回路は、前記電源電圧と接地電圧
とを動作電源とする第１及び第２のＣＭＯＳインバータ
回路（１０、１１）と、外部信号端子（PDi）に接続さ
れる出力ノード（１３）と前記第１のＣＭＯＳインバー
タ回路の出力端子との間に配置されたｐチャンネル型の
第１のＭＯＳトランジスタ（MP2）と、前記第２のＣＭ
ＯＳインバータ回路の出力端子と前記出力ノードとの間
に配置されたｎチャンネル型の第２のＭＯＳトランジス
タ（MN2）と、前記出力ノードと接地端子との間に配置
されたｎチャンネル型の第３のＭＯＳトランジスタ（MN
4）と、出力モード信号（MODE）、出力データ（DOTi）
及びトライステート出力制御信号（TS）を入力して前記
第1乃至第3のＭＯＳトランジスタをスイッチ制御する論
理回路（１６、１７）とを含む。前記論理回路は、前記
出力モード信号の第１の状態において、ハイレベル出力
時は電源端子から前記第１のＣＭＯＳインバータ（１
０）及び前記第1のＭＯＳトランジスタ（MP2）を経由し
て外部信号端子（PDi）に電流を供給する電流経路を形
成し、ローレベル出力時は前記外部信号端子（PDi）か
ら前記第３のＭＯＳトランジスタ（MN4）を介して接地
端子（Vss）に至る電流引き込み経路を形成し、前記出
力モード信号の第２の状態において、ハイレベル出力時
は電源端子から前記第２のＣＭＯＳインバータ（１１）
及び前記第2のＭＯＳトランジスタ（MN2）を経由して外
部信号端子に電流を供給する電流経路を形成し、ローレ
ベル出力時は前記外部信号端子から前記第３のＭＯＳト
ランジスタ（MN4）を介して接地端子に至る電流引き込
み経路を形成する。
【００１６】この態様による半導体集積回路によれば、
ｎチャンネル型の第２のＭＯＳトランジスタが直列配置
された電流経路のオン抵抗は、ｐチャンネル型の第１Ｍ
ＯＳトランジスタが直列配置された電流経路のオン抵抗
に比べて大きくなり、このオン抵抗の相異による電圧降
下の相異に基づいて２種類の出力信号振幅を生成する。
そのような電圧降下は外部信号端子に至る経路で形成さ
れ、電流貫通経路を持つバイアス回路で降圧電圧を形成
して出力回路の動作電源とするものではないから、単一
の動作電源電圧と接地電圧よりも小さな信号振幅をもっ
て外部との間で信号をインタフェース可能な半導体集積
回路の電力消費を低減することができる。前記出力モー
ド信号を外部から入力するための外部出力モード端子
（PM）を持つことができる。
ｎチャンネル型の第２のＭＯＳトランジスタが直列配置
された電流経路のオン抵抗は、ｐチャンネル型の第１Ｍ
ＯＳトランジスタが直列配置された電流経路のオン抵抗
に比べて大きくなり、このオン抵抗の相異による電圧降
下の相異に基づいて２種類の出力信号振幅を生成する。
そのような電圧降下は外部信号端子に至る経路で形成さ
れ、電流貫通経路を持つバイアス回路で降圧電圧を形成
して出力回路の動作電源とするものではないから、単一
の動作電源電圧と接地電圧よりも小さな信号振幅をもっ
て外部との間で信号をインタフェース可能な半導体集積
回路の電力消費を低減することができる。前記出力モー
ド信号を外部から入力するための外部出力モード端子
（PM）を持つことができる。
【００１７】前記半導体集積回路（３０）と、当該半導
体集積回路の前記外部出力モード端子（PM）の状態を設
定する設定手段（３９）と、前記半導体集積回路の外部
信号端子に結合された別の半導体集積回路（３１〜３
３）とを回路基板に実装してデータ処理システムを構成
するとき、前記半導体集積回路（３０）が例えば大凡５
ボルト又は大凡３．３ボルトの信号振幅を選択可能なも
のであれば、前記別の半導体集積回路として、５ボルト
電源又は３．３ボルト電源の何れの仕様をもつ半導体集
積回路でも採用することができる。これにより、動作電
源電圧の相異される複数個の半導体集積回路を相互にイ
ンタフェースさせてデータ処理システムを構成すること
が容易になる。
体集積回路の前記外部出力モード端子（PM）の状態を設
定する設定手段（３９）と、前記半導体集積回路の外部
信号端子に結合された別の半導体集積回路（３１〜３
３）とを回路基板に実装してデータ処理システムを構成
するとき、前記半導体集積回路（３０）が例えば大凡５
ボルト又は大凡３．３ボルトの信号振幅を選択可能なも
のであれば、前記別の半導体集積回路として、５ボルト
電源又は３．３ボルト電源の何れの仕様をもつ半導体集
積回路でも採用することができる。これにより、動作電
源電圧の相異される複数個の半導体集積回路を相互にイ
ンタフェースさせてデータ処理システムを構成すること
が容易になる。
【００１８】
【発明の実施の形態】図１０には本発明の一例に係る半
導体集積回路１の一部が示される。半導体集積回路１
は、単結晶シリコンのような１個の半導体基板２に例え
ば公知のCMOS集積回路製造技術によって形成されてい
る。同図においてPVDDは電源電圧Vddが外部から供給さ
れる電源パッド、PVSSは接地電圧Vssが外部から供給さ
れるグランドパッドである。同図に示される半導体集積
回路は、前記電源電圧Vddと接地電圧Vssとを単一動作電
源として動作される。図示は省略されているが、電源電
圧Vdd及び接地電圧Vssは電源配線を介して半導体集積回
路の各部に供給されている。
導体集積回路１の一部が示される。半導体集積回路１
は、単結晶シリコンのような１個の半導体基板２に例え
ば公知のCMOS集積回路製造技術によって形成されてい
る。同図においてPVDDは電源電圧Vddが外部から供給さ
れる電源パッド、PVSSは接地電圧Vssが外部から供給さ
れるグランドパッドである。同図に示される半導体集積
回路は、前記電源電圧Vddと接地電圧Vssとを単一動作電
源として動作される。図示は省略されているが、電源電
圧Vdd及び接地電圧Vssは電源配線を介して半導体集積回
路の各部に供給されている。
【００１９】図１０においてBUF0〜BUFiは外部インタフ
ェース回路の一例として図示されている入出力バッファ
である。入出力バッファBUF0〜BUFiはボンディングパッ
ドのような電極パッドPD0〜PDiを介して半導体集積回路
１の外部に接続される。例えば、半導体集積回路１がデ
ュアル・イン・ライン形式のパッケージに封止される場
合、前記電極パッドPD0〜Pdiや電源パッドPVDD，PVSSは
ボンディングワイヤーを介してパッケージのリードピン
に結合される。
ェース回路の一例として図示されている入出力バッファ
である。入出力バッファBUF0〜BUFiはボンディングパッ
ドのような電極パッドPD0〜PDiを介して半導体集積回路
１の外部に接続される。例えば、半導体集積回路１がデ
ュアル・イン・ライン形式のパッケージに封止される場
合、前記電極パッドPD0〜Pdiや電源パッドPVDD，PVSSは
ボンディングワイヤーを介してパッケージのリードピン
に結合される。
【００２０】図１０において３で示されるものは半導体
集積回路１におけるその他の内部回路を意味する回路ブ
ロックであり、以下単に内部回路と称する。
集積回路１におけるその他の内部回路を意味する回路ブ
ロックであり、以下単に内部回路と称する。
【００２１】前記入出力バッファBUF0〜BUFiは、前記内
部回路３から出力データDOT0〜DOTi及びトライステート
制御信号TSが供給され、また、前記内部回路３に入力デ
ータCIN0〜CINiを供給する。また、各々の入出力バッフ
ァBUF0〜BUFiには出力信号振幅を選択するための出力モ
ード信号MODEが、電極パッドPMから供給される。
部回路３から出力データDOT0〜DOTi及びトライステート
制御信号TSが供給され、また、前記内部回路３に入力デ
ータCIN0〜CINiを供給する。また、各々の入出力バッフ
ァBUF0〜BUFiには出力信号振幅を選択するための出力モ
ード信号MODEが、電極パッドPMから供給される。
【００２２】ここで、図１０の半導体集積回路１の電源
電圧Vddは例えば５ボルト、接地電圧Vssは０ボルトであ
る。入出力バッファBUF0〜BUFiは電源電圧Vddと接地電
圧Vssを動作電源とし、出力信号振幅は電源電圧Vddに応
ずる大凡５ボルト又は電源電圧Vdd以下の大凡３．３ボ
ルトとされ、何れの信号振幅を採用するかは、出力モー
ド信号MODEによって選択されるようになっている。
電圧Vddは例えば５ボルト、接地電圧Vssは０ボルトであ
る。入出力バッファBUF0〜BUFiは電源電圧Vddと接地電
圧Vssを動作電源とし、出力信号振幅は電源電圧Vddに応
ずる大凡５ボルト又は電源電圧Vdd以下の大凡３．３ボ
ルトとされ、何れの信号振幅を採用するかは、出力モー
ド信号MODEによって選択されるようになっている。
【００２３】図１には前記入出力バッファBUFiの一例が
示される。入出力バッファBUFiは、ローレベルを出力す
るためのｎチャンネル型のMOSトランジスタMN4と、ハイ
レベルを出力するためのｐチャンネル型のMOSトランジ
スタMP2及びｎチャンネル型のMOSトランジスタMN2と、
前記MOSトランジスタMP2を介するハイレベル出力のため
の電源を構成するCMOSインバータ回路１０と、前記MOS
トランジスタMN2を介するハイレベル出力のための電源
を構成するCMOSインバータ回路１１とを含む。
示される。入出力バッファBUFiは、ローレベルを出力す
るためのｎチャンネル型のMOSトランジスタMN4と、ハイ
レベルを出力するためのｐチャンネル型のMOSトランジ
スタMP2及びｎチャンネル型のMOSトランジスタMN2と、
前記MOSトランジスタMP2を介するハイレベル出力のため
の電源を構成するCMOSインバータ回路１０と、前記MOS
トランジスタMN2を介するハイレベル出力のための電源
を構成するCMOSインバータ回路１１とを含む。
【００２４】前記CMOSインバータ回路１０はｐチャンネ
ル型MOSトランジスタMP27とｎチャンネル型MOSトランジ
スタMN27によって構成され、前記CMOSインバータ回路１
１はｐチャンネル型MOSトランジスタMP６とｎチャンネ
ル型MOSトランジスタMN１によって構成され、夫々のCMO
Sインバータ回路１０，１１は電源電圧Vddと接地電圧Vs
sを動作電源とし、CMOSインバータ１１の入力端子はCMO
Sインバータ回路１０の出力端子に結合されている。CMO
Sインバータ回路１０の入力端子は、ｐチャンネル型MOS
トランジスタMP40及びｎチャンネル型MOSトランジスタM
N40によって構成されたCMOSインバータ回路１２を介し
て前記出力モード信号MODEの反転信号が供給される。
ル型MOSトランジスタMP27とｎチャンネル型MOSトランジ
スタMN27によって構成され、前記CMOSインバータ回路１
１はｐチャンネル型MOSトランジスタMP６とｎチャンネ
ル型MOSトランジスタMN１によって構成され、夫々のCMO
Sインバータ回路１０，１１は電源電圧Vddと接地電圧Vs
sを動作電源とし、CMOSインバータ１１の入力端子はCMO
Sインバータ回路１０の出力端子に結合されている。CMO
Sインバータ回路１０の入力端子は、ｐチャンネル型MOS
トランジスタMP40及びｎチャンネル型MOSトランジスタM
N40によって構成されたCMOSインバータ回路１２を介し
て前記出力モード信号MODEの反転信号が供給される。
【００２５】前記MOSトランジスタMP2とMN2との共通ド
レインはダイオード接続された（ゲートとドレインが接
続された）トランジスタMN5を介して外部信号端子PDiに
接続される。前記MOSトランジスタMN4は出力ノード１３
と接地電圧Vssとの間に配置されている。
レインはダイオード接続された（ゲートとドレインが接
続された）トランジスタMN5を介して外部信号端子PDiに
接続される。前記MOSトランジスタMN4は出力ノード１３
と接地電圧Vssとの間に配置されている。
【００２６】前記MOSトランジスタMP2とMN2との共通ド
レインにはｎチャンネル型のディスチャージMOSトラン
ジスタMN3が結合されている。
レインにはｎチャンネル型のディスチャージMOSトラン
ジスタMN3が結合されている。
【００２７】前記MOSトランジスタMP2,MN3,MN4は制御信
号I1,I2,I3によってスイッチ制御される。前記MOSトラ
ンジスタMN2は、直列２段のインバータ１４，１５を介
して制御信号I4でスイッチ制御される。インバータ１４
はダイオード接続されたｎチャンネル型MOSトランジス
タMP6で降下された電圧を電源として動作されるｐチャ
ンネル型MOSトランジスタMP28及びｎチャンネル型MOSト
ランジスタMN29の直列回路によって構成される。したが
って、そのインバータ１４のハイレベル出力をゲートに
受けてオン動作されるMOSトランジスタMN2のオン抵抗は
比較的大きくされる。前記インバータ１５はｐチャンネ
ル型MOSトランジスタMP41及びNチャンネル型MOSトラン
ジスタMN41によって構成される。
号I1,I2,I3によってスイッチ制御される。前記MOSトラ
ンジスタMN2は、直列２段のインバータ１４，１５を介
して制御信号I4でスイッチ制御される。インバータ１４
はダイオード接続されたｎチャンネル型MOSトランジス
タMP6で降下された電圧を電源として動作されるｐチャ
ンネル型MOSトランジスタMP28及びｎチャンネル型MOSト
ランジスタMN29の直列回路によって構成される。したが
って、そのインバータ１４のハイレベル出力をゲートに
受けてオン動作されるMOSトランジスタMN2のオン抵抗は
比較的大きくされる。前記インバータ１５はｐチャンネ
ル型MOSトランジスタMP41及びNチャンネル型MOSトラン
ジスタMN41によって構成される。
【００２８】前記制御信号I1〜I4は論理回路１６が生成
する。この論理回路１６は、出力モード信号MODE、出力
データDOTi及びトライステート出力制御信号TSを入力
し、それら信号のレベルの組み合わせ状態を解読して、
前記制御信号I1〜I4のレベルを決定する。出力モード信
号MODEは５ボルトインタフェース又は３．３ボルトイン
タフェースを指示する。出力データDOTiはハイレベル出
力又はローレベル出力を指示する。トライステート出力
制御信号TSは出力動作又は入力動作を指示する。
する。この論理回路１６は、出力モード信号MODE、出力
データDOTi及びトライステート出力制御信号TSを入力
し、それら信号のレベルの組み合わせ状態を解読して、
前記制御信号I1〜I4のレベルを決定する。出力モード信
号MODEは５ボルトインタフェース又は３．３ボルトイン
タフェースを指示する。出力データDOTiはハイレベル出
力又はローレベル出力を指示する。トライステート出力
制御信号TSは出力動作又は入力動作を指示する。
【００２９】入力バッファBUFiは、２入力ノアゲート２
０とインバータ２１との直列回路によってその論理構成
が代表された入力回路を有する。
０とインバータ２１との直列回路によってその論理構成
が代表された入力回路を有する。
【００３０】前記論論理回路１６による出力制御態様の
一例が図２に示される。前記論理回路１６は、前記出力
モード信号MODEのハイレベル（“H”）において５ボル
トインタフェースを指示し、前記出力モード信号MODEの
ローレベル（“L”）において３．３ボルトインタフェ
ースを指示する。
一例が図２に示される。前記論理回路１６は、前記出力
モード信号MODEのハイレベル（“H”）において５ボル
トインタフェースを指示し、前記出力モード信号MODEの
ローレベル（“L”）において３．３ボルトインタフェ
ースを指示する。
【００３１】すなわち、５ボルトインタフェースが指示
されたとき、ハイレベル出力時は制御信号I1〜I4が全て
ローレベル（“L”）にされ、図４に例示されるよう
に、電源端子Vddから前記ＣＭＯＳインバータ１０のMOS
トランジスタMP27及び前記ＭＯＳトランジスタMP2を経
由して外部信号端子PDiに電流を供給する電流経路が形
成される。
されたとき、ハイレベル出力時は制御信号I1〜I4が全て
ローレベル（“L”）にされ、図４に例示されるよう
に、電源端子Vddから前記ＣＭＯＳインバータ１０のMOS
トランジスタMP27及び前記ＭＯＳトランジスタMP2を経
由して外部信号端子PDiに電流を供給する電流経路が形
成される。
【００３２】５ボルトインタフェースが指示されたと
き、ローレベル出力時は、I1〜I3＝“H”、I4＝“L”と
され、図５に例示されるように、前記外部信号端子PDi
から前記ＭＯＳトランジスタMN4を介して接地端子Vssに
至る電流引き込み経路が形成される。
き、ローレベル出力時は、I1〜I3＝“H”、I4＝“L”と
され、図５に例示されるように、前記外部信号端子PDi
から前記ＭＯＳトランジスタMN4を介して接地端子Vssに
至る電流引き込み経路が形成される。
【００３３】一方、３．３ボルトインタフェースが指示
されたとき、ハイレベル出力時は、I1,I2=“L”、I3,I4
=“H”とされ、図６に例示されるように、電源端子Vdd
から前記ＣＭＯＳインバータ１１のMOSトランジスタMP6
及び前記ＭＯＳトランジスタMN2を経由して外部信号端
子PDiに電流を供給する電流経路が形成される。このと
き、MOSトランジスタMN2のゲート電圧は電源電圧Vddに
対してインバータ１４のダイオード接続MOSトランジス
タMN30のしきい値電圧分だけ低くされている。また、図
６に示される３．３Ｖインタフェースにおけるハイレベ
ル出力ときは、図４に例示された５ボルトインタフェー
ス時のハイレベル出力時における電流供給経路に比べる
と、電流供給経路に介在されるｎチャンネル型MOSトラ
ンジスタの数が一つ多くされている。したがって、３．
３ボルトインタフェースにおけるハイレベル出力時は、
ｎチャンネル型MOSトランジスタMN2での電圧降下によ
り、外部信号端子PDiに得られるハイレベル出力は大凡
３．３ボルト程度にされる。
されたとき、ハイレベル出力時は、I1,I2=“L”、I3,I4
=“H”とされ、図６に例示されるように、電源端子Vdd
から前記ＣＭＯＳインバータ１１のMOSトランジスタMP6
及び前記ＭＯＳトランジスタMN2を経由して外部信号端
子PDiに電流を供給する電流経路が形成される。このと
き、MOSトランジスタMN2のゲート電圧は電源電圧Vddに
対してインバータ１４のダイオード接続MOSトランジス
タMN30のしきい値電圧分だけ低くされている。また、図
６に示される３．３Ｖインタフェースにおけるハイレベ
ル出力ときは、図４に例示された５ボルトインタフェー
ス時のハイレベル出力時における電流供給経路に比べる
と、電流供給経路に介在されるｎチャンネル型MOSトラ
ンジスタの数が一つ多くされている。したがって、３．
３ボルトインタフェースにおけるハイレベル出力時は、
ｎチャンネル型MOSトランジスタMN2での電圧降下によ
り、外部信号端子PDiに得られるハイレベル出力は大凡
３．３ボルト程度にされる。
【００３４】３．３ボルトインタフェースが指示された
とき、ローレベル出力時は、I1,I2=“H”、I3,I4=“L”
とされ、図７に例示されるように、前記外部信号端子PD
iから前記ＭＯＳトランジスタMN4を介して接地端子Vss
に至る電流引き込み経路が形成される。
とき、ローレベル出力時は、I1,I2=“H”、I3,I4=“L”
とされ、図７に例示されるように、前記外部信号端子PD
iから前記ＭＯＳトランジスタMN4を介して接地端子Vss
に至る電流引き込み経路が形成される。
【００３５】上記入出力バッファBUFiの出力用回路構成
によれば、前記電極パッドPMのプルダウン又はプルアッ
プによって前記出力モード信号MODEの論理値を決定すれ
ば、半導体集積回路１に５ボルトインタフェースを採用
するか３．３ボルトインタフェースを採用するかを任意
に選択することができる。図３乃至図７から明らかなよ
うに、５ボルトインタフェースが選択されているとき、
外部信号端子PDiに与えられる出力信号は接地電圧Vssを
基準におおよそ５ボルトの信号振幅を有する。また、
３．３ボルトインタフェースが選択されているとき、外
部信号端子ＰＤｉに与えられる出力信号は接地電圧Ｖｓ
ｓを基準におおよそ３．３ボルトの信号振幅を有する。
そして、５ボルトインタフェース及び３．３ボルトイン
タフェースの何れにおいても、ハイレベル出力時とロー
レベル出力時の双方において、電源電圧Vddから接地電
圧Vssに貫通する電流経路は定常的に形成されておら
ず、無駄な電力消費はない。
によれば、前記電極パッドPMのプルダウン又はプルアッ
プによって前記出力モード信号MODEの論理値を決定すれ
ば、半導体集積回路１に５ボルトインタフェースを採用
するか３．３ボルトインタフェースを採用するかを任意
に選択することができる。図３乃至図７から明らかなよ
うに、５ボルトインタフェースが選択されているとき、
外部信号端子PDiに与えられる出力信号は接地電圧Vssを
基準におおよそ５ボルトの信号振幅を有する。また、
３．３ボルトインタフェースが選択されているとき、外
部信号端子ＰＤｉに与えられる出力信号は接地電圧Ｖｓ
ｓを基準におおよそ３．３ボルトの信号振幅を有する。
そして、５ボルトインタフェース及び３．３ボルトイン
タフェースの何れにおいても、ハイレベル出力時とロー
レベル出力時の双方において、電源電圧Vddから接地電
圧Vssに貫通する電流経路は定常的に形成されておら
ず、無駄な電力消費はない。
【００３６】前記トライステート制御信号TSによって入
出力回路の出力動作の禁止が指示されると、図８及び図
９に例示されるように、５Vインタフェース及び３．３V
インタフェースの双方において、少なくともMOSトラン
ジスタMN4とMN5がオフ状態にされ、これによって外部信
号端子PDiは高出力インピーダンス状態（HI-Z）にされ
る。この状態において入出力バッファBUFiは外部信号端
子PDiから信号を入力することができる。
出力回路の出力動作の禁止が指示されると、図８及び図
９に例示されるように、５Vインタフェース及び３．３V
インタフェースの双方において、少なくともMOSトラン
ジスタMN4とMN5がオフ状態にされ、これによって外部信
号端子PDiは高出力インピーダンス状態（HI-Z）にされ
る。この状態において入出力バッファBUFiは外部信号端
子PDiから信号を入力することができる。
【００３７】図３には入出力バッファBUFiにおける信号
入力のための回路構成が示される。前記ノアゲート２０
はｐチャンネル型MOSトランジスタMP50,MP51及びｎチャ
ンネル型MOSトランジスタMN52,MN53によって構成され
る。一方の入力は接地電圧Vssに固定され、他方の入力
が外部信号端子PDiに結合されている。前記インバータ
２１はｐチャンネル型MOSトランジスタMP54及びｎチャ
ンネル型MOSトランジスタMN55によって構成される。
入力のための回路構成が示される。前記ノアゲート２０
はｐチャンネル型MOSトランジスタMP50,MP51及びｎチャ
ンネル型MOSトランジスタMN52,MN53によって構成され
る。一方の入力は接地電圧Vssに固定され、他方の入力
が外部信号端子PDiに結合されている。前記インバータ
２１はｐチャンネル型MOSトランジスタMP54及びｎチャ
ンネル型MOSトランジスタMN55によって構成される。
【００３８】図３の構成において、ノアゲート２０の論
理しきい値電圧は、前記３．３ボルトインタフェース及
び５ボルトインタフェースの双方の信号論理値を保証で
きるように設定されている。例えば、５ボルトCMOSイン
タフェースと３．３ボルトCMOSインタフェースを想定し
たとき、ノアゲート２０の論理しきい値電圧は、３．３
ボルトCMOSインタフェース仕様のハイレベル入力電圧
（VinH）よりも低く、５ボルトCMOSインタフェース仕様
のローレベル入力電圧（VinL）よりも高く設定されてい
る。DID1,DID2は入力保護ダイオードである。
理しきい値電圧は、前記３．３ボルトインタフェース及
び５ボルトインタフェースの双方の信号論理値を保証で
きるように設定されている。例えば、５ボルトCMOSイン
タフェースと３．３ボルトCMOSインタフェースを想定し
たとき、ノアゲート２０の論理しきい値電圧は、３．３
ボルトCMOSインタフェース仕様のハイレベル入力電圧
（VinH）よりも低く、５ボルトCMOSインタフェース仕様
のローレベル入力電圧（VinL）よりも高く設定されてい
る。DID1,DID2は入力保護ダイオードである。
【００３９】前記その他の入出力回路BUF0〜BUFi-1も前
記入出力回路BUFiと同様に構成されており、その詳細に
ついては図示を省略する。
記入出力回路BUFiと同様に構成されており、その詳細に
ついては図示を省略する。
【００４０】図１１には入出力バッファBUFiの別の例が
示されている。図１２には図１１の入出力バッファBUFi
に含まれる論理回路１７の制御論理が示される。この例
では、高出力インピーダンス状態はMOSトランジスタMP2
及びMN2の双方をオフ状態に制御することで達成してお
り、図１のMOSトランジスタMN3及びMN5が省略されてい
る。また、３．３ボルトインタフェース時におけるハイ
レベル出力のための電流経路を、MOSトランジスタMP41,
MN61,MN2によって形成するようになっている。この構成
において、当該電流経路に配置されるMOSトランジスタM
N60とMN61の直列回路の配置段数を増やすことにより、
出力モード信号MODEが“L”の時のハイレベル出力電圧
を更に降下させることができる。入出力バッファBUFiを
図１１及び図１２のように構成することによっても前記
図１の場合と同様の効果を得ることができる。
示されている。図１２には図１１の入出力バッファBUFi
に含まれる論理回路１７の制御論理が示される。この例
では、高出力インピーダンス状態はMOSトランジスタMP2
及びMN2の双方をオフ状態に制御することで達成してお
り、図１のMOSトランジスタMN3及びMN5が省略されてい
る。また、３．３ボルトインタフェース時におけるハイ
レベル出力のための電流経路を、MOSトランジスタMP41,
MN61,MN2によって形成するようになっている。この構成
において、当該電流経路に配置されるMOSトランジスタM
N60とMN61の直列回路の配置段数を増やすことにより、
出力モード信号MODEが“L”の時のハイレベル出力電圧
を更に降下させることができる。入出力バッファBUFiを
図１１及び図１２のように構成することによっても前記
図１の場合と同様の効果を得ることができる。
【００４１】図１３には以上で説明した半導体集積回路
１を用いたデータ処理システムの一例が示される。同図
に示されるデータ処理システムはマイクロプロセッサ３
１が制御系演算を行い、このマイクロプロセッサ３１の
ソフトウェアで実現可能な処理の一部を専用ハードウェ
アを用いて高速化するためのアクセラレータLSI３０に
よってデータ系演算を行うようにしたものである。特に
制限されないが、前記半導体集積回路１はアクセラレー
タLSI３０を構成する。図１３のシステムは2次元グラフ
ィックアクセラレータボードを構成するものであり、マ
イクロプロセッサ３１は主メモリ３２などを用いてジオ
メトリ演算を行う。アクセラレータLSI３０はその演算
結果を受けて、レンダリング演算を行う。アクセラレー
タLSI３０は、レンダリング演算によって生成した画像
データをグラフィック用メモリ３３内のフレームバッフ
ァに格納する。フレームバッファに格納した画像データ
に対して、前記アクセラレータLSI３０は、その画像デ
ータを読み込んで、ディジタルRGBデータとして、又は
ディジタルYCrCbデータとして出力する。ディジタルRGB
データはアンプ３４を介してアナログRGB信号に変換さ
れる。ディジタルYCrCbデータはミキサ３６で外部ビデ
オ信号に重畳され、ディジタルビデオエンコーダ３７を
介してアナログNTSC信号に変換される。アナログRGB信
号及びアナログNTSC信号はモニタ３５に供給されて画像
表示される。
１を用いたデータ処理システムの一例が示される。同図
に示されるデータ処理システムはマイクロプロセッサ３
１が制御系演算を行い、このマイクロプロセッサ３１の
ソフトウェアで実現可能な処理の一部を専用ハードウェ
アを用いて高速化するためのアクセラレータLSI３０に
よってデータ系演算を行うようにしたものである。特に
制限されないが、前記半導体集積回路１はアクセラレー
タLSI３０を構成する。図１３のシステムは2次元グラフ
ィックアクセラレータボードを構成するものであり、マ
イクロプロセッサ３１は主メモリ３２などを用いてジオ
メトリ演算を行う。アクセラレータLSI３０はその演算
結果を受けて、レンダリング演算を行う。アクセラレー
タLSI３０は、レンダリング演算によって生成した画像
データをグラフィック用メモリ３３内のフレームバッフ
ァに格納する。フレームバッファに格納した画像データ
に対して、前記アクセラレータLSI３０は、その画像デ
ータを読み込んで、ディジタルRGBデータとして、又は
ディジタルYCrCbデータとして出力する。ディジタルRGB
データはアンプ３４を介してアナログRGB信号に変換さ
れる。ディジタルYCrCbデータはミキサ３６で外部ビデ
オ信号に重畳され、ディジタルビデオエンコーダ３７を
介してアナログNTSC信号に変換される。アナログRGB信
号及びアナログNTSC信号はモニタ３５に供給されて画像
表示される。
【００４２】図１３において３９で示されるものは出力
モード信号MODEの論理値を決定する回路であり、例えば
プルアップ回路又はプルダウン回路である。或いは出力
モード信号MODEの端子をアクセラレータボード上の電源
電圧Vdd又は接地電圧Vssの電源配線に接続して、モード
信号MODEの論理値を決定してもよい。
モード信号MODEの論理値を決定する回路であり、例えば
プルアップ回路又はプルダウン回路である。或いは出力
モード信号MODEの端子をアクセラレータボード上の電源
電圧Vdd又は接地電圧Vssの電源配線に接続して、モード
信号MODEの論理値を決定してもよい。
【００４３】図１３の例ではアクセラレータLSI３０は
前記半導体集積回路１と同様に、５ボルト単一外部電源
で動作され、出力バッファDB0〜DBiは出力モード信号MO
DEによって３．３ボルトインタフェース又は５ボルトイ
ンタフェースを選択できるようにされている。したがっ
て、図13のデータ処理システムを構成するとき、マイク
ロプロセッサ３１、主メモリ３２及びグラフィック用メ
モリ３３として、３．３ボルト外部電源で動作される
（入出力信号振幅が例えば３．３ボルトとされる）半導
体集積回路、又は、５ボルト外部電源で動作される（入
出力信号振幅が例えば５ボルトとされる）半導体集積回
路の何れでも採用することができる。したがって、動作
電源電圧の相異される複数個の半導体集積回路を相互に
インタフェースさせてデータ処理システムを構成するこ
とが容易になる。
前記半導体集積回路１と同様に、５ボルト単一外部電源
で動作され、出力バッファDB0〜DBiは出力モード信号MO
DEによって３．３ボルトインタフェース又は５ボルトイ
ンタフェースを選択できるようにされている。したがっ
て、図13のデータ処理システムを構成するとき、マイク
ロプロセッサ３１、主メモリ３２及びグラフィック用メ
モリ３３として、３．３ボルト外部電源で動作される
（入出力信号振幅が例えば３．３ボルトとされる）半導
体集積回路、又は、５ボルト外部電源で動作される（入
出力信号振幅が例えば５ボルトとされる）半導体集積回
路の何れでも採用することができる。したがって、動作
電源電圧の相異される複数個の半導体集積回路を相互に
インタフェースさせてデータ処理システムを構成するこ
とが容易になる。
【００４４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００４５】例えば、半導体集積回路の動作電源電圧は
３．３ボルトと５ボルトに限定されない。今後低電圧化
が進めば、３．３ボルト電源と２．５ボルト電源の半導
体集積回路の双方の信号インタフェースに対応できるよ
うにすればよい。また、また、入出力回路はCMOS回路構
成に限定されず、E-DNMOS（エンハンス−デプレション
型のｎチャンネルMOSトランジスタ回路）構成とするこ
とも可能である。外部とのインタフェース仕様もCMOSに
限定されない。インタフェース仕様に応じて、相対的に
レベルの高いハイレベルと相対的にレベルの低いハイレ
ベルが決定されることになる。
３．３ボルトと５ボルトに限定されない。今後低電圧化
が進めば、３．３ボルト電源と２．５ボルト電源の半導
体集積回路の双方の信号インタフェースに対応できるよ
うにすればよい。また、また、入出力回路はCMOS回路構
成に限定されず、E-DNMOS（エンハンス−デプレション
型のｎチャンネルMOSトランジスタ回路）構成とするこ
とも可能である。外部とのインタフェース仕様もCMOSに
限定されない。インタフェース仕様に応じて、相対的に
レベルの高いハイレベルと相対的にレベルの低いハイレ
ベルが決定されることになる。
【００４６】また、入力回路の構成は２入力ノアゲート
及びインバータによる構成に限定されず適宜変更可能で
ある。また、本発明に係る半導体集積回路はグラフィッ
クアクセラレータボード以外の種々のデータ処理システ
ムに適用することができる。
及びインバータによる構成に限定されず適宜変更可能で
ある。また、本発明に係る半導体集積回路はグラフィッ
クアクセラレータボード以外の種々のデータ処理システ
ムに適用することができる。
【００４７】また、出力モード信号MODEの設定は、ボン
ディングオプションによって半導体集積回路の組み立て
工程で行うことも可能である。或いは、アルミマスタス
ライスによって半導体集積回路のウェーは工程で出力モ
ード信号の設定を行うこともできる。
ディングオプションによって半導体集積回路の組み立て
工程で行うことも可能である。或いは、アルミマスタス
ライスによって半導体集積回路のウェーは工程で出力モ
ード信号の設定を行うこともできる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４９】すなわち、本発明に係る半導体集積回路に
よれば、単一電源を用いる半導体集積回路において、外
部出力モードのモード選択によって、外部とのインタフ
ェース信号の振幅を複数通りの内から自由に選択でき
る。
よれば、単一電源を用いる半導体集積回路において、外
部出力モードのモード選択によって、外部とのインタフ
ェース信号の振幅を複数通りの内から自由に選択でき
る。
【００５０】ハイレベルの出力信号として選択可能な相
対的にレベルの高い電圧又は相対的にレベルの低い電圧
は、電源端子から外部信号端子に至る電流供給経路のオ
ン抵抗若しくは相互コンダクタンスの相異によって形成
されるから、電源電圧から接地電圧へ貫通電流を定常的
に流す降圧回路を必要とせず、貫通電流による電力消費
を抑えることができる。したがって、そのような出力信
号振幅を選択可能な半導体集積回路を低消費電力化して
実現することができる。
対的にレベルの高い電圧又は相対的にレベルの低い電圧
は、電源端子から外部信号端子に至る電流供給経路のオ
ン抵抗若しくは相互コンダクタンスの相異によって形成
されるから、電源電圧から接地電圧へ貫通電流を定常的
に流す降圧回路を必要とせず、貫通電流による電力消費
を抑えることができる。したがって、そのような出力信
号振幅を選択可能な半導体集積回路を低消費電力化して
実現することができる。
【００５１】上記半導体集積回路がサポートする出力信
号振幅に対応される複数種類の動作電源電圧の内の何れ
か一方の動作電源電圧であれば、どちらの電圧を動作電
源電圧とする別の半導体集積回路でも上記本発明に係る
半導体集積回路と一緒に実装基板に搭載してデータ処理
システムを構成することができる。したがって、上記本
発明に係る半導体集積回路を採用してデータ処理システ
ムを構成することにより、動作電源電圧の相異される複
数個の半導体集積回路を相互にインタフェースさせてデ
ータ処理システムを構成することが容易になる。
号振幅に対応される複数種類の動作電源電圧の内の何れ
か一方の動作電源電圧であれば、どちらの電圧を動作電
源電圧とする別の半導体集積回路でも上記本発明に係る
半導体集積回路と一緒に実装基板に搭載してデータ処理
システムを構成することができる。したがって、上記本
発明に係る半導体集積回路を採用してデータ処理システ
ムを構成することにより、動作電源電圧の相異される複
数個の半導体集積回路を相互にインタフェースさせてデ
ータ処理システムを構成することが容易になる。
【図１】本発明に係る半導体集積回路に含まれる入出力
バッファの一例回路図である。
バッファの一例回路図である。
【図２】図１に示される入出力バッファに含まれる論理
回路の制御論理を示す説明図である。
回路の制御論理を示す説明図である。
【図３】図１に示される入出力バッファにける信号入力
のための構成例を示す回路図である。
のための構成例を示す回路図である。
【図４】図１の入出力バッファにおける５ボルトインタ
フェース選択時のハイレベル出力状態を示す回路図であ
る。
フェース選択時のハイレベル出力状態を示す回路図であ
る。
【図５】図１の入出力バッファにおける５ボルトインタ
フェース選択時のローレベル出力状態を示す回路図であ
る。
フェース選択時のローレベル出力状態を示す回路図であ
る。
【図６】図１の入出力バッファにおける３．３ボルトイ
ンタフェース選択時のハイレベル出力状態を示す回路図
である。
ンタフェース選択時のハイレベル出力状態を示す回路図
である。
【図７】図１の入出力バッファにおける３．３ボルトイ
ンタフェース選択時のローレベル出力状態を示す回路図
である。
ンタフェース選択時のローレベル出力状態を示す回路図
である。
【図８】図１の入出力バッファにおける３．３ボルトイ
ンタフェース選択時の入力可能状態を示す回路図であ
る。
ンタフェース選択時の入力可能状態を示す回路図であ
る。
【図９】図１の入出力バッファにおける５ボルトインタ
フェース選択時の入力可能状態を示す回路図である。
フェース選択時の入力可能状態を示す回路図である。
【図１０】本発明の一例に係る半導体集積回路の一部を
示すブロック図である。
示すブロック図である。
【図１１】入出力バッファの別の例を示す回路図であ
る。
る。
【図１２】図１１の入出力バッファに含まれる論理回路
による制御論理の説明図である。
による制御論理の説明図である。
【図１３】データ処理システムの一例ブロック図であ
る。
る。
１ 半導体集積回路 ２ 半導体基板 Vss 接地電圧 PVSS グランドパッド Vdd 電源電圧 PVDD 電源パッド BUF0〜BUFi 入出力バッファ ３ 内部回路 DOT0〜DOTi 出力データ TS トライステート制御信号 CIN0〜CINi 入力データ MODE 出力モード信号 PM 電極パッド MN4、MN2 ｎチャンネル型MOSトランジスタ MP2 ｐチャンネル型MOSトランジスタ １０、１１ CMOSインバータ １６ 論理回路 ３０ アクセラレータLSI ３１ マイクロプロセッサ ３９ 出力モード信号の論理値設定回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 恭英 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 山岸 一繁 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 菊地 明 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (7)
- 【請求項１】 外部インタフェース回路を有し、外部の
電源端子と接地端子から供給される電源電圧と接地電圧
とを単一動作電源として動作される半導体集積回路であ
って、前記外部インタフェース回路は、外部信号端子か
ら出力すべき信号の論理値に応じて第１のハイレベル又
はローレベルを出力する第１の外部出力モードと、前記
外部信号端子から出力すべき信号の論理値に応じて前記
接地電圧に対する前記第１のハイレベルよりもレベルの
低い第２のハイレベル又は前記ローレベルを出力する第
２の外部出力モードを有し、前記第１の外部出力モード
又は第２の外部出力モードが選択可能にされて成るもの
であることを特徴とする半導体集積回路。 - 【請求項２】 外部出力モード端子を有し、この外部出
力モード端子に供給される信号の状態に応じて前記第１
の外部出力モード又は第２の外部出力モードが選択され
るものであることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 前記外部インタフェース回路は、前記外
部信号端子に結合された出力ノードと、この出力ノード
と接地電圧との間に直列配置された第１のトランジスタ
回路と、前記出力ノードと前記電源電圧との間に直列配
置され前記第１のハイレベルを出力可能な第２のトラン
ジスタ回路と、前記出力ノードと前記電源電圧との間に
直列配置された前記第２のトランジスタ回路よりも大き
なオン抵抗をもって前記第２のハイレベルを出力可能な
第３のトランジスタ回路と、前記第１乃至前記第３のト
ランジスタ回路をスイッチ制御する論理回路とを有し、 前記論理回路は、前記第１の外部出力モードが選択され
ているときは、前記外部信号端子から出力すべき信号の
論理値に応じて第１のトランジスタ回路又は第２のトラ
ンジスタ回路の出力動作を選択し、前記第２の外部出力
モードが選択されているときは、前記外部信号端子から
出力すべき信号の論理値に応じて第１のトランジスタ回
路又は第３のトランジスタ回路の出力動作を選択する、
ものであることを特徴とする請求項１又は２に記載の半
導体集積回路。 - 【請求項４】 外部インタフェース回路を有し、外部の
電源端子と接地端子から供給される電源電圧と接地電圧
とを単一動作電源として動作される半導体集積回路であ
って、 前記外部インタフェース回路は、前記電源電圧と接地電
圧とを動作電源とする第１及び第２のＣＭＯＳインバー
タ回路と、外部信号端子に接続される出力ノードと前記
第１のＣＭＯＳインバータ回路の出力端子との間に配置
されたｐチャンネル型の第１のＭＯＳトランジスタと、
前記第２のＣＭＯＳインバータ回路の出力端子と前記出
力ノードとの間に配置されたｎチャンネル型の第２のＭ
ＯＳトランジスタと、前記出力ノードと接地端子との間
に配置されたｎチャンネル型の第３のＭＯＳトランジス
タと、出力モード信号、出力データ及びトライステート
出力制御信号を入力して前記第1乃至第3のＭＯＳトラン
ジスタをスイッチ制御する論理回路とを含み、 前記論理回路は、前記出力モード信号の第１の状態にお
いて、ハイレベル出力時は電源端子から前記第１のＣＭ
ＯＳインバータ及び前記第1のＭＯＳトランジスタを経
由して外部信号端子に電流を供給する電流経路を形成
し、ローレベル出力時は前記外部信号端子から前記第３
のＭＯＳトランジスタを介して接地端子に至る電流引き
込み経路を形成し、前記出力モード信号の第２の状態に
おいて、ハイレベル出力時は電源端子から前記第２のＣ
ＭＯＳインバータ及び前記第2のＭＯＳトランジスタを
経由して外部信号端子に電流を供給する電流経路を形成
し、ローレベル出力時は前記外部信号端子から前記第３
のＭＯＳトランジスタを介して接地端子に至る電流引き
込み経路を形成するものであることを特徴とする半導体
集積回路。 - 【請求項５】 前記出力モード信号を外部から入力する
ための外部出力モード端子を有して成るものであること
を特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 請求項１乃至３の何れか1項に記載の半
導体集積回路と、当該半導体集積回路に前記第２の外部
出力モードを設定する設定手段と、前記半導体集積回路
の外部信号端子に結合されると共に、接地電圧に対する
入出力信号のハイレベルが接地電圧に対する前記第２の
ハイレベルにされる別の半導体集積回路と、を実装基板
に有して成るものであることを特徴とするデータ処理シ
ステム。 - 【請求項７】 請求項４に記載の半導体集積回路と、当
該半導体集積回路の前記外部出力モード端子の状態を設
定する設定手段と、前記半導体集積回路の外部信号端子
に結合された別の半導体集積回路と、を実装基板に有し
て成るものであることを特徴とするデータ処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146454A JPH10336004A (ja) | 1997-06-04 | 1997-06-04 | 半導体集積回路及びデータ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146454A JPH10336004A (ja) | 1997-06-04 | 1997-06-04 | 半導体集積回路及びデータ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336004A true JPH10336004A (ja) | 1998-12-18 |
Family
ID=15408013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146454A Withdrawn JPH10336004A (ja) | 1997-06-04 | 1997-06-04 | 半導体集積回路及びデータ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10336004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076874A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kyushu Ltd | 出力インターフェース回路 |
-
1997
- 1997-06-04 JP JP9146454A patent/JPH10336004A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076874A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kyushu Ltd | 出力インターフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |