JPH10340249A - 同期バス周波数変換装置 - Google Patents

Abstract

(57)【要約】 【課題】バスに接続された高速なデバイスが低速デバイ
スにアクセスする間バスを占有し続けるのを防ぐ同期バ
ス周波数変換装置に提供。 【解決手段】バスと低速デバイスの間に配置され、高速
なデバイスからのリードアクセス時に高速デバイスに再
送を要求すると同時に低速デバイスへのリードアクセス
を実行しておき、再び同一アクセスがあったときにはそ
の結果を返す機能を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期バス周波数変
換装置に関し、特に高速で動作する同期バスに同じバス
・アーキテクチャを持つ低速デバイスを接続するに際し
て、高速バス側からのリードアクセス時における効率的
な低速デバイスのバスアクセスに関する。

【０００２】

【従来の技術】従来、高速で動作している同期型のバス
に、低速でしか動作しない低速デバイスを接続し動作さ
せるには、以下の２つの方法が知られている。ここで
は、高速で動作している同期型バスの周波数を３３ＭＨ
ｚ、低速でしか動作しないデバイスの周波数を１ＭＨｚ
と想定して説明する。

【０００３】第１の方法として、図５に示すように、速
度調整のための装置５０４を高速同期バス５００と低速
デバイス５０４との間に挿入し、低速デバイス５０３と
高速同期バス５００とのデータ転送を行う。

【０００４】この場合の速度調整のための装置５０４
は、例えば特開平６−３４８６４７号公報等に記載され
ているように、バス及びデバイスに接続するための２つ
の論理機構とそれぞれの間に配置されるＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、先入れ先出し型メ
モリ）を備えて構成される。なお特開平６−３４８６４
７号公報等には、ＣＰＵとＣＰＵに接続されたシステム
バスと、周辺装置を接続するための周辺パスと、システ
ムバスを周辺バスに接続するためのホスト・ブリッジを
備え、前記ホスト・ブリッジが、前記システムバスと前
記周辺バスの間で送信されるデータを一時的に記憶する
ためのバッファを含む、前記ホスト・ブリッジがさら
に、前記データが非連続データかどうかに基づいて前記
バッファとの間で前記データが送信される速度を最適化
する論理ネットワークを含むシステムが提案されてい
る。

【０００５】通常、この場合の速度調整のための装置の
内部構成は、図６に示すようなものとなる。

【０００６】すなわち図６を参照すると、高速同期バス
６１１に接続される第一の制御部６０１と、低速デバイ
ス６１２に接続される第二の制御部６０２と、第一の制
御部６０１と第二の制御部６０２との間でデータを転送
するために用いられる第一のＦＩＦＯ６０３と、第二の
ＦＩＦＯ６０４と、から構成される。

【０００７】第一の制御部６０１および第二の制御部６
０２は、それぞれ高速同期バス６１１及び低速デバイス
６１２とのインタフェースをつかさどると共に、第一の
ＦＩＦＯ６０３、第二のＦＩＦＯ６０４のリード及びラ
イトコントロールも行う。

【０００８】上記構成のもと、高速同期バス６１１に接
続されているデバイスから低速デバイス６１２側へリー
ドアクセス要求があった際のフローについて、図７を参
照して説明する。図７は、従来技術の速度調整のための
装置の動作の流れ（シーケンス）を示す図である。な
お、図７において、第１のデバイス７０６、第２のデバ
イス７０７、高速同期バス７０４、低速デバイス７０５
は、図５の第１のデバイス５０１、第２のデバイ５０
２、高速同期バス５００、低速デバイス５０３にそれぞ
れ対応し、また図７の第一の制御部７００、第二の制御
部７０１、第一、第二のＦＩＦＯ７０２、７０３は、図
６の第一の制御部６０１、第二の制御部６０２、第一、
第二のＦＩＦＯ６０３、６０４にそれぞれ対応してい
る。

【０００９】１．高速同期バス７０４に接続された第一
のデバイス７０６から第一の制御部７００に対して低速
デバイスへのリード要求７１０が発行される。リード要
求にはリードするアドレス、リードであることを示す識
別子が含まれる。

【００１０】２．第一の制御部７００は、上記リード要
求７１０を受け付け、高速同期バス７０４上でスレーブ
である状態を保持したまま、低速デバイスのリードに必
要な情報（アドレス、リード要求）を第一のＦＩＦＯ７
０２に書き込む動作７１１を行い、第二の制御部７０１
に対し第一のＦＩＦＯ７０２に書き込みが行われたこと
の通知７１２を行う。

【００１１】３．第二の制御部７０１は、第一のＦＩＦ
Ｏ７０２にＦＩＦＯ内のデータリード要求７１３をし、
書き込まれた情報の読み出し７１４を行って低速デバイ
スへリード要求の伝達７１５をする。

【００１２】４．低速デバイス７０５は、第二の制御部
７０１からのリード要求７１５に応答し、リードデータ
７１６を返す。

【００１３】５．低速デバイス７０５からリードデータ
７１６を受けた第二の制御部７０１は第二のＦＩＦＯ７
０３へリードデータ７１７を書き込み、書き込みが行わ
れたことの通知７１８を第一の制御部７００に対して行
う。

【００１４】６．第一の制御部７００は、第二のＦＩＦ
Ｏ７０３から低速デバイス７０５のリードデータを読み
出し、第一のデバイス７０６への伝達７２１を行う。

【００１５】低速デバイス７０５にリード要求７１０を
発行した第一のデバイス７０６は、最初のリード要求７
１０からリードデータの伝達７２１まで高速同期バス７
０４上でバス・マスタの状態にあり、この間ずっと高速
同期バス７０４は低速デバイス７０５へのアクセスのた
めに占有されてしまうことになる。したがってその間、
第二のデバイス７０７がバス・マスタになるための要求
を出していたとしても、第一のデバイスがバス・マスタ
の権利を握っている。

【００１６】次に第２の方法として、同期型バスには同
一の動作周波数を有するデバイスしか接続することがで
きず、最も動作周波数が低いデバイスの速度にあわせて
バス全体の周波数が決定されていた。図８は、従来技術
の一つである同期バスを低速で動作させるときのバス周
辺のデバイスの構成を示す図である。

【００１７】図８に示すように、３３ＭＨｚで動作して
いる同期型バス８００に１ＭＨｚでしか動かない低速デ
バイス８０３を接続しようとするとき、そのまま接続す
るだけでは動作せず、バス全体のスピードを１ＭＨｚに
下げることで初めて同じバス上でそれぞれのデバイスを
動作させることができる。

【００１８】

【発明が解決しようとする課題】図５及び図７を参照し
て、従来技術の問題点について説明すると、このシステ
ム構成では、高速同期バス５００に接続されている第一
のデバイス５０１及び第二のデバイス５０２は１ＭＨｚ
で動作する必要はないが、第一のデバイス５０１から低
速デバイス５０３へリードアクセス要求があったとき、
低速デバイス５０３からのリードデータを受け取るまで
の間高速同期バス５００は低速デバイス５０３へのアク
セスのために専有されてしまい、第二のデバイスは他デ
バイスに対してアクセス不可能な状態７２２、７２３
（図７参照）になるため、システム全体としてのパフォ
ーマンスは低下してしまう。

【００１９】また、長時間バスを専有している状態でい
ると、バス・マスタはバス・アービタによってバスの解
放を要求され、データを転送することなくバス・サイク
ルを終了させられてしまうこともある。

【００２０】図８を参照して第２の従来技術の問題点に
ついて説明すると、このシステム構成では、高速同期バ
ス８００自体が低速デバイス８０３のと動作周波数にあ
わせて１ＭＨｚで動作することになり、他の３３ＭＨｚ
で動作可能な第一のデバイス８０１、第二のデバイス８
０２まで１ＭＨｚの低速でしかアクセスできなくなる。

【００２１】この場合、第一のデバイス８０１、第二の
デバイス８０２およびバス操作に関連したソフトウェア
において１ＭＨｚで動作させることによる誤動作が起こ
る可能性があり、安定した動作環境を得ることができな
くなる。また、バスのデータ転送速度が低下してしま
い、更にはシステム全体のパフォーマンスまでも低下し
てしまう。

【００２２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、バスに接続され
た高速なデバイスが低速デバイスにアクセスする間バス
を占有し続けるのを防ぐことを可能としたバス周波数変
換装置を提供することにある。

【００２３】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、バス・マスタからのアクセスに対しスレ
ーブ側が再送を要求してそのトランザクションを終了す
ることが可能である同期バスであって、相対的に高速で
動作している同期バス（「高速同期バス」という）と、
相対的に低速で動作するデバイス（「低速デバイスとい
う」）間でのデータ転送を制御する同期バス周波数変換
装置において、前記高速同期バスに接続する第一の制御
手段と、前記低速デバイスに接続する第二の制御手段
と、データバッファと、を備え、前記データバッファを
介して前記第一の制御手段と前記第二の制御手段とが接
続され、前記高速同期バス側から前記低速デバイスへの
リード要求時に、前記第一の制御手段が、前記リードア
クセスの再送を要求し、前記高速同期バスを解放すると
同時に、前記リード要求を前記データバッファを介して
前記第二の制御手段に伝送し、前記第二の制御手段が前
記リードアクセス要求にしたがって前記低速デバイスを
駆動することにより得た応答をもとに、前記高速同期バ
スを駆動することによって、前記リード要求発行元へリ
ードデータを伝送する、ように構成されてなることを特
徴とする。

【００２４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、高
速同期バスと低速デバイスとの間に配置され、データバ
ッファを介してデータの転送を行う同期バス周波数変換
装置において、前記高速同期バスに接続する高速デバイ
スからの前記低速デバイスへのリードアクセス時に、前
記高速デバイスに再送を要求すると同時に、前記低速デ
バイスへのリードアクセスを実行しておき、前記高速デ
バイスから再び同一アクセスがあったときには、その結
果を返す機能を備えたものである。

【００２５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明するため、本発明の実施例について図面を参照
して以下に説明する。

【００２６】［実施例１］図１は、本発明の一実施例の
システム構成を示すブロック図であり、同期バス周波数
変換装置を介して低速デバイスを高速同期バスに接続し
たときのバス周辺デバイスのブロック図である。

【００２７】図１を参照すると、本実施例において、高
速同期バス１００に接続されている第一のデバイス１０
１、第二のデバイス１０２は３３ＭＨｚで動作可能であ
り、それぞれがバス・マスタまたはターゲットになりバ
ス・サイクルを実行するときには３３ＭＨｚでのデータ
転送が可能である。この高速同期バス１００に低速デバ
イス１０３を接続する際、同期バス周波数変換装置１０
４を介して接続する。

【００２８】図２は、本発明の一実施例における同期バ
ス周波数変換装置の構成を示す図である。図２を参照し
て、本発明の一実施例における同期バス周波数変換装置
２００は、高速同期バス２１３に接続される第一の制御
部２０１と、低速デバイス２１４に接続される第二の制
御部２０２と、その間に存在する第一のＦＩＦＯ２０３
及び第二のＦＩＦＯ２０４と、を備えて構成されてい
る。

【００２９】第一の制御部２０１と第二の制御部２０２
との間のデータ転送は、第一のＦＩＦＯ２０３及び第二
のＦＩＦＯ２０４を介して行われる。

【００３０】第一の制御部２０１は、高速同期バス２１
３とのインタフェースブロック２０５と、ＦＩＦＯコン
トロールブロック２０７と、アドレス・コマンド一致検
出回路２０８と、アービタ２０９と、そしてそれぞれの
ブロックを制御するステートマシン２０６と、を備えて
構成されている。

【００３１】アービタ２０９は、第一の制御部２０１と
第二の制御部２０２間のデータ転送時の衝突を防ぐため
に使用され、第一の制御部２０１のステーマシン２０６
及び第二の制御部２０２のステートマシン２１１と接続
される。

【００３２】アドレス・コマンド一致検出回路２０８
は、最初に受けたアドレス・コマンドの値を保持してお
き、次に到来したアドレス・コマンドが、最初に受けた
ものと同一であるかどうかを検出する回路である。

【００３３】第一の制御部２０１は高速同期バス２１３
と同じ周波数で動作する。

【００３４】また第二の制御部２０２は、低速デバイス
２１４とのインタフェースブロック２１０と、ＦＩＦＯ
コントロールブロック２１２と、それらのブロックを制
御するステートマシン２１１と、を備えて構成されてい
る。

【００３５】第二の制御部２０２は低速デバイス２１４
と全く同じ周波数で動作する。

【００３６】図３は、本発明の一実施例における 高速
同期バス側から低速デバイス側へのリードアクセス要求
があったときの本発明装置の動作の流れ（シーケンス）
を表す図である。なお、図３において、第１のデバイス
３０６、第２のデバイス３０７、高速同期バス３０４、
低速デバイス３０５は、図１の第１のデバイス１０１、
第２のデバイ１０２、高速同期バス１００、低速デバイ
ス１０３にそれぞれ対応し、また図３の第一の制御部３
００、第二の制御部３０１、第一、第二のＦＩＦＯ３０
２、３０３は、図２の第一の制御部２０１、第二の制御
部２０２、第一、第二のＦＩＦＯ２０３、２０４にそれ
ぞれ対応している。図３を参照して、高速同期バス側か
ら低速デバイス側へのリード要求があったときの同期バ
ス周波数変換装置の動作のフローを以下に詳細に説明す
る。

【００３７】１．高速同期バス３０４に接続された第一
のデバイス３０６から第一の制御部３００に対して低速
デバイスへのリード要求３１０が発行される。リード要
求３１０には、リードするアドレス、リードであること
を示す識別子が含まれる。

【００３８】２．第一の制御部３００は、上記リード要
求３１０を受け付け、第一のデバイス３０６に対しリー
ド要求３１０と同一なアクセスの再送要求３１１を行
う。その後、リード要求３１０の情報を記憶すると同時
に、第一のＦＩＦＯ３０２にリード要求の書き込み３１
２を行い、第二の制御部３０１に書き込みが行われたこ
との通知３１３を行う。

【００３９】３．再送要求３１１を返された第一のデバ
イス３０６は、バス・マスタ権を手放し、バスを解放す
る。

【００４０】４．第二の制御部３０１は、ＦＩＦＯ３０
２に第一のＦＩＦＯデータ読み出し要求３１４を送り、
リード要求３１５を読み出した後で、低速デバイス３０
５へのアクセス３１６を行う。

【００４１】５．低速デバイス３０５は、リード要求３
１６に応答し、リードデータ３１７を返す。

【００４２】６．低速デバイス３０５からリードデータ
３１６を受けた第二の制御部３０１は、第二のＦＩＦＯ
３０３にリードデータの書き込み３１８を行い、書き込
みが行われたことの通知３１９を、第一の制御部３００
に対して行う。

【００４３】７．リードデータのＦＩＦＯ３０３への書
き込み３１８の後に、第一のデバイス３０６から、再び
最初のリード要求３１０と同一のリード要求３２２があ
った場合、アドレス・コマンド一致検出回路は、記憶し
ていたリード要求と一致することを検出し、第一の制御
部３００にそれを知らせる。その後、第一の制御部３０
０は、第二のＦＩＦＯ３０３から低速デバイス３０５の
リードデータ３２１を読み出し、第一のデバイス３０６
へ伝達する。

【００４４】再送要求３１１を受けた高速同期バス３０
４側のバス・マスタである第一のデバイス３０６は、一
旦バスを解放しているが、その後、バスが他のデバイス
に使用されていなければ、最初の低速デバイスへのリー
ド要求３１０と全く同じリード要求３２４、３２６、…
を再送する。このリード要求の再送は、実際にリードデ
ータ３２３が得られるまで続けられる。

【００４５】上記フローの中で、第一のデバイス３０６
への再送要求３１１から低速デバイスのリードデータ読
み出し３２３までの間、高速同期バス３０４上のバス・
マスタは低速デバイスへのリード要求３１０を行った第
一のデバイス３０６に固定されることはなく、同期バス
周波数変換装置以外で、高速同期バス３０４に接続され
ている第一のデバイス３０６および第二のデバイス３０
７がバス・マスタとなり、リード・サイクルの起動３２
８やライト・サイクルの起動３３０が可能である。

【００４６】低速デバイス３０５からリードデータ３２
３が返ってくる前に、第一の制御部３０６に対して何ら
かのアクセスがあったとき、アドレス・コマンド一致検
出回路がリード要求の一致を検出してもしなくても、第
一の制御部３０６は必ず再送要求を返す。

【００４７】また、低速デバイス３０５からのリードデ
ータ３２３が帰ってきていても、アドレス・コマンド一
致検出回路が一致を検出しなければ、第一の制御部３０
６はマスタ・デバイスに対して再送要求を返す。

【００４８】［実施例２］次に本発明の第２の実施例に
ついて説明する。本実施例では、同期バス周波数変換装
置内のＦＩＦＯのサイズが、複数データの連続転送が行
われたときでも、それらのデータを全て格納できるだけ
の容量がある場合について説明する。

【００４９】図４は、本発明の同期バス周波数変換装置
内のＦＩＦＯが、複数データ連続転送に必要なだけの容
量を持っているときに、高速同期バスから連続データリ
ード要求があった場合の処理の流れを表す図である。図
４において、第１のデバイス４０６、第２のデバイス４
０７、高速同期バス４０４、低速デバイス４０５は、図
１の第１のデバイス１０１、第２のデバイ１０２、高速
同期バス１００、低速デバイス１０３にそれぞれ対応
し、図４の第一の制御部４００、第二の制御部４０１、
第一、第二のＦＩＦＯ４０２、４０３は、図２の第一の
制御部２０１、第二の制御部２０２、第一、第二のＦＩ
ＦＯ２０３、２０４にそれぞれ対応している。

【００５０】図４を参照して、本実施例の動作について
詳細に説明する。

【００５１】１．高速同期バス４０４に接続された第一
のデバイス４０６から低速デバイス７０５への連続デー
タリード要求４１０を第一の制御部４００に対して発行
する。連続データリード要求には、リードを開始するア
ドレス、連続データリードであることを示す識別子、連
続してリードするデータのサイズ等が含まれる。

【００５２】２．第一の制御部４００は、上記アクセス
４１０を受け付け、第一のデバイス４０６に対し連続デ
ータリード要求４１０と同一なアクセスの再送要求４１
１を行う。その後連続データリード要求４１０の情報を
記憶すると同時に第一のＦＩＦＯ４０２に連続データリ
ード要求の書き込み４１２を行い、第二の制御部４０１
に書き込みが行われたことの通知４１３をする。

【００５３】３．再送要求４１１を返された第一のデバ
イス４０６は、バス・マスタ権を手放し、バスを解放す
る。

【００５４】４．第二の制御部４０１は、第一のＦＩＦ
Ｏデータ読み出し要求４１４を送り連続データリード要
求４１５を読み出した後で、低速デバイス４０５へのア
クセス４１６を行う。

【００５５】５．低速デバイス４０５は、連続データリ
ード要求４１６に応答し、連続リードデータ４１７を返
す。

【００５６】６．低速デバイス４０５から連続リードデ
ータ４１７を受けた第二の制御部４０１は第二のＦＩＦ
Ｏ４０３に連続リードデータの書き込み４１８を行い、
書き込みが行われたことの通知４１９を第一の制御部４
００に対して行う。

【００５７】７．連続リードデータのＦＩＦＯ４０３へ
の書き込み４１８の後に、第一のデバイス４０６から再
び最初の連続データリード要求４１０と同一の連続デー
タリード要求４２２があった場合、アドレス・コマンド
一致検出回路は記憶していた連続データリード要求と一
致することを検出し、第一の制御部４００にそれを知ら
せる。その後第一の制御部４００は第二のＦＩＦＯ４０
３から低速デバイス４０５の連続リードデータ４２１を
読み出し、第一のデバイス３０６へ伝達する。

【００５８】第一の制御部４００は、複数データの連続
リード要求４１０を受けて連続データリード要求の第二
のＦＩＦＯへの書き込み４１２を行った後は、そのトラ
ンザクションを終了させてバスを解放する。

【００５９】上記フローの中で第一のデバイス４０６へ
の再送要求４１１から低速デバイスの連続リードデータ
読み出し４２３までの間、高速同期バス４０４上のバス
・マスタが低速デバイスへの連続データライト要求４１
０を行った第一のデバイス４０６に固定されることはな
く、同期バス周波数変換装置以外で、高速同期バス４０
４に接続されている第一のデバイス４０６および第二の
デバイス４０７がバス・マスタになり、リード・サイク
ルの起動４１８やライト・サイクルの起動４２０が可能
である。

【００６０】低速デバイス４０５からリードデータ４２
３が返ってくる前に第一の制御部４０６に対して何らか
のアクセスがあったとき、アドレス・コマンド一致検出
回路がリード要求の一致を検出してもしなくても、第一
の制御部４０６は必ず再送要求を返す。また、もし低速
デバイス４０５からのリードデータ４２３が帰ってきて
いても、アドレス・コマンド一致検出回路が一致を検出
しなければ第一の制御部４０６はマスタ・デバイスに対
して再送要求を返す。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
低速デバイスへのリードアクセス時に低速デバイスから
の応答が得られるまではバス・マスタからのリードアク
セスに対して再送を要求するため、高速同期バスを占有
することがなく、効率的なバス・トランザクションが遂
行できる。

【図面の簡単な説明】

【図１】本発明の一実施例のシステム構成を示す図であ
り、同期バス周波数変換装置を介して低速デバイスを高
速同期バスに接続したときのシステム構成を示す図であ
る。

【図２】本発明の一実施例の同期バス周波数変換装置の
構成を示す図である。

【図３】本発明の一実施例の動作を説明するための図で
あり、高速同期バス側から低速デバイス側へのリードア
クセス要求があったときの動作の流れを表す図である。

【図４】本発明の別の実施例の動作を説明するための図
であり、容量の大きなデータバッファを使用したときの
動作の流れを表す図である。

【図５】従来技術のひとつである、速度調整のための装
置を介して高速同期バスと低速デバイスを接続したとき
の図である。

【図６】従来技術における、速度調整のための装置の構
成を示す図である。

【図７】従来技術における、速度調整のための装置の動
作の流れを表す図である。

【図８】従来技術のひとつである、同期バスを低速で動
作させるときのバス周辺のデバイスの構成を示す図であ
る。

【符号の説明】

１００、２１３、３０４、４０４、５００、６１１、７
０４、８００ 高速同期バス １０１、３０６、４０６、５０１、７０６、８０１ 第
一のデバイス １０２、３０７、４０７、５０２、７０７、８０２ 第
二のデバイス １０３、２１４、３０５、４０５、５０３、６１２、７
０５、８０３ 低速デバイス １０４、２００ 同期バス周波数変換装置 ２０１、３００、４００、６０１、７００ 第一の制御
部 ２０２、３０１、４０１、６０２、７０１ 第二の制御
部 ２０３、３０２、４０２、６０３、７０２ 第一のＦＩ
ＦＯ ２０４、３０３、４０３、６０４、７０３ 第二のＦＩ
ＦＯ ２０５、２１０、６０５、６０８ バス・インタフェー
ス ２０６、２１１、６０６、６０９ ステートマシン ２０７、２１２、６０７、６１０ ＦＩＦＯコントロー
ラ ２０８ アドレス・コマンド一致検出回路 ２０９ アービタ ３１０、３２２、３２４、３２６、７１０ 低速デバイ
スへのリード要求 ３１１、３２５、３２６ 再送要求 ３１２、３１５、３１６、７１１、７１４、７１５ リ
ード要求 ３１３、３１９、４１３、４１９、７１２、７１８ 書
き込み完了通知 ３１４、３２０、４１４、４２０、７１３、７１９ Ｆ
ＩＦＯデータ読み込み要求 ３１７、３１８、３２１、３２３、７１６、７１７、７
２０、７２１ リードデータ ３２８、４２８ リードサイクル起動 ３２９、４２９ 第一のデバイスからのリードデータ ３３０、４３０ ライトサイクル起動 ４１０、４２２、４２４、４２６ 低速デバイスへの連
続データリード要求 ４１２、４１５、４１６ 連続データリード要求 ４１７、４１８、４２１、４２３ 連続リードデータ ５０４、６００ 速度調整のための装置 ７２２、７２３ アクセス不可能な状態

Claims (3)

【特許請求の範囲】
1. 【請求項１】バス・マスタからのアクセスに対しスレー
   ブ側が再送を要求してそのトランザクションを終了する
   ことが可能である同期バスであって、相対的に高速で動
   作している同期バス（「高速同期バス」という）と、相
   対的に低速で動作するデバイス（「低速デバイスとい
   う」）間でのデータ転送を制御する同期バス周波数変換
   装置において、 前記高速同期バスに接続する第一の制御手段と、 前記低速デバイスに接続する第二の制御手段と、 データバッファと、 を備え、 前記データバッファを介して前記第一の制御手段と前記
   第二の制御手段とが接続され、 前記高速同期バス側から前記低速デバイスへのリード要
   求時に、前記第一の制御手段が、前記リードアクセスの
   再送を要求し、前記高速同期バスを解放すると同時に、
   前記リード要求を前記データバッファを介して前記第二
   の制御手段に伝送し、 前記第二の制御手段が前記リードアクセス要求にしたが
   って前記低速デバイスを駆動することにより得た応答を
   もとに、前記高速同期バスを駆動することによって、前
   記リード要求発行元へリードデータを伝送する、ように
   構成されてなることを特徴とする同期バス周波数変換装
   置。
2. 【請求項２】高速同期バスと低速デバイスとの間に配置
   され、データバッファを介してデータの転送を行う同期
   バス周波数変換装置において、 前記高速同期バスに接続する高速デバイスからの前記低
   速デバイスへのリードアクセス時に、前記高速デバイス
   に再送を要求すると同時に、前記低速デバイスへのリー
   ドアクセスを実行しておき、前記高速デバイスから再び
   同一アクセスがあったときには、その結果を返す機能を
   備えたことを特徴とする、同期バス周波数変換装置。
3. 【請求項３】バス・マスタからのアクセスに対しスレー
   ブ側が再送を要求してそのトランザクションを終了する
   ことが可能である同期バスであって、相対的に高速で動
   作している同期バス（「高速同期バス」という）と、相
   対的に低速で動作するデバイス（「低速デバイスとい
   う」）間でのデータ転送を制御する同期バス周波数変換
   装置において、 前記高速同期バスに接続する第一の制御手段と、 前記低速デバイスに接続する第二の制御手段と、 前記第一の制御手段と前記第二の制御手段とを接続する
   データバッファと、 を備え、 前記第一の制御手段は、前記高速同期バスから転送され
   るアドレス・コマンドが前回のものとの一致を検出する
   一致検出手段を備え、 前記高速同期バスに接続するデバイスからの前記低速デ
   バイスへのリードアクセス時に、前記第一の制御手段
   は、前記高速同期バスに接続するデバイスに、再送を要
   求するとともに、前記リード要求を、前記データバッフ
   ァを介して前記第二の制御手段に通知し、前記第二の制
   御手段を介して低速デバイスへのリードアクセスを実行
   しておき、前記高速同期バスに接続するデバイスから再
   び同一アクセスがあったときには、前記第一の制御部は
   前記リードアクセス結果を返す、ことを特徴とする同期
   バス周波数変換装置。