JPH02103649A - 制御装置および情報処理システム - Google Patents

制御装置および情報処理システム

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JPH02103649A
JPH02103649A JP63256504A JP25650488A JPH02103649A JP H02103649 A JPH02103649 A JP H02103649A JP 63256504 A JP63256504 A JP 63256504A JP 25650488 A JP25650488 A JP 25650488A JP H02103649 A JPH02103649 A JP H02103649A
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黒沢　弘幸
Kenji Kubota
窪田　憲治
Moriji Sugimoto
杉本　守二
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御装置および情報処理システムに関し、特
に、キャッシュメモリを搭載した外部記憶制御装置およ
びそれを用いた情報処理システムに適用して効果のある
技術に関する。
〔従来の技術〕
近年の電子計算機システムにおいては、中央処理装置内
のメモリは、たとえばキャッシュメモリは数ｎｓ（ナノ
秒）〜数十ｎｓ、メインメモリは数十ｎｓ〜百数士ｎｓ
と非常に高速のアクセスタイムを有し、かつ中央処理装
置自体の処理速度も当該中央処理装置を構成する大規模
論理集積回路のゲート遅延時間で考えるとｐｓ（ピコ秒
）単位となっている。
一方、このような高速の中央処理装置に接続され、大量
のデータを格納する外部記憶装置として特に重要な位置
を占めるＤ　Ａ　Ｓ　Ｄ　（Ｄｉｒｅｃｔ　Ａｃｃｅｓ
ｓ　Ｓｔｏｒａｇｅ　Ｄｅｖｉｃｅ）の一種である磁気
ディスク装置などにおいては、ヘッドのンーク動作や記
憶媒体である磁気ディスクの回転待ちなどの機械的な動
作などのため、アクセスタイムは数十ｍｓ　（ミリ秒）
程度が限度であり、データ転送速度も１バイト当たり数
百ｎｓと中央処理装置の側に比較して遅く、中央処理装
置と外部記憶装置との間で単位時間当たりに授受可能な
データ量、すなわちデータのスルーブツトが制約される
こととなり、計算機システム全体の処理能力を高める際
に大きな隘路となっている。
ところで、外部記憶装置に格納される大量のデータにお
いては、ある時間内に中央処理装置の側からアクセスさ
れる範囲は一般に比較的狭く、いわゆる局所参照性を有
している。
このため、たとえば、特開昭５９−１００９６４号公報
などに開示されるように、中央処理装置の側に設けられ
、当該中央処理装置に代わって外部との人出力の制御動
作を行う複数のチャネルと外部記憶装置との間に介在す
る外部記憶制御装置に、磁気ディスク装置よりも高速な
アクセスが可能な半導体メモリなどからなるキャッシュ
メモリを搭載させ、磁気ディスク装置に格納されている
データのうちでアクセスされる確率が高いと予想される
ものを随時キャッシュメモリに複写しておき、チャネル
側からの磁気ディスク装置のデータに対するアクセス要
求に対しては、可能な限りキャッシュメモリに複写され
ているデータを用いて高速に応答することで、チャネル
からアクセスタイムの大きな外部記憶装置に直接アクセ
スする頻度を減少させ、システム全体の処理能力を高め
るようにした技術が知られている。
また、上記の従来技術では、複数のチャネルとキャッシ
ュメモリとの間およびキャッシュメモリと外部記憶装置
との間におけるデータの授受を並行して遂行可能な機能
を外部記憶制御装置に持たせることにより、チャネルと
キャッシュメモリとの間およびキャッシュメモリと外部
記憶装置との間におけるデータの授受が競合する場合な
どに、外部記憶制御装置における制御動作自体がチャネ
ルと外部記憶装置との間におけるデータの授受の隘路と
なることを回避している。
〔発明が解決しようとする課題〕
しかしながら、上記の従来技術においては、チャネルと
キャッシュメモリとの間およびキャッシュメモリと外部
記憶装置との間の各々におけるデータ伝送経路の数につ
いては、なんら配慮されておらず、両者の数が等しくな
っているため、たとえば、チャネルとキャッシュメモリ
との間のデータ伝送経路の各々においてアクセス要求さ
れたデータがたまたまキャッシュメモリに存在せず、外
部記憶装置の側に直接にアクセスする必要が生じた場合
などには、このチャネル側のデータ伝送経路がすべて外
部記憶装置の側のデータ伝送経路に接続されて占有され
た状態となり、この時、他のチャネルからキャッジコメ
モリに存在するデータに対するアクセス要求が発生して
も、外部記憶制御装置はこれを受は付けることが不可能
になり、せっかく備えられたキャッシュメモリを有効に
活用することができないという問題がある。
このことは、中央処理装置の側からみれば外部記憶装置
のデータに対するアクセス要求が待たされることを意味
しており、チャネルと外部記憶装置との間におけるデー
タのスループットを低下させ、電子計算機システム全体
の性能低下の一因となる。
そこで、本発明の目的は、上位処理装置と外部記憶装置
との間に介在する制御装置に備えられたキャッシュメモ
リの利用効率を改善して、と位処理装置と外部記憶装置
との間におけるデータのスループットを向上させること
が可能な制御技術を提供することにある。
本発明の他の目的は、上位処理装置から外部記憶装置の
側へのアクセスにおける待ち時間を短縮して、全体の処
理能力を向上させた情報処理システムを提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明・ろかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明になる制御装置は、上位処理装置と、
この上位処理装置との間で授受される情報を記憶する外
部記憶装置との間に介在するとともに、外部記憶装置に
格納される情報の写しを一時的に保持するキャッシュメ
モリを備え、外部記憶装置に格納される情報に対する上
位処理装置からのアクセス要求に対しては、可能な限り
キャッジコメモリに保持されている情報を用いて応答す
る動作を行う制御装置であって、上位処理装置とキャッ
シュメモリとの間における情報の第１の伝達経路の数を
、キャッシュメモリと外部記憶装置との間における情報
の第２の伝達経路の数よりも多くしたものである。
また、本発明になる情報処理システムは、上位処理装置
と、この上位処理装置との間で授受される情報を記憶す
る外部記憶装置と、上位処理装置と外部記憶装置との間
に介在するとともに、外部記憶装置に格納される情報の
写しを一時的に保持するキャッシュメモリを備え、外部
記憶装置に格納される情報に対する上位処理装置からの
アクセス要求に対しては、可能な限りキャッシュメモリ
に保持されている情報を用いて応答する動作を行う制御
装置とからなる情報処理システムであって、上位処理装
置とキャッシュメモリとの間における情報の第１の伝達
経路の数を、キャッシュメモリと外部記憶装置との間に
おける情報の第２の伝達経路の数よりも多くしたもので
ある。
〔作用〕
上記した本発明の制御装置によれば、たとえば、第１の
伝達経路の各々において第２の伝達経路の数だけ、外部
記憶装置に直接にアクセスする状態が生じた場合などで
も、残りの第１の伝達経路により、他の上位処理装置か
らのキャッシュメモリに対するアクセスを並行して実現
することが可能となり、高速なアクセスが可能なキャッ
シュメモリおよび当該キャッシュメモリに格納されたデ
ータの実質的な利用効率が改善され、上位処理装置と外
部記憶装置との間におけるデータのスルーブツトが向上
する。
また、本発明の情報処理システムによれば、たとえば、
任意の上位処理装置による第１の伝達経路を介したキャ
ッジコメモリ内の少なくとも一つのデータへのアクセス
と、他の上位処理装置とキャッシュメモリまたは外部記
憶装置への直接的なアクセスなどとを並行して行うこと
ができ、個々の上位処理装置から外部記憶装置の側への
アクセス要求の待ち時間が減少して、情報処理システム
全体の処理能力が向上する。
〔実施例〕
第１図は、本発明の一実施例である情報処理システムの
構成を示すブロック図であり、第２図はその一部をさら
に詳細に示すブロック図、また、第３図は、その動作の
一例を示す流れ図である。
本実施例の情報処理システムは、中央処理装置Ａと、こ
の中央処理装置Ａの動作を制御するプログラムや処理の
対象となるデータなどが格納される主起（：ｌＦ　Ｂと
、中央処理装置への代わりに主記憶Ｂと外部との間にお
ける情報の入出力を制御する複数のチャネルＣ（上位処
理装置）と、チャネルＣとの間で授受されるデータを記
憶する磁気ディスク装置群４　（外部記憶装置）と、複
数のチャネルＣと磁気ディスク装置群４との間に介在し
、両者間におけるデータや制御情報などの授受を制御す
る動作を行う複数のクラスタｌａ（制御装置）およびク
ラスタｌｂ（制御装置）と、このクラスタ１ａおよび１
ｂを介して、上位のチャネルＣおよび下位の磁気ディス
ク装置群４に接続されるキャッシュメモリ部２とを備え
ている。
このキャッシュメモリ部２は、磁気ディスク装置群４に
格納されるデータの写しが当該磁気ディスク装蓋群４の
内部の記憶媒体おけるのと等価な形式で格納されるキャ
ッシュメモリ２２と、ディレクトリメモリ２２１により
構成されている。
ディレクトリメモリ２２１は、キャッシュメモリ２２内
に格納されているデータの磁気ディスク装置群４の内部
における格納位置情報（シリンダ番号、ヘッド番号）と
、キャッシュメモリ２２の内部における格納位置を示す
アドレスとの対応関係を示す情報や、キャッシュメモリ
２２をを効利用する目的で、当該キャッシュメモリ２２
に対する磁気ディスク装置群４の側からの新たなデータ
の格納および、すでに格納されているデータの追い出し
などの制御を周知のＬＲＵ法（Ｌｅａｓｔ　Ｒｅ５ｅｎ
ｔｌｙ　Ｌｌｓｅｄ　）などに基づいて管理するための
メモリである。
複数のチャネルＣと、磁気ディスク装置群４との間に介
在するクラスタ１ａおよび１ｂは、複数のチャネルパス
２４ａ〜２４ｈと、各々二つのコントロールバス２８ａ
、２８ｂ　（第２の伝達経路）右よびコントロールバス
３０ａ、３０ｂ　（第２の伝達経路）を介して、当該チ
ャネルＣおよび下位の磁気ディスク装置群４にそれぞれ
接続されている。
なお、本実施例の場合、クラスタ１ａおよび１ｂは構成
および機能などが互いに等しいので、重複を避けるため
以下の構成および動作の説明は主としてクラスタ１ａの
側について行うことにする。
磁気ディスク装置群４に接続されるクラスタ１ａの二つ
のコントロールバス２８　ａオヨヒ２８　ｂは、コント
ロールインターフェイス制御１ａ１５ａおよび１５ｂを
介して複数のデータバッファ１３ａおよび１３ｂにそれ
ぞれ接続されている。
コントロールインターフェイス制御部１５ａおよび１５
ｂは、二つのキャッシュ上位バス２９ａおよび２９ｂ（
第２の伝達経路）を介してキャッシュメモリ部２のキャ
ッシュメモリ２２に接続されている。
さらに、コントロールインターフェイス制御部１５ａ、
１５ｂは、磁気ディスク装置群４およびキャッシュメモ
リ部２の制御を行う複数のマイクロプロセッサ１４ａお
よび１４ｂによって互いに独立に制御されており、磁気
ディスク装置群４と、複数のデータバッファ１３ａ、１
３ｂおヨヒキャッシュメモリ２２に対する接続を随時切
り換える操作を行う。
また、クラスタ１ａおよび１ｂから磁気ディスク装置群
４に至るコントロールバス２８ａ、２８ｂおよび３０ａ
、３０ｂの経路には、当該磁気ディスク装置群４の中か
ら特定の磁気ディスク装置を選択するなどの操作を行う
コントロールスイッチ３が設けられている。
一方、本実施例の場合には、クラスタ１ａを上位のチャ
ネルＣに接続する複数のチャネルパス２４ａ〜２４ｈは
、チャネルスイッチ部１１および４つのチャネルポート
１２ａ、１２ｂ、１２ｃ。
１２ｄ（第１の伝達経路）を介して前記データバッファ
１３ａおよび１３ｂのいずれにも接続可能にされ、さら
に４つのチャネルポート１２ａ〜１２ｄは４つのキャッ
シュ上位バス２５ａ、２５ｂ。
２５ｃ、２５ｄ　（第１の伝達経路）の各々を介して個
別にキャッシュメモリ２２に接続されている。
４つのチャネルポート１２ａ〜１２ｄは、主としてチャ
ネルパス２４ａ〜２４ｈおよびキャッシュメモリ部２の
制御を行う複数のマイクロプロセッサ１０ａ、１０ｂ、
１０ｃ、１０ｄによって互いに独立に制御されており、
チャネルスイッチ部１１を介して当該チャネルポー）１
２ａ〜１２ｄに接続されるチャネルパス２４ａ〜２４ｈ
のいずれかの、データバッファ１３ａ、１３ｂまたはキ
ャッシュメモリ２２に対する接続を随時切り換える操作
を行うものである。
また、チャネルスイッチ部１１は、第２図に示されるよ
うに、複数のチャネルパス２４ａ〜２４ｈの各々の制御
を行うインターフェイス制御部１１０ａ〜１１０ｈと、
当該インターフェイス制御部１１０ａ〜１１０ｈと複数
のチャネルポート１２ａ〜ｍ２ｄとの接続を制御するス
イッチ制御部１２０とで構成されている。
そして、スイッチ制御部１２０は、上位のチャネルＣの
側からチャネルパス２４ａ〜２４ｈに発行されたアクセ
ス要求の到来時にインターフェイス制御部１１０ａ〜１
１０ｈの側から発行される起動受付信号１１１ａを契機
として、複数のチャネルポート１２ａ〜１２ｄから出力
される当該チャネルポートが使用可能であることを示す
ＰＲＴＦＲＥＥ信号１２２ａ　〜１２２ｄを調べ、いず
れかに接続可能な場合には、ＡＣＴ信号１１２ａ〜１１
２ｈを、いずれにも接続不能の場合にＢＵＳＹ信号１１
３ａ〜１１３ｈを応答する動作を行うとともに、選択さ
れたチャネルポート１２ａ〜１２ｄに対しては、当該チ
ャネルポートを占有することを示すＰＲＴＳＥＬ信号１
２１ａ　〜１２１ｄを送出する動作を行うものである。
次に、本実施例の情報処理システムの動作を、第３図の
流れ図などを参照しながら説明する。
まず、チャネルスイッチ部１１は複数のチャネルＣから
のチャネルパス２４ａ〜２４ｈに対するアクセス要求の
有無を監視しくステップ３０１）、チャネルスイッチ部
１１のインターフェイス制御部１１０ａ　〜１１０ｈは
チャネルパス１１５ａ〜１１５ｈに発行されたアクセス
要求を受けると、スイッチ制御部１２０に対する起動受
付信号１１１ａ〜１ｌｌｈをＯＮにする。
スイッチ制御部１２０はこれを契機として、チャネルポ
ート１２ａ〜１２ｄの中の一つを選ぶ為チャネルポート
１２ａ〜１２ｄから出力されるＰＲＴＦＲＥＥ信号１２
２ａ〜１２２ｄの状態を調べて、使用可能なチャネルポ
ートの有無を確認する（ステップ３０２）。
そして、ＰＲＴＦＲＥＥ信号１２２　ａ〜ｌ　２２ｄが
ＯＮになっている使用可能なチャネルポートがあればそ
の中の一つを選択するとともに、選択されたチャネルポ
ートに対応するＰＲＴＳＥＬ信号１２１ａ〜１２１ｄを
ＯＮにし、さらにアクセス要求を受けたインタフェース
制御部１１０ａ〜１１０ｈに対して、対応するＡＣＴ信
号１１２ａ〜１１２ｈをＯＮにする（ステップ３０３）
。
また、前記ステップ３０２においてすべてのチャネルポ
ート１２ａ〜１２ｄが既にＢＵＳＹ　（使用中）状態で
あったら、スイッチ制御部１２０は、当該アクセス要求
を受けたインターフェイス制御部１１０ａ　〜１１０ｈ
に対応するＢＵＳＹ信号１１３３〜１１３ｈをＯＮにし
て、チャネルＣの側のアクセス拒否を報告しくステップ
３０７）、ステップ３０１の処理にもどる。
こうして、チャネルポート１２ａ〜１２ｄの中の一つが
選択されると、選択された当該チャネルポートに対応す
るマイクロプロセッサ１０３〜１０ｄは、チャネルＣか
ら到来する磁気ディスク装置群４に対する目的のデータ
の読み出しまたは書き込みを指示するコマンドを解読し
、アクセス要求の対象となるデータがキャッシュメモリ
２２に格納されているか否かを調べる（ステップ３０４
）。
これは、チャネルＣから到来する前記コマンドにパラメ
ータとして随伴する目的のデータの磁気ディスク装置群
４における格納位置情報（シリンダ番号、ヘッド番号）
などに基づいてディレクトリメモリ２２１を探索するこ
とにより可能である。
そして、キャッシュメモリ２２に目的のデータが存在す
る場合（これをヒツトという）には、前述のようにして
選択されたチャネルポート１２ａ〜１２ｄの一つ、およ
びチャネルスイッチ部１１を経由して、キャッシュメモ
リ２２とチャネルＣとの間で当該データの高速な転送が
実行され（ステップ３０５，３０６）、その後前記ステ
ップ３０１の処理にもどる。
一方、キャッシュメモリ２２内に目的のデータが存在し
ない場合（これをミスという）には、コントロールイン
ターフェイス制御部１５ａまたは１５ｂが使用可能か否
かを調べる（ステップ３０８）。
これは、チャネルポート１２ａ〜１２ｄの側を制御する
マイクロプロセッサ１０ａ〜１０ｄと、コントロールイ
ンターフェイス制？１１１部１５ａ、１５ｂの側を制御
するマイクロプロセッサ１４ａ。
１４ｂとの間の図示しないインターフェイスを介した連
携動作によって行われる。
すなわち、マイクロプロセッサ１０ａ〜１０ｄは、たと
えば、マイクロプロセッサ１４ａ、１４ｂのステータス
レジスタを参照し、コントロールインターフェイス制御
部１５ａおよび１５ｂが使用可能か否かを判定する。
そして、使用可能なコントロールインターフェイス制御
１１５ａ、１５ｂがあるならばその一つを選択しくステ
ップ３０９）　、チャネルスイッチ部１１、選択された
チャネルポート１２ａ〜１２ｄの一つ、データバッファ
１３ａまたは１３ｂ。
コントロールインターフェイス制御部１５ａまたは１５
ｂを経由して、チャネルＣと磁気ディスク装置群４との
間でアクセス要求のあったデータの転送を行い（ステッ
プ３１０，３１１）、その後前記ステップ３０１にもど
る。
この場合には、マイクロプロセッサ１０１〜１０ｄとマ
イクロプロセッサ１４ａ、１４ｂとは図示しない前記イ
ンターフェイスを介して同期をとりつつデータの転送処
理を実行する。
一方、前記ステップ３０８においてコントロールインタ
ーフェイス制御部１５ａおよび１５ｂの双方がＢＵＳＹ
の場合には、マイクロプロセッサ１０ａ〜１０ｄはチャ
ネルポート１２ａ　〜１２ｄのＰＲＴＦＲＥＥ信号１２
２ａ　〜１２２ｄを○ＦＦにし、スイッチ制御部１２０
はインターフェイス制御部１１０ａ　〜１１０ｈｌ：対
するＢＵＳＹ信号１１３ａ〜１１３ｈをＯＮにし、これ
を検知したインターフェイス制？１１部１１０ａ〜１１
０ｈはチャネルＣに対してアクセス要求の拒否（ＢＵＳ
Ｙ）を報告しくステップ３０７）、その後ステップ３０
１の処理にもどる。
ここで、コントロールインターフェイス制御部１５ａ、
１５ｂがＢＵＳＹになる場合は２種類ある。
その一つは、チャネルポート１２ａ〜１２ｄ１データバ
ツフア１３ａ、１３ｂを経由して、チャネルＣから磁気
ディスク装置群４に対して直接的にアクセスする場合で
ある。この場合は、チャネルポート１２ａ〜１２ｄの中
の一つがコントロールインターフェイス制御部１５８〜
１５ｂの一つと接続状態にある。
他の一つは、キャッシュメモリ２２と磁気ディスク装置
群４との間でデータの転送処理を行う場合である。すな
わち、キャッシュメモリ２２内に書き込まれたデータを
実際に磁気ディスク装置群４の所定の格納位置に書き込
む場合、あるいは磁気ディスク装置群４に格納されてい
る一部のデータを将来のアクセス要求に備えて先読みし
キャッシュメモリ２２に複写する場合などであり、いず
れの場合もチャネルポート１２ａ〜１２ｄはコントロー
ルインターフェイス制御１１％１５１および１５ｂとは
接続状態にならない。
このように、本実施例の場合には、クラスタ１ａおよび
１ｂの各々において、コントロールインターフェイス制
御部１５ａ、１５ｂおよびキャッシュ下位パス２９ａ、
２９ｂの２系統に対して、チャネルポート１２ａ〜１２
ｄおよびキャッシュ上位パス２５ａ〜２５ｄはそれより
も多い４系統実装されているので、チャネルＣからのア
クセス要求がキャッシュメモリ２２に格納されているデ
ータに対するものならば最大４つのチャネルＣとキャッ
シュメモリ２２との間で並行してデータの授受が可能で
あるとともに、たまたまいくつかのチャネルＣからのア
クセス要求があったデータがキャッシュメモリ２２の内
部に存在せず、チャネルポート１２ａ〜１２ｄがコント
ロールインターフェイス制御部１５ａ、１５ｂと接続状
態となっても、高々２系統のチャネルポートがＢＵＳＹ
となるだけで、残り２系統のチャネルポートは他のチャ
ネルＣからのアクセス要求を受は付けることが可能とな
る。
すなわち、従来のように、磁気ディスク装置群４の側の
コントロールインターフェイス制御部１５ａ、１５ｂお
よびキャッシニ下位パス２９ａ。
２９ｂの数に制約されることなく、アクセス要求のあっ
たデータがキャッシュメモリ２２に存在する場合には、
それを利用した高速な応答が可能となり、チャネルＣと
磁気ディスク装置群４との間におけるデータのスルーブ
ツトが向上する。
また、任意のチャネルＣによる第１の伝達経路を介した
キャッシュメモリ２２内の少なくとも一つのデータへの
アクセスと、他のチャネルＣとキャッシュメモリ２２ま
たは磁気ディスク装置群４への直接的なアクセスなどと
を並行して行うことができ、個々のチャネルＣから磁気
ディスク装置群４の側へのアクセス要求の待ち時間など
が減少して、情報処理システム全体の処理能力が向上す
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、前記実施例ではクラスタ当たり２系統のコン
トロールインターフェイス制御部に対して、４系統のチ
ャネルポートを装備した場合について説明したが、この
数に限定されるものでないことは言うまでもない。
また、前記実施例の場合には、外部記憶装置の一例とし
て磁気ディスク装置を使用する場合について説明したが
、これに限らず、他の外部記憶装置であってもよい。
〔発明の効果〕
本願にふいて開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。
すなわち、本発明の制御装置によれば、上位処理装置と
、この上位処理装置との間で授受される情報を記憶する
外部記憶装置との間に介在するとともに、前記外部記憶
装置に格納される前記情報の写しを一時的に保持するキ
ャッシュメモリを備え、前記外部記憶装置に格納される
前記情報に対する前記上位処理装置からのアクセス要求
に対しては、可能な限り前記キャッシュメモリに保持さ
れている前記情報を用いて応答する動作を行う制御装置
であって、前記上位処理装置と前記キャッシュメモリと
の間にふける前記情報の第１の伝達経路の数を、前記キ
ャッシュメモリと前記外部記憶装置との間における前記
情報の第２の伝達経路の数よりも多くしたので、たとえ
ば、第１の伝達経路の各々において第２の伝達経路の数
だけ、外部記憶装置に直接にアクセスする状態が生じた
場合などでも、残りの第１の伝達経路により、他の上位
処理装置からのキャッシュメモリに対するアクセスを並
行して実現することが可能となり、高速なアクセスが可
能なキャッシュメモリおよび当該キャッシュメモリに格
納されたデータの実質的な利用効率が改善され、上位処
理装置と外部記憶装置との間におけるデータのスループ
ットが向上する。
また、本発明の情報処理システムによれば、上位処理装
置と、この上位処理装置との間で授受される情報を記憶
する外部記憶装置と、前記上位処理装置と前記外部記憶
装置との間に介在するとともに、前記外部記憶装置に格
納される前記情報の写しを一時的に保持するキャッシュ
メモリを備え、前記外部記憶装置に格納される前記情報
に対する前記上位処理装置からのアクセス要求に対して
は、可能な限り前記キャッシュメモリに保持されている
前記情報を用いて応答する動作を行う制御装置とからな
る情報処理システムであって、前記上位処理装置と前記
キャッシュメモリとの間における前記情報の第１の伝達
経路の数を、前記キャッシュメモリと前記外部記憶装置
との間における前記情報の第２の伝達経路の数よりも多
くしたので、たとえば、任意の上位処理装置による第１
の伝達経路を介したキャッシュメモリ内の少なくとも一
つのデータへのアクセスと、他の上位処理装置とキャッ
シュメモリまたは外部記憶装置への直接的なアクセスな
どとを並行して行うことができ、個々の上位処理装置か
ら外部記憶装置の側へのアクセス要求の待ち時間が減少
して、情報処理システム全体の処理能力が向上する。
【図面の簡単な説明】
第１図は本発明の一実施例である情報処理システムの構
成を示すブロック図、 第２図はその一部をさらに詳細に示すブロック図、 第３図は本発明の一実施例である情報処理システムの動
作の一例を示す流れ図である。 ｌａ、ｌｂ・・・クラスタ（制御装置〉、１０ａ〜１０
ｄ・・・マイクロプロセッサ（制御手段）、１１・・・
チャネルスイッチ部、１１０ａ〜１１０ｈ・・・インタ
ーフェイス制御部、１１１ａ・・・起動受付信号、１２
０・・・スイッチ制御部、１２ａ〜１２ｄ・・・チャネ
ルポート（第１の伝達経路）、２４ａ〜２４ｈ・・・チ
ャネルパス、２５ａ〜２５ｄ・・・キャッシュ上位ハス
（第１の伝達経路）、１３ａ、１３ｂ・・・データバッ
ファ、１４ａ、１４ｂ・・・マイクロプロセッサ（制御
手段）、１５ａ、１５ｂ・・・コントロールインターフ
ェイス制御部（第２の伝達経路）、２８ａ、２８ｂ、３
０ａ、３０ｂ・・・コントロールパス（第２の伝達経路
）、２９ａ、２９ｂ・・・キャッシュ下位パス（第２の
伝達経路）、２・・・キャッシュメモリ部、２２・・・
キャッシュメモリ、２２１・・・ディレクトリメモリ、
３・・・コントロールスイッチ、４・・・磁気ディスク
装置群（外部記憶装置）、Ａ・・・中央処理装置（上位
処理装置）、Ｂ・・・主記憶、Ｃ・・・チャネル（上位
処理装置）。

Claims (1)

  1. 【特許請求の範囲】 １、上位処理装置と、この上位処理装置との間で授受さ
    れる情報を記憶する外部記憶装置との間に介在するとと
    もに、前記外部記憶装置に格納される前記情報の写しを
    一時的に保持するキャッシュメモリを備え、前記外部記
    憶装置に格納される前記情報に対する前記上位処理装置
    からのアクセス要求に対しては、可能な限り前記キャッ
    シュメモリに保持されている前記情報を用いて応答する
    動作を行う制御装置であって、前記上位処理装置と前記
    キャッシュメモリとの間における前記情報の第１の伝達
    経路の数を、前記キャッシュメモリと前記外部記憶装置
    との間における前記情報の第２の伝達経路の数よりも多
    くしたことを特徴とする制御装置。 ２、前記第１の伝達経路による前記上位処理装置と前記
    キャッシュメモリとの間における前記情報の授受と、前
    記第２の伝達経路による前記キャッシュメモリと前記外
    部記憶装置との間における前記情報の授受とを独立に行
    う複数の制御手段を備えた請求項１記載の制御装置。 ３、上位処理装置と、この上位処理装置との間で授受さ
    れる情報を記憶する外部記憶装置と、前記上位処理装置
    と前記外部記憶装置との間に介在するとともに、前記外
    部記憶装置に格納される前記情報の写しを一時的に保持
    するキャッシュメモリを備え、前記外部記憶装置に格納
    される前記情報に対する前記上位処理装置からのアクセ
    ス要求に対しては、可能な限り前記キャッシュメモリに
    保持されている前記情報を用いて応答する動作を行う制
    御装置とからなる情報処理システムであって、前記上位
    処理装置と前記キャッシュメモリとの間における前記情
    報の第１の伝達経路の数を、前記キャッシュメモリと前
    記外部記憶装置との間における前記情報の第２の伝達経
    路の数よりも多くしたことを特徴とする情報処理システ
    ム。 ４、前記制御装置には、前記第１の伝達経路による前記
    上位処理装置と前記キャッシュメモリとの間における前
    記情報の授受と、前記第２の伝達経路による前記キャッ
    シュメモリと前記外部記憶装置との間における前記情報
    の授受とを独立に行う複数の制御手段を備えた請求項３
    記載の情報処理システム。
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