JPH10340584A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10340584A JPH10340584A JP15126597A JP15126597A JPH10340584A JP H10340584 A JPH10340584 A JP H10340584A JP 15126597 A JP15126597 A JP 15126597A JP 15126597 A JP15126597 A JP 15126597A JP H10340584 A JPH10340584 A JP H10340584A
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Abstract
(57)【要約】
【課題】 半導体記憶装置において、メモリセルのデー
タ保持部の安定度を損うことなく大きくし、またセンス
を不要にする。 【解決手段】 メモリセルはリード動作用のデジット線
ＤＲを１本有している。リード動作の初期に、パルス発
生回路ＰＧにより、ＭＯＳトランジスタＭ１１が短時間
オン状態になるようにワンショットパルスがＭＯＳトラ
ンジスタＭ１１に加えられ、その結果デジット線ＤＲは
電源電位Ｖｃｃまで引き上げられる。デジット線ＤＲの
接地電位への引き下げは、ＭＯＳトランジスタＭ５、Ｍ
６によって行なわれる。
タ保持部の安定度を損うことなく大きくし、またセンス
を不要にする。 【解決手段】 メモリセルはリード動作用のデジット線
ＤＲを１本有している。リード動作の初期に、パルス発
生回路ＰＧにより、ＭＯＳトランジスタＭ１１が短時間
オン状態になるようにワンショットパルスがＭＯＳトラ
ンジスタＭ１１に加えられ、その結果デジット線ＤＲは
電源電位Ｖｃｃまで引き上げられる。デジット線ＤＲの
接地電位への引き下げは、ＭＯＳトランジスタＭ５、Ｍ
６によって行なわれる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＣＭＯＳおよびＢｉＣＭＯＳによって構成され
るＳＲＡＭに関する。
し、特にＣＭＯＳおよびＢｉＣＭＯＳによって構成され
るＳＲＡＭに関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、図１０に示す
ように、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４で
構成されるデータ記憶部分と、データの入出力を制御す
るＭＯＳトランジスタＭ７、Ｍ９と、ＭＯＳトランジス
タＭ７、Ｍ９のオン／オフを制御するワード線ＷＬと、
データの伝達を行うデジット線Ｄ、ＤＢと、データ読み
出し時の負荷となるＭＯＳトランジスタＭ１５、Ｍ１６
と、読み出し時に、デジット線Ｄ、ＤＢの電位差を増幅
するセンスアンプＳＡと、書き込み時に、デジット線
Ｄ、ＤＢをドライブする書き込み回路ＷＣを有してい
る。
ように、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４で
構成されるデータ記憶部分と、データの入出力を制御す
るＭＯＳトランジスタＭ７、Ｍ９と、ＭＯＳトランジス
タＭ７、Ｍ９のオン／オフを制御するワード線ＷＬと、
データの伝達を行うデジット線Ｄ、ＤＢと、データ読み
出し時の負荷となるＭＯＳトランジスタＭ１５、Ｍ１６
と、読み出し時に、デジット線Ｄ、ＤＢの電位差を増幅
するセンスアンプＳＡと、書き込み時に、デジット線
Ｄ、ＤＢをドライブする書き込み回路ＷＣを有してい
る。
【０００３】次に、本従来例の動作について説明する。
読み出し状態では、ワード線ＷＬが高電位になり、ＭＯ
ＳトランジスタＭ７、Ｍ９がオンとなる。メモリセルの
情報に応じてデジット線Ｄ、ＤＢいずれか一方に読み出
し電流Ｉ1（ＭＯＳトランジスタＭ２がオンの場合）ま
たはＩ2（ＭＯＳトランジスタＭ４がオンの場合）が流
れ、負荷ＭＯＳトランジスタＭ１４、Ｍ１５によって、
電流の流れているデジット線は電源電位Ｖｃｃより０．
１Ｖ程度低い電位に、電流の流れていないもう一方のデ
ジット線はＶｃｃと同電位となり、その電位差はセンス
アンプＳＡによって増幅される。
読み出し状態では、ワード線ＷＬが高電位になり、ＭＯ
ＳトランジスタＭ７、Ｍ９がオンとなる。メモリセルの
情報に応じてデジット線Ｄ、ＤＢいずれか一方に読み出
し電流Ｉ1（ＭＯＳトランジスタＭ２がオンの場合）ま
たはＩ2（ＭＯＳトランジスタＭ４がオンの場合）が流
れ、負荷ＭＯＳトランジスタＭ１４、Ｍ１５によって、
電流の流れているデジット線は電源電位Ｖｃｃより０．
１Ｖ程度低い電位に、電流の流れていないもう一方のデ
ジット線はＶｃｃと同電位となり、その電位差はセンス
アンプＳＡによって増幅される。
【０００４】書き込み動作では、ワード線ＷＬが高電位
の状態で、書き込み回路ＷＣによりデジット線Ｄ、ＤＢ
の一方を接地電位に、もう一方をＶｃｃにし、ＭＯＳト
ランジスタＭ７、Ｍ９を通してメモリセルにデータを書
き込む。
の状態で、書き込み回路ＷＣによりデジット線Ｄ、ＤＢ
の一方を接地電位に、もう一方をＶｃｃにし、ＭＯＳト
ランジスタＭ７、Ｍ９を通してメモリセルにデータを書
き込む。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は下記のような問題点があった。
記憶装置は下記のような問題点があった。
【０００６】第１の問題点は、読み出し動作において、
メモリセルとセンスアンプ部でＤＣ電流を消費すること
である。その理由は、読み出し動作において、メモリセ
ル内のデータ保持をしているＭＯＳトランジスタＭ３、
Ｍ４に電流が流れるのと、デジット線Ｄ、ＤＢの電位差
が小さいために、電位増幅用のセンスアンプを必要とす
るからである。
メモリセルとセンスアンプ部でＤＣ電流を消費すること
である。その理由は、読み出し動作において、メモリセ
ル内のデータ保持をしているＭＯＳトランジスタＭ３、
Ｍ４に電流が流れるのと、デジット線Ｄ、ＤＢの電位差
が小さいために、電位増幅用のセンスアンプを必要とす
るからである。
【０００７】第２の問題点は、メモリセル内のデータ保
持をしているＭＯＳトランジスタＭ３、Ｍ４に電流を流
しているため、あまり大きな読み出し電流をとることが
できず、デジット線Ｄ、ＤＢの応答速度を高めるために
は、ＭＯＳトランジスタＭ１４、Ｍ１５のインピーダン
スを小さくするため、デジット線Ｄ、ＤＢの電位差が
０．１Ｖしか得られないことである。その理由は、メモ
リセル内のデータ保持部分にあまり大きな電流を流す
と、その電流により、データ保持部に電位変動が生じ、
データ保持の安定性が低下してしまうためである。
持をしているＭＯＳトランジスタＭ３、Ｍ４に電流を流
しているため、あまり大きな読み出し電流をとることが
できず、デジット線Ｄ、ＤＢの応答速度を高めるために
は、ＭＯＳトランジスタＭ１４、Ｍ１５のインピーダン
スを小さくするため、デジット線Ｄ、ＤＢの電位差が
０．１Ｖしか得られないことである。その理由は、メモ
リセル内のデータ保持部分にあまり大きな電流を流す
と、その電流により、データ保持部に電位変動が生じ、
データ保持の安定性が低下してしまうためである。
【０００８】本発明の目的は、メモリセルのデータ保持
の安定性を低下させることなく、読み出し電流の増加を
実現し、読み出し時のデジット線電位の振幅を増大さ
せ、センスアンプが不要な回路構成の半導体記憶装置を
提供することにある。
の安定性を低下させることなく、読み出し電流の増加を
実現し、読み出し時のデジット線電位の振幅を増大さ
せ、センスアンプが不要な回路構成の半導体記憶装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、１本の読み出し用デジット線と、デジット線を電源
電位に引き上げるＭＯＳトランジスタと、メモリセル内
に、データ安定性を低下させることなくデジット線を接
地電位に引き下げるＭＯＳトランジスタを有している。
は、１本の読み出し用デジット線と、デジット線を電源
電位に引き上げるＭＯＳトランジスタと、メモリセル内
に、データ安定性を低下させることなくデジット線を接
地電位に引き下げるＭＯＳトランジスタを有している。
【００１０】メモリセルの読み出し電流を流すＭＯＳト
ランジスタは、データ保持部分のＭＯＳトランジスタに
ゲートが接続されているため、保持部分に読み出し電流
が流れることはない。そのため、メモリセルの安定度を
問題にすることなく、読み出し電流を大きくすることが
可能になる。リード動作用デジット線に大きな電流が流
せるので、短時間でリード動作用デジット線を引き下げ
ることが可能になる。ただしメモリセル自身には、リー
ド動作用デジット線を引き上げる作用がないので、リー
ド動作用デジット線の引き上げはデジット線制御用ＭＯ
Ｓトランジスタによって行われる。
ランジスタは、データ保持部分のＭＯＳトランジスタに
ゲートが接続されているため、保持部分に読み出し電流
が流れることはない。そのため、メモリセルの安定度を
問題にすることなく、読み出し電流を大きくすることが
可能になる。リード動作用デジット線に大きな電流が流
せるので、短時間でリード動作用デジット線を引き下げ
ることが可能になる。ただしメモリセル自身には、リー
ド動作用デジット線を引き上げる作用がないので、リー
ド動作用デジット線の引き上げはデジット線制御用ＭＯ
Ｓトランジスタによって行われる。
【００１１】その結果、従来例のようにデジット線の応
答速度を改善するための負荷ＭＯＳトランジスタが不要
になり、読み出し動作時にメモリセルを流れるＤＣ電流
を削減できる。また、センスアンプが消費していたＤＣ
電流も削減される。
答速度を改善するための負荷ＭＯＳトランジスタが不要
になり、読み出し動作時にメモリセルを流れるＤＣ電流
を削減できる。また、センスアンプが消費していたＤＣ
電流も削減される。
【００１２】本発明の実施態様によれば、デジット線
は、リード動作用１本とライト動作用の２本を有し、該
メモリセルに、データ保持部に電流を流入させることな
く、リード動作用デジット線に読み出し電流を流せる電
流経路を有する。
は、リード動作用１本とライト動作用の２本を有し、該
メモリセルに、データ保持部に電流を流入させることな
く、リード動作用デジット線に読み出し電流を流せる電
流経路を有する。
【００１３】本発明の実施態様によれば、ワード線は、
リード動作用とライト動作用の２系統を有し、ライト動
作用デジット線２本のうち１本がリード動作用デジット
線と共用化されている。
リード動作用とライト動作用の２系統を有し、ライト動
作用デジット線２本のうち１本がリード動作用デジット
線と共用化されている。
【００１４】本発明の実施態様によれば、ワード線は、
リード動作用とライト動作用の２系統を有し、デジット
線は、リード動作用１本とライト動作用１本を有する。
リード動作用とライト動作用の２系統を有し、デジット
線は、リード動作用１本とライト動作用１本を有する。
【００１５】本発明の実施態様によれば、ライト動作用
デジット線がリード動作用デジット線と共用化されてい
る。
デジット線がリード動作用デジット線と共用化されてい
る。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１は本発明の第１の実施の形態の半導体
記憶装置の回路図である。ＭＯＳトランジスタＭ１〜Ｍ
４はデータを保持するラッチ回路を形成している。ＭＯ
ＳトランジスタＭ５、Ｍ６がリード動作において、読み
出し電流を流す役目をする。ＭＯＳトランジスタＭ７〜
Ｍ１０はライト動作において、ＭＯＳトランジスタＭ１
〜Ｍ４で形成されるラッチ回路の反転動作を行う。ＷＬ
はＭＯＳトランジスタＭ５、Ｍ７、Ｍ９のオン／オフを
コントロールするワード線、ＤＲはリード動作用のデジ
ット線、ＤＷ、ＤＷＢはライト動作用のデジット線であ
る。ＭＯＳトランジスタＭ１１は、リード動作の初期に
おいて、デジット線ＤＲを引き上げる役目をする。ＭＯ
ＳトランジスタＭ１１はクロック信号を元に、ワンショ
ットのパルスを発生する回路ＰＧでドライブされる。デ
ータ出力部において、ＭＯＳトランジスタＭ１２、Ｍ１
３は、デジット線ＤＲが高電位の時にラッチをかけ、デ
ジット線ＤＲがフローティングになるのを防止する。Ｙ
はデジット線の選択信号で、非選択時にＭＯＳトランジ
スタＭ１１の動作を停止するのと同時に、ＭＯＳトラン
ジスタＭ１４によってデジット線ＤＲを低電位に固定す
る役目をする。
記憶装置の回路図である。ＭＯＳトランジスタＭ１〜Ｍ
４はデータを保持するラッチ回路を形成している。ＭＯ
ＳトランジスタＭ５、Ｍ６がリード動作において、読み
出し電流を流す役目をする。ＭＯＳトランジスタＭ７〜
Ｍ１０はライト動作において、ＭＯＳトランジスタＭ１
〜Ｍ４で形成されるラッチ回路の反転動作を行う。ＷＬ
はＭＯＳトランジスタＭ５、Ｍ７、Ｍ９のオン／オフを
コントロールするワード線、ＤＲはリード動作用のデジ
ット線、ＤＷ、ＤＷＢはライト動作用のデジット線であ
る。ＭＯＳトランジスタＭ１１は、リード動作の初期に
おいて、デジット線ＤＲを引き上げる役目をする。ＭＯ
ＳトランジスタＭ１１はクロック信号を元に、ワンショ
ットのパルスを発生する回路ＰＧでドライブされる。デ
ータ出力部において、ＭＯＳトランジスタＭ１２、Ｍ１
３は、デジット線ＤＲが高電位の時にラッチをかけ、デ
ジット線ＤＲがフローティングになるのを防止する。Ｙ
はデジット線の選択信号で、非選択時にＭＯＳトランジ
スタＭ１１の動作を停止するのと同時に、ＭＯＳトラン
ジスタＭ１４によってデジット線ＤＲを低電位に固定す
る役目をする。
【００１８】また、本発明の第２の実施の形態の変形例
として、図２に示すように、メモリセルのデータ反転回
路をＭ７、Ｍ９のように構成してもよい。この場合は、
図１の実施形態と比較してメモリセルを構成するＭＯＳ
トランジスタの数を削減することが可能であるが、デー
タ保持部に電流が流れるので、安定性に留意した設計が
必要になる。
として、図２に示すように、メモリセルのデータ反転回
路をＭ７、Ｍ９のように構成してもよい。この場合は、
図１の実施形態と比較してメモリセルを構成するＭＯＳ
トランジスタの数を削減することが可能であるが、デー
タ保持部に電流が流れるので、安定性に留意した設計が
必要になる。
【００１９】次に、本実施形態の動作について、図１〜
３を参照して詳細に説明する。
３を参照して詳細に説明する。
【００２０】まず、ワード線ＷＬおよび選択信号Ｙが高
電位になり、メモリセルおよびデジット線ＤＲが選択状
態であるものとする。次に、パルス発生回路ＰＧによ
り、リード動作の初期に、短時間ＭＯＳトランジスタＭ
１１がオン状態になるよう、ワンショットのパルスが印
加され、デジット線ＤＲは電源電位Ｖｃｃまで引き上げ
られる。その後メモリセルのデータが、読み出し電流が
０となる（ＭＯＳトランジスタＭ６がオフ）の状態を記
憶している場合、デジット線ＤＲの電位は図３で実線で
示すように高電位を保ったままになる。この時ＤＯＢ、
ＹＢは低電位になっているので、ＭＯＳトランジスタＭ
１２、１３がオン状態になり、デジット線ＤＲを高電位
に保持しつづける。逆に、メモリセルのデータが、読み
出し電流を流す（ＭＯＳトランジスタＭ６がオン）の状
態を記憶している場合、デジット線ＤＲの電位は図３に
点線で示されるように、高電位から低電位に引き下げら
れる。この時、データ出力ＤＯＢが低電位から高電位に
反転するまでの間、ＭＯＳトランジスタＭ１２、Ｍ１３
がオン状態になっているので、デジット線ＤＲを引き上
げるように作用するが、ＭＯＳトランジスタＭ１２、Ｍ
１３の素子サイズを小さくしておけば、メモリセルによ
る引き下げを阻害することはない。
電位になり、メモリセルおよびデジット線ＤＲが選択状
態であるものとする。次に、パルス発生回路ＰＧによ
り、リード動作の初期に、短時間ＭＯＳトランジスタＭ
１１がオン状態になるよう、ワンショットのパルスが印
加され、デジット線ＤＲは電源電位Ｖｃｃまで引き上げ
られる。その後メモリセルのデータが、読み出し電流が
０となる（ＭＯＳトランジスタＭ６がオフ）の状態を記
憶している場合、デジット線ＤＲの電位は図３で実線で
示すように高電位を保ったままになる。この時ＤＯＢ、
ＹＢは低電位になっているので、ＭＯＳトランジスタＭ
１２、１３がオン状態になり、デジット線ＤＲを高電位
に保持しつづける。逆に、メモリセルのデータが、読み
出し電流を流す（ＭＯＳトランジスタＭ６がオン）の状
態を記憶している場合、デジット線ＤＲの電位は図３に
点線で示されるように、高電位から低電位に引き下げら
れる。この時、データ出力ＤＯＢが低電位から高電位に
反転するまでの間、ＭＯＳトランジスタＭ１２、Ｍ１３
がオン状態になっているので、デジット線ＤＲを引き上
げるように作用するが、ＭＯＳトランジスタＭ１２、Ｍ
１３の素子サイズを小さくしておけば、メモリセルによ
る引き下げを阻害することはない。
【００２１】次に、ライト動作について説明する。ライ
ト動作は従来例と同じである。ワード線ＷＬが高電位で
メモリセルが選択状態の時、デジット線ＤＷが高電位、
デジット線ＤＷＢが低電位の場合、図１の実施形態では
ＭＯＳトランジスタＭ９、Ｍ１０がオンになり、節点Ｑ
Ｂの電位を引き下げる。図２の実施形態では、ＤＷＢが
低電位なので、オン状態のＭＯＳトランジスタＭ９を通
して節点ＱＢを引き下げる。デジット線ＤＷが低電位、
デジット線ＤＷＢが高電位の場合、図１の実施形態では
ＭＯＳトランジスタＭ７、Ｍ８がオンになり、デジット
線Ｑの電位を引き下げる。図２の実施形態では、デジッ
ト線ＤＷが低電位なので、オン状態のＭＯＳトランジス
タＭ７を通して節点Ｑを引き下げる。
ト動作は従来例と同じである。ワード線ＷＬが高電位で
メモリセルが選択状態の時、デジット線ＤＷが高電位、
デジット線ＤＷＢが低電位の場合、図１の実施形態では
ＭＯＳトランジスタＭ９、Ｍ１０がオンになり、節点Ｑ
Ｂの電位を引き下げる。図２の実施形態では、ＤＷＢが
低電位なので、オン状態のＭＯＳトランジスタＭ９を通
して節点ＱＢを引き下げる。デジット線ＤＷが低電位、
デジット線ＤＷＢが高電位の場合、図１の実施形態では
ＭＯＳトランジスタＭ７、Ｍ８がオンになり、デジット
線Ｑの電位を引き下げる。図２の実施形態では、デジッ
ト線ＤＷが低電位なので、オン状態のＭＯＳトランジス
タＭ７を通して節点Ｑを引き下げる。
【００２２】
【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。
して詳細に説明する。
【００２３】図４は図１の実施形態に相当する実施例で
ある。ＭＯＳトランジスタＭ１〜Ｍ１４に付記されてい
る数値は、チャネル幅をμｍ単位で表わしている。ま
た、いずれのトランジスタＭ１〜Ｍ１４もチャネル長は
０．５μｍである。ライト動作は従来と変わらないの
で、リード動作を中心に説明する。本発明で特徴的なの
は、データ記憶部分のＭＯＳトランジスタＭ４に対し
て、データの読み出しトランジスタＭ５、Ｍ６のチャネ
ル幅が４倍の大きさを持っていることである。従来の回
路では、データ保持の安定度の問題から、データ記憶部
分のトランジスタに対して読み出しトランジスタのチャ
ネル幅を１／３〜１／４に押さえる必要があった。本実
施例では、データ記憶部分のトランジスタサイズを同一
とした場合、従来に比例して約一桁大きい電流を流すこ
とができる。
ある。ＭＯＳトランジスタＭ１〜Ｍ１４に付記されてい
る数値は、チャネル幅をμｍ単位で表わしている。ま
た、いずれのトランジスタＭ１〜Ｍ１４もチャネル長は
０．５μｍである。ライト動作は従来と変わらないの
で、リード動作を中心に説明する。本発明で特徴的なの
は、データ記憶部分のＭＯＳトランジスタＭ４に対し
て、データの読み出しトランジスタＭ５、Ｍ６のチャネ
ル幅が４倍の大きさを持っていることである。従来の回
路では、データ保持の安定度の問題から、データ記憶部
分のトランジスタに対して読み出しトランジスタのチャ
ネル幅を１／３〜１／４に押さえる必要があった。本実
施例では、データ記憶部分のトランジスタサイズを同一
とした場合、従来に比例して約一桁大きい電流を流すこ
とができる。
【００２４】次に、本発明の実施例の動作について、図
５を参照して詳細に説明する。
５を参照して詳細に説明する。
【００２５】図４の例において、読み出し電流が１ｍＡ
流れるものとする。リード動作用のデジット線ＤＲの容
量が０．５ｐＦの場合、電位の降下速度は、 ｄＶ／ｄｔ＝Ｉ／Ｃ＝１ｍＡ／０．５ｐＦ＝２Ｖ／ｎＳ になる。電源電位はＶｃｃを３Ｖとすると、Ｖｃｃ／２
まで降下する時間ｔは ｔ＝（Ｖｃｃ／２）／（ｄＶ／ｄｔ）＝０．７５ｎＳ である。
流れるものとする。リード動作用のデジット線ＤＲの容
量が０．５ｐＦの場合、電位の降下速度は、 ｄＶ／ｄｔ＝Ｉ／Ｃ＝１ｍＡ／０．５ｐＦ＝２Ｖ／ｎＳ になる。電源電位はＶｃｃを３Ｖとすると、Ｖｃｃ／２
まで降下する時間ｔは ｔ＝（Ｖｃｃ／２）／（ｄＶ／ｄｔ）＝０．７５ｎＳ である。
【００２６】
【発明の実施の形態】図６は、本発明の第２の実施形態
をに示す図である。本実施形態では、リード動作制御ト
ランジスタＭ５は、リード動作用ワード線ＷＬＲで、ラ
イト動作制御トランジスタＭ７、Ｍ９は、ライト動作用
ワード線ＷＬＷによって、それぞれ独立に制御されてい
る。本実施形態は２ポートのＳＲＡＭに応用できる。
をに示す図である。本実施形態では、リード動作制御ト
ランジスタＭ５は、リード動作用ワード線ＷＬＲで、ラ
イト動作制御トランジスタＭ７、Ｍ９は、ライト動作用
ワード線ＷＬＷによって、それぞれ独立に制御されてい
る。本実施形態は２ポートのＳＲＡＭに応用できる。
【００２７】図７は第２の実施形態において、ライト動
作用デジット線２本のうち１本を、リード動作用デジッ
ト線と共用化したものである。本実施形態ではリード動
作用のワード線ＷＬＲかライト動作用ワード線ＷＬＷの
いずれか一方のみを高電位にして動作させる。ワード線
ＷＬＲが高電位の場合、デジット線Ｄはリード動作用デ
ジット線として、ワード線ＷＬＷが高電位の場合、デジ
ット線ＤおよびＤＷＢがライト動作用デジット線として
動作する。
作用デジット線２本のうち１本を、リード動作用デジッ
ト線と共用化したものである。本実施形態ではリード動
作用のワード線ＷＬＲかライト動作用ワード線ＷＬＷの
いずれか一方のみを高電位にして動作させる。ワード線
ＷＬＲが高電位の場合、デジット線Ｄはリード動作用デ
ジット線として、ワード線ＷＬＷが高電位の場合、デジ
ット線ＤおよびＤＷＢがライト動作用デジット線として
動作する。
【００２８】図８はリード動作用デジット線１本と、ラ
イト動作用デジット線１本で構成した実施形態である。
ワード線はリード動作用のＷＬＲとライト動作用のＷＬ
Ｗの２系統を有する。本実施例は２ポートのＳＲＡＭに
応用できる。
イト動作用デジット線１本で構成した実施形態である。
ワード線はリード動作用のＷＬＲとライト動作用のＷＬ
Ｗの２系統を有する。本実施例は２ポートのＳＲＡＭに
応用できる。
【００２９】図９は図８の実施例において、リード動作
用デジット線とライト動作用デジット線を共用化した実
施形態である。本実施形態ではリード動作用ワード線Ｗ
ＬＲとライト動作用ワード線ＷＬＷのいずれか一方のみ
を高電位にして動作させる。
用デジット線とライト動作用デジット線を共用化した実
施形態である。本実施形態ではリード動作用ワード線Ｗ
ＬＲとライト動作用ワード線ＷＬＷのいずれか一方のみ
を高電位にして動作させる。
【００３０】
【発明の効果】以上説明したように、本発明は、下記の
ような効果がある。 （１）メモリセルのデータ保持部の安定度を損うことな
く読み出し電流を大きくすることが可能である。その理
由は、データ保持部に読み出し電流が流れ込まないの
で、データ保持部に電位変動を生じさせることなく、読
み出し電流を大きくできるからである。 （２）リード動作用デジット線の電位を、電源電位から
接地電位まで引き下げることが可能になり、センスアン
プが不要になる。その理由は、メモリセルの読み出し電
流が大きいので短時間でデジット線電位を引き下げ可能
だからである。
ような効果がある。 （１）メモリセルのデータ保持部の安定度を損うことな
く読み出し電流を大きくすることが可能である。その理
由は、データ保持部に読み出し電流が流れ込まないの
で、データ保持部に電位変動を生じさせることなく、読
み出し電流を大きくできるからである。 （２）リード動作用デジット線の電位を、電源電位から
接地電位まで引き下げることが可能になり、センスアン
プが不要になる。その理由は、メモリセルの読み出し電
流が大きいので短時間でデジット線電位を引き下げ可能
だからである。
【図１】本発明の第１の実施形態の半導体記憶装置の回
路図である。
路図である。
【図２】第１の実施形態の変形例を示す図である。
【図３】第１の実施形態の動作波形図である。
【図４】本発明の第１の実施例の半導体記憶装置の回路
図である。
図である。
【図５】第１の実施例の動作波形図である。
【図６】本発明の第２の実施形態の半導体記憶装置の回
路図である。
路図である。
【図７】本発明の第３の実施形態の半導体記憶装置の回
路図である。
路図である。
【図８】本発明の第４の実施形態の半導体記憶装置の回
路図である。
路図である。
【図９】本発明の第５の実施形態の半導体記憶装置の回
路図である。
路図である。
【図１０】半導体記憶装置の従来例の回路図である。
Ｍ１〜Ｍ１４ ＭＯＳトランジスタ ＷＬ、ＷＬＲ、ＷＬＷ ワード線 Ｄ、ＤＢ、ＤＲ、ＤＷ、ＤＷＢ デジット線 Ｙ デジット線選択信号 Ｉ、Ｉ1、Ｉ2 読み出し電流 Ｑ、ＱＢ データ保持部の節点 ＤＯＢ データ出力 ＲＰ デジット線引き上げ用ｐ形ＭＯＳトランジスタ
駆動信号 ＷＣ 書き込み回路 ＰＧ パルス発生回路 ＳＡ センスアンプ
駆動信号 ＷＣ 書き込み回路 ＰＧ パルス発生回路 ＳＡ センスアンプ
Claims (5)
- 【請求項１】 複数のワード線とデジット線のマトリッ
クスで構成されるメモリセルアレイと、該デジット線を
制御するＭＯＳトランジスタを有する半導体記憶装置に
おいて、 前記メモリセルは、リード動作用のデジット線を１本有
し、該デジット線の引き上げ動作は、前記ＭＯＳトラン
ジスタに、リード動作の初期に、ワンショットパルスを
印加することで行い、引き下げ動作は、前記メモリセル
で行うことを特徴とする半導体記憶装置。 - 【請求項２】 前記デジット線は、リード動作用１本と
ライト動作用の２本を有し、該メモリセルに、データ保
持部に電流を流入させることなく、リード動作用デジッ
ト線に読み出し電流を流せる電流経路を有する請求項１
記載の半導体記憶装置。 - 【請求項３】 ワード線は、リード動作用とライト動作
用の２系統を有し、ライト動作用デジット線２本のうち
１本がリード動作用デジット線と共用化されている請求
項２記載の半導体記憶装置。 - 【請求項４】 ワード線は、リード動作用とライト動作
用の２系統を有し、デジット線は、リード動作用１本と
ライト動作用１本を有する請求項２記載の半導体記憶装
置。 - 【請求項５】ライト動作用デジット線がリード動作用デ
ジット線と共用化されている請求項４記載の半導体記憶
装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126597A JPH10340584A (ja) | 1997-06-09 | 1997-06-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126597A JPH10340584A (ja) | 1997-06-09 | 1997-06-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340584A true JPH10340584A (ja) | 1998-12-22 |
Family
ID=15514892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15126597A Pending JPH10340584A (ja) | 1997-06-09 | 1997-06-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340584A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-06-09 JP JP15126597A patent/JPH10340584A/ja active Pending
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