JPH04291090A - レベル判定回路 - Google Patents
レベル判定回路Info
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- JPH04291090A JPH04291090A JP3057461A JP5746191A JPH04291090A JP H04291090 A JPH04291090 A JP H04291090A JP 3057461 A JP3057461 A JP 3057461A JP 5746191 A JP5746191 A JP 5746191A JP H04291090 A JPH04291090 A JP H04291090A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レベル判定回路に係り
、詳しくは、例えば、メモリ等の半導体記憶装置の分野
に用いて好適な、外部入力電圧の論理レベルを検出する
レベル判定回路に関する。
、詳しくは、例えば、メモリ等の半導体記憶装置の分野
に用いて好適な、外部入力電圧の論理レベルを検出する
レベル判定回路に関する。
【０００２】近年、半導体記憶装置、中でもＤＲＡＭ（
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）は大量に生産され、ますます大容量化、低消費
電力化、高速化が図られており、これに伴い、ＤＲＡＭ
に対する外部入力電圧の論理レベルを検出するレベル判
定回路が数多く開発されている。
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）は大量に生産され、ますます大容量化、低消費
電力化、高速化が図られており、これに伴い、ＤＲＡＭ
に対する外部入力電圧の論理レベルを検出するレベル判
定回路が数多く開発されている。
【０００３】これし、レベル判定回路には外部入力電圧
と基準電位とをフリップフロップ回路によって比較判定
するものである。しかし、動作マージンを確保しつつ、
安定に動作させるには回路制御が複雑となり、このこと
が高速化の阻害要因となっている。
と基準電位とをフリップフロップ回路によって比較判定
するものである。しかし、動作マージンを確保しつつ、
安定に動作させるには回路制御が複雑となり、このこと
が高速化の阻害要因となっている。
【０００４】そこで、回路制御を容易なものとし、高速
に動作するレベル判定回路が要求される。
に動作するレベル判定回路が要求される。
【０００５】
【従来の技術】従来のこの種のレベル判定回路としては
、例えば、図６に示すようなものがある。
、例えば、図６に示すようなものがある。
【０００６】レベル判定回路は、大別して、プリアンプ
部１、フリップフロップ部２とからなり、プリアンプ部
１は、ＰチャネルＭＯＳトランジスタ（以下、単にＰト
ランジスタという）Ｐ１，Ｐ２、ＮチャネルＭＯＳトラ
ンジスタ（以下、単にＮトランジスタという）Ｎ１〜Ｎ
４から構成され、フリップフロップ部２は、Ｐトランジ
スタＴ１，Ｔ２、ＮトランジスタＴ３〜Ｔ５から構成さ
れている。
部１、フリップフロップ部２とからなり、プリアンプ部
１は、ＰチャネルＭＯＳトランジスタ（以下、単にＰト
ランジスタという）Ｐ１，Ｐ２、ＮチャネルＭＯＳトラ
ンジスタ（以下、単にＮトランジスタという）Ｎ１〜Ｎ
４から構成され、フリップフロップ部２は、Ｐトランジ
スタＴ１，Ｔ２、ＮトランジスタＴ３〜Ｔ５から構成さ
れている。
【０００７】なお、ＶＩＮは外部入力電圧、ＶＲＥＦ
は基準電圧、φ１ ，φ２ は外部から入力される活性
化信号（クロック信号）であり、ｎ１，ｎ２はプリアン
プ部１の出力端のノードを示す。
は基準電圧、φ１ ，φ２ は外部から入力される活性
化信号（クロック信号）であり、ｎ１，ｎ２はプリアン
プ部１の出力端のノードを示す。
【０００８】すなわち、このレベル判定回路は、外部入
力電圧ＶＩＮと基準電圧ＶＲＥＦ との電圧差をプリア
ンプ部１で増幅し、フリップフロップ回路２でさらに増
幅するとともに、ラッチする回路構成となっている。
力電圧ＶＩＮと基準電圧ＶＲＥＦ との電圧差をプリア
ンプ部１で増幅し、フリップフロップ回路２でさらに増
幅するとともに、ラッチする回路構成となっている。
【０００９】以上の構成において、外部入力電圧ＶＩＮ
の電圧が基準電圧ＶＲＥＦ よりも高い場合について動
作を説明する。まず、ＰトランジスタＰ１，Ｐ２のゲー
ト電圧は低電位レベルＶＳＳ＝“Ｌ”であるため常時Ｏ
Ｎ状態にあり、外部入力電圧ＶＩＮがＮトランジスタＮ
２のゲートに、基準電圧ＶＲＥＦ がＮトランジスタＮ
４のゲートにそれぞれ印加されることによりＮトランジ
スタＮ２、及びＮトランジスタＮ４がオン状態となる。
の電圧が基準電圧ＶＲＥＦ よりも高い場合について動
作を説明する。まず、ＰトランジスタＰ１，Ｐ２のゲー
ト電圧は低電位レベルＶＳＳ＝“Ｌ”であるため常時Ｏ
Ｎ状態にあり、外部入力電圧ＶＩＮがＮトランジスタＮ
２のゲートに、基準電圧ＶＲＥＦ がＮトランジスタＮ
４のゲートにそれぞれ印加されることによりＮトランジ
スタＮ２、及びＮトランジスタＮ４がオン状態となる。
【００１０】ここで、プリアンプ部１の活性化信号φ１
が“Ｌ”から“Ｈ”となってプリアンプ部１が活性化
されると、ＮトランジスタＮ１，Ｎ３がオフ状態からオ
ン状態となり、Ｐ１→ｎ１→Ｎ１→Ｎ２→ＶＳＳのルー
ト、及びＰ２→ｎ２→Ｎ３→Ｎ４→ＶＳＳのルートで電
流が流れて、ノードｎ１にはＰトランジスタＰ１とＮト
ランジスタＮ１，Ｎ２とのＧｍ比に応じた電圧が現れ、
ノードｎ２には、ＰトランジスタＰ２とＮトランジスタ
Ｎ３，Ｎ４とのＧｍ比に応じた電圧が現れることになる
。
が“Ｌ”から“Ｈ”となってプリアンプ部１が活性化
されると、ＮトランジスタＮ１，Ｎ３がオフ状態からオ
ン状態となり、Ｐ１→ｎ１→Ｎ１→Ｎ２→ＶＳＳのルー
ト、及びＰ２→ｎ２→Ｎ３→Ｎ４→ＶＳＳのルートで電
流が流れて、ノードｎ１にはＰトランジスタＰ１とＮト
ランジスタＮ１，Ｎ２とのＧｍ比に応じた電圧が現れ、
ノードｎ２には、ＰトランジスタＰ２とＮトランジスタ
Ｎ３，Ｎ４とのＧｍ比に応じた電圧が現れることになる
。
【００１１】この場合、外部入力電圧ＶＩＮの方が基準
電圧ＶＲＥＦ よりも高いので、ノードｎ１の電圧値Ｖ
ｎ１の方がノードｎ２の電圧値Ｖｎ２よりも電圧値が低
くなり、プリアンプ部１で増幅した信号が次段のフリッ
プフロップ部２に入力される。
電圧ＶＲＥＦ よりも高いので、ノードｎ１の電圧値Ｖ
ｎ１の方がノードｎ２の電圧値Ｖｎ２よりも電圧値が低
くなり、プリアンプ部１で増幅した信号が次段のフリッ
プフロップ部２に入力される。
【００１２】そして、プリアンプ部１により増幅された
信号がフリップフロップ部２に入力されるタイミングで
、活性化信号φ２ が“Ｌ”から“Ｈ”とされ、入力信
号がさらに増幅されるとともに、ラッチされ、ノードｎ
１は低電位レベルＶＳＳに、ノードｎ２は高電位レベル
ＶＣＣとなる。
信号がフリップフロップ部２に入力されるタイミングで
、活性化信号φ２ が“Ｌ”から“Ｈ”とされ、入力信
号がさらに増幅されるとともに、ラッチされ、ノードｎ
１は低電位レベルＶＳＳに、ノードｎ２は高電位レベル
ＶＣＣとなる。
【００１３】なお、以上説明は外部電圧ＶＩＮが基準電
圧ＶＲＥＦよりも高い場合についてであったが、外部電
圧ＶＩＮが基準電圧ＶＲＥＦ よりも低い場合は、前述
の説明とは逆に、プリアンプ部１でノードｎ１＞ノード
ｎ２となり、φ２ によって、ノードｎ１はＶＣＣ、ノ
ードｎ２はＶＳＳに増幅される。
圧ＶＲＥＦよりも高い場合についてであったが、外部電
圧ＶＩＮが基準電圧ＶＲＥＦ よりも低い場合は、前述
の説明とは逆に、プリアンプ部１でノードｎ１＞ノード
ｎ２となり、φ２ によって、ノードｎ１はＶＣＣ、ノ
ードｎ２はＶＳＳに増幅される。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のレベル判定回路にあっては、プリアンプ部１
でのＰトランジスタＰ１とＮトランジスタＮ１，Ｎ２、
及びＰトランジスタＰ２とＮトランジスタＮ３，Ｎ４、
のＧｍ比によりノードｎ１とノードｎ２とのレベル差を
付けるという構成となっていたため、以下に述べるよう
な問題点があった。
うな従来のレベル判定回路にあっては、プリアンプ部１
でのＰトランジスタＰ１とＮトランジスタＮ１，Ｎ２、
及びＰトランジスタＰ２とＮトランジスタＮ３，Ｎ４、
のＧｍ比によりノードｎ１とノードｎ２とのレベル差を
付けるという構成となっていたため、以下に述べるよう
な問題点があった。
【００１５】すなわち、プリアンプ部１だけでは増幅率
が低く、次段でのフリップフロップ部２による増幅、及
びラッチが必要になるため、次段のフリップフロップ部
２を安定して動作させるためには、図２に示すように、
まず、活性化信号φ１ によりプリアンプ部１を活性化
し、次段のフリップフロップ部２回路が安定に動作する
のに必要な信号量になるまで待って、活性化信号φ２に
よりフリップフロップ部２を活性化し、増幅・ラッチす
る必要があった。
が低く、次段でのフリップフロップ部２による増幅、及
びラッチが必要になるため、次段のフリップフロップ部
２を安定して動作させるためには、図２に示すように、
まず、活性化信号φ１ によりプリアンプ部１を活性化
し、次段のフリップフロップ部２回路が安定に動作する
のに必要な信号量になるまで待って、活性化信号φ２に
よりフリップフロップ部２を活性化し、増幅・ラッチす
る必要があった。
【００１６】つまり、レベル判定回路には、活性化信号
φ１ ，φ２ なる２つの信号が必要であり、これらの
信号の発生、及び時間間隔のタイミング等の調整による
制御が複雑になり、レベルの判定に時間がかかるという
問題点があった。
φ１ ，φ２ なる２つの信号が必要であり、これらの
信号の発生、及び時間間隔のタイミング等の調整による
制御が複雑になり、レベルの判定に時間がかかるという
問題点があった。
【００１７】［目的］そこで本発明は、回路制御を容易
なものとし、高速に動作するレベル判定回路を提供する
ことを目的としている。
なものとし、高速に動作するレベル判定回路を提供する
ことを目的としている。
【００１８】
【課題を解決するための手段】本発明によるレベル判定
回路は上記目的達成のため、その原理図を図１に示すよ
うに、外部からの入力される外部入力電圧と予め設定さ
れた基準電圧との電圧差を増幅するフィードバック型の
プリアンプ部１と、該プリアンプ部１により増幅された
該電圧差をさらに増幅し、該増幅した電圧レベルを保持
するフリップフロップ部２とを備え、前記フリップフロ
ップ部２に保持された電圧レベルに基づいて前記外部入
力電圧の論理レベルを判定するように構成している。
回路は上記目的達成のため、その原理図を図１に示すよ
うに、外部からの入力される外部入力電圧と予め設定さ
れた基準電圧との電圧差を増幅するフィードバック型の
プリアンプ部１と、該プリアンプ部１により増幅された
該電圧差をさらに増幅し、該増幅した電圧レベルを保持
するフリップフロップ部２とを備え、前記フリップフロ
ップ部２に保持された電圧レベルに基づいて前記外部入
力電圧の論理レベルを判定するように構成している。
【００１９】なお、前記プリアンプ部１はカレントミラ
ー型のアンプであることが好ましく、さらには複数段の
カレントミラー型のアンプをシリアルに接続すると、よ
り有効である。
ー型のアンプであることが好ましく、さらには複数段の
カレントミラー型のアンプをシリアルに接続すると、よ
り有効である。
【００２０】また、前記プリアンプ部、及び前記フリッ
プフロップ部は外部から入力される所定のクロック信号
φ１ により活性化されるように構成するとよい。
プフロップ部は外部から入力される所定のクロック信号
φ１ により活性化されるように構成するとよい。
【００２１】すなわち、本発明では、プリアンプ部１に
増幅率の高い、例えば、カレントミラー型のアンプ等を
を１段、または複数段用意し、プリアンプ部１での増幅
率を高めた構成としている。
増幅率の高い、例えば、カレントミラー型のアンプ等を
を１段、または複数段用意し、プリアンプ部１での増幅
率を高めた構成としている。
【００２２】
【作用】本発明では、プリアンプ部に相手側電極の電位
がフィードバックされることで高い増幅率が得られるア
ンプが配置されることにより、次段のフリップフロップ
部の駆動に十分な信号量が得られる。
がフィードバックされることで高い増幅率が得られるア
ンプが配置されることにより、次段のフリップフロップ
部の駆動に十分な信号量が得られる。
【００２３】すなわち、プリアンプ部の活性化信号と次
段のフリップフロップ部の活性化信号とが共通化され、
回路制御が容易となるとともに、高速化が図られる。
段のフリップフロップ部の活性化信号とが共通化され、
回路制御が容易となるとともに、高速化が図られる。
【００２４】なお、プリアンプ部として、例えば、カレ
ントミラー型のアンプを複数段接続することにより、さ
らに増幅率が高められる。
ントミラー型のアンプを複数段接続することにより、さ
らに増幅率が高められる。
【００２５】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３はの本実施例の動作例を説明するための波形図である
。
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３はの本実施例の動作例を説明するための波形図である
。
【００２６】まず、構成を説明する。なお、図２におい
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
【００２７】本実施例のプリアンプ部１は、カレントミ
ラー型のアンプを２段使用し、互いの差電圧を出力する
ようにしたものであり、次段にナンドゲート３で構成し
たフリップフロップ部２回路を配置し、さらに増幅する
ように構成している。
ラー型のアンプを２段使用し、互いの差電圧を出力する
ようにしたものであり、次段にナンドゲート３で構成し
たフリップフロップ部２回路を配置し、さらに増幅する
ように構成している。
【００２８】なお、カレントミラー型のアンプは、Ｐト
ランジスタＰ１〜Ｐ４、ＮトランジスタＮ１〜Ｎ８から
構成されている。以上の構成において、活性化信号φ１
が“Ｌ”から“Ｈ”になると、カレントミラー型のア
ンプと次段のフリップフロップ部２とが同時に活性化さ
れる。
ランジスタＰ１〜Ｐ４、ＮトランジスタＮ１〜Ｎ８から
構成されている。以上の構成において、活性化信号φ１
が“Ｌ”から“Ｈ”になると、カレントミラー型のア
ンプと次段のフリップフロップ部２とが同時に活性化さ
れる。
【００２９】すなわち、まず、入力電圧ＶＩＮが基準電
圧ＶＲＥＦより高い場合を考えてみると、カレントミラ
ー回路の前段部では入力電圧ＶＩＮと基準電圧ＶＲＥＦ
との電圧比較が行われるが、ＶＩＮ＞ＶＲＥＦ であ
るために、ノードｎ１の電位Ｖｎ１は、ほぼＰトランジ
スタＰ１とＮトランジスタＮ１とのＧｍ比で決まる電位
に、同様にしてノードｎ２の電位Ｖｎ２は、ほぼＰトラ
ンジスタＰ２とＮトランジスタＮ３とのＧｍ比で決まる
電位となり、Ｖｎ１＜Ｖｎ２となる。
圧ＶＲＥＦより高い場合を考えてみると、カレントミラ
ー回路の前段部では入力電圧ＶＩＮと基準電圧ＶＲＥＦ
との電圧比較が行われるが、ＶＩＮ＞ＶＲＥＦ であ
るために、ノードｎ１の電位Ｖｎ１は、ほぼＰトランジ
スタＰ１とＮトランジスタＮ１とのＧｍ比で決まる電位
に、同様にしてノードｎ２の電位Ｖｎ２は、ほぼＰトラ
ンジスタＰ２とＮトランジスタＮ３とのＧｍ比で決まる
電位となり、Ｖｎ１＜Ｖｎ２となる。
【００３０】一方、ノードｎ１の電位Ｖｎ１はＰトラン
ジスタＰ２のゲート電圧となっているため、Ｐトランジ
スタＰ１に流れる電流と同じ電流がＰトランジスタＰ２
に流れることになる。つまり、従来のレシオ回路による
アンプとは異なり、カレントミラー型アンプはレシオ型
のアンプと異なり、フィードバック機能が有るためレシ
オ型のアンプと比べて３〜５倍程度増幅率が高くなって
いる。
ジスタＰ２のゲート電圧となっているため、Ｐトランジ
スタＰ１に流れる電流と同じ電流がＰトランジスタＰ２
に流れることになる。つまり、従来のレシオ回路による
アンプとは異なり、カレントミラー型アンプはレシオ型
のアンプと異なり、フィードバック機能が有るためレシ
オ型のアンプと比べて３〜５倍程度増幅率が高くなって
いる。
【００３１】これは、ＰトランジスタＰ２に流れる電流
がノードｎ２の電位Ｖｎ２に依存せず、Ｖｎ１＜Ｖｎ２
となるため、従来のレシオ型の回路より多くの電流がＰ
トランジスタＰ２に流れることになり、Ｖｎ１とＶｎ２
との電圧差はより大きいものになるためである。
がノードｎ２の電位Ｖｎ２に依存せず、Ｖｎ１＜Ｖｎ２
となるため、従来のレシオ型の回路より多くの電流がＰ
トランジスタＰ２に流れることになり、Ｖｎ１とＶｎ２
との電圧差はより大きいものになるためである。
【００３２】したがって、本実施例ではこのカレントミ
ラー型のアンプを２段設けることによって、図３に示す
ように、これらの差電圧を求めることにより、この差電
圧の２倍、すなわち、従来例と比較して約１０倍程度の
増幅率を得ることができ、また、動作を高速化できる。
ラー型のアンプを２段設けることによって、図３に示す
ように、これらの差電圧を求めることにより、この差電
圧の２倍、すなわち、従来例と比較して約１０倍程度の
増幅率を得ることができ、また、動作を高速化できる。
【００３３】図４は本発明に係るレベル判定回路の実施
例２を示す図であり、図４は本実施例の要部構成を示す
回路図である。なお、図４において、図２に示した実施
例１に付された番号と同一番号は同一部分を示す。
例２を示す図であり、図４は本実施例の要部構成を示す
回路図である。なお、図４において、図２に示した実施
例１に付された番号と同一番号は同一部分を示す。
【００３４】本実施例では、外部入力電圧ＶＩＮと基準
電圧ＶＲＥＦ とを入力するＮトランジスタＮ２，Ｎ４
，Ｎ６，Ｎ８をＰトランジスタＰ１とＮトランジスタＮ
１で構成されたロード回路の間に配置したものである。
電圧ＶＲＥＦ とを入力するＮトランジスタＮ２，Ｎ４
，Ｎ６，Ｎ８をＰトランジスタＰ１とＮトランジスタＮ
１で構成されたロード回路の間に配置したものである。
【００３５】以上の構成により本実施例では、実施例１
と比較して、活性化信号φ１ が入力されるトランジス
タ数を半分に削減することができ、高集積化、及び低コ
スト化を図ることができる。
と比較して、活性化信号φ１ が入力されるトランジス
タ数を半分に削減することができ、高集積化、及び低コ
スト化を図ることができる。
【００３６】図５は本発明に係るレベル判定回路の実施
例３を示す図であり、図４は本実施例の要部構成を示す
回路図である。
例３を示す図であり、図４は本実施例の要部構成を示す
回路図である。
【００３７】なお、図５において、図１に示した原理図
に付された番号と同一番号は同一部分を示す。本実施例
のプリアンプ部１には、カレントミラー型のアンプでは
なく、ＰトランジスタＰ１のゲート電位にノードｎ２の
電位Ｖｎ２を、また、ＰトランジスタＰ２のゲート電位
にノードｎ１の電位Ｖｎ１の電圧を入力するようなアン
プで構成している。
に付された番号と同一番号は同一部分を示す。本実施例
のプリアンプ部１には、カレントミラー型のアンプでは
なく、ＰトランジスタＰ１のゲート電位にノードｎ２の
電位Ｖｎ２を、また、ＰトランジスタＰ２のゲート電位
にノードｎ１の電位Ｖｎ１の電圧を入力するようなアン
プで構成している。
【００３８】したがって、このような構成のアンプでも
互いにフィードバックをかけ、より大きな差電圧をノー
ドｎ１の電位Ｖｎ１、及びノードｎ２の電位Ｖｎ２に発
生させることができる。
互いにフィードバックをかけ、より大きな差電圧をノー
ドｎ１の電位Ｖｎ１、及びノードｎ２の電位Ｖｎ２に発
生させることができる。
【００３９】このように本実施例では、プリアンプ部１
に高い増幅度のカレントミラー型のアンプを使用するこ
とによって、プリアンプ部１の増幅率を高くすることが
でき、次段の回路を容易に駆動することができる。
に高い増幅度のカレントミラー型のアンプを使用するこ
とによって、プリアンプ部１の増幅率を高くすることが
でき、次段の回路を容易に駆動することができる。
【００４０】したがって、次段での回路動作をプリアン
プ部と同時に行うことができ、次段を活性化する活性化
信号を新たに設ける必要がなくなるため、回路の制御が
簡単となるとともに、レベル判定を高速化でき、これに
より、例えば、ＤＲＡＭ等の半導体記憶装置の高速化に
貢献できる。
プ部と同時に行うことができ、次段を活性化する活性化
信号を新たに設ける必要がなくなるため、回路の制御が
簡単となるとともに、レベル判定を高速化でき、これに
より、例えば、ＤＲＡＭ等の半導体記憶装置の高速化に
貢献できる。
【００４１】
【発明の効果】本発明では、プリアンプ部に相手側電極
の電位がフィードバックすることで高い増幅率を得るア
ンプを配置することによって、次段のフリップフロップ
部の駆動に十分な信号量を得ることができ、プリアンプ
部の活性化信号と次段のフリップフロップ部の活性化信
号とを共通化できる。
の電位がフィードバックすることで高い増幅率を得るア
ンプを配置することによって、次段のフリップフロップ
部の駆動に十分な信号量を得ることができ、プリアンプ
部の活性化信号と次段のフリップフロップ部の活性化信
号とを共通化できる。
【００４２】したがって、回路の制御を容易にできると
ともに、レベル判定を高速に行うことができる。
ともに、レベル判定を高速に行うことができる。
【図１】本発明実施例１のレベル判定回路の原理図であ
る。
る。
【図２】本発明実施例１の要部構成を示す回路図である
。
。
【図３】本発明実施例１の動作例を説明するための波形
図である。
図である。
【図４】本発明実施例２の要部構成を示す回路図である
。
。
【図５】本発明実施例３の要部構成を示す回路図である
。
。
【図６】従来例の要部構成を示す回路図である。
【図７】従来例の動作例を説明するための波形図である
。
。
１ プリアンプ部
２ フリップフロップ部
３ ナンドゲート
Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタＮ１
〜Ｎ１０ ＮチャネルＭＯＳトランジスタｎ１〜ｎ３
ノード
〜Ｎ１０ ＮチャネルＭＯＳトランジスタｎ１〜ｎ３
ノード
Claims (4)
- 【請求項１】 外部からの入力される外部入力電圧と
予め設定された基準電圧との電圧差を増幅するフィード
バック型のプリアンプ部と、該プリアンプ部により増幅
された該電圧差をさらに増幅し、該増幅した電圧レベル
を保持するフリップフロップ部と、を備え、前記フリッ
プフロップ部に保持された電圧レベルに基づいて前記外
部入力電圧の論理レベルを判定することを特徴とするレ
ベル判定回路。 - 【請求項２】 前記プリアンプ部はカレントミラー型
のアンプであることを特徴とする請求項１のレベル判定
回路。 - 【請求項３】 前記プリアンプ部は複数段のカレント
ミラー型のアンプをシリアルに接続したことを特徴とす
る請求項１のレベル判定回路。 - 【請求項４】 前記プリアンプ部、及び前記フリップ
フロップ部は外部から入力される所定のクロック信号に
より活性化されることを特徴とする請求項２、または３
のレベル判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291090A true JPH04291090A (ja) | 1992-10-15 |
| JP2934520B2 JP2934520B2 (ja) | 1999-08-16 |
Family
ID=13056318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057461A Expired - Lifetime JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934520B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187986A (ja) * | 1998-12-22 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | 高速の半導体メモリ装置のデ―タ入力バッファリング方法及び装置 |
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