JPH10340596A

JPH10340596A - データ記憶装置および半導体記憶装置

Info

Publication number: JPH10340596A
Application number: JP9149032A
Authority: JP
Inventors: Yoshiki Terabayashi; 林良樹寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 1998-12-22

Abstract

(57)【要約】【課題】専用のデータ線を設けることなく、また、デ
ータの書き込み・読み出しタイミングに影響を与えるこ
となくパリティビットをデータバス上に送出する。【解決手段】本発明の半導体記憶装置は、ライトサイ
クル終了後にデータバス上にパリティビットを送出する
パリティ制御回路２０を備え、パリティ制御回路２０は
パリティビット発生回路２２とライトパリティレジスタ
２３とを有する。ライトサイクル期間中の各データは外
部クロックに同期化されてセルアレイ７に書き込まれ
る。これらのライトデータに対応するパリティビットが
パリティビット発生回路２２で生成される。生成された
パリティビットはライトパリティレジスタ２３でデータ
バスのバス幅に応じた並列データに変換され、外部クロ
ックに同期してデータバス上に送出される。これによ
り、パリティビット出力用の専用線を新たに設けること
なく、ライトデータのチェックを行うことが可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
等の記憶部に書き込まれたデータのパリティチェックを
行うことができるデータ記憶装置および半導体記憶装置
を提供することにある。

【０００２】

【従来の技術】データバス上のデータを外部クロックに
同期させて読み出しあるいは書き込む半導体記憶装置
は、同期型半導体記憶装置とも呼ばれる。この種の同期
型半導体記憶装置の中には、複数のデータを連続して書
き込むバーストライトと、複数のデータを連続して読み
出すバーストリードを行えるものがある。

【０００３】図６はバーストリードとバーストライトが
可能な従来の同期型半導体記憶装置のブロック図であ
る。図６の装置は、アドレスレジスタ１、ＣＥレジスタ
２、バースト信号レジスタ３、ライト信号レジスタ４、
入力レジスタ５、出力レジスタ６、セルアレイ７、セン
サアンプ８、ライトコントロール回路９、バーストカウ
ンタ１０、およびアドレスデコーダ１１を備える。

【０００４】アドレスレジスタ１、ＣＥレジスタ２、バ
ースト信号レジスタ３、ライト信号レジスタ４および入
力レジスタ５はそれぞれ、外部から入力されたアドレス
信号、コントロール信号（ＣＥ）、バースト信号、ライ
ト信号および入力データを外部クロックに同期化する処
理を行う。

【０００５】センサアンプ８は、セルアレイ７から読み
出したデータを増幅して出力レジスタ６に供給する。セ
ンサアンプ８の内部にはライト回路８ａが設けられ、こ
のライト回路８ａは入力レジスタ５から出力されたデー
タをセルアレイ７に書き込む制御を行う。ライトコント
ロール回路９は、ライト回路８ａを制御する信号を出力
する。

【０００６】アドレスデコーダ１１は、アドレスレジス
タ１から出力されたアドレス信号をデコードしてセルア
レイ７に供給する。バーストカウンタ１０は、バースト
ライト回数やバーストリード回数を計数する。

【０００７】図７は図６の装置の動作タイミング図であ
り、このタイミング図を用いて図６の装置の動作を説明
する。図７のタイミング図は、バーストライトを行った
後に、連続してバーストリードを行う例を示しており、
より具体的には、４つのアドレスＡ１〜Ａ４にデータを
書き込んだ直後に、４つのアドレスＡ５〜Ａ８のセルデ
ータを読み出す例を示している。

【０００８】図６の半導体記憶装置は、外部から入力さ
れるバースト信号の論理により、バーストライト期間中
か否か、あるいはバーストリード期間中か否かを判断す
る。より詳しくは、バースト信号がローレベルになって
から次にローレベルになるまでの間が、バーストライト
を行うライトサイクル期間か、あるいはバーストリード
を行うリードサイクル期間になる。

【０００９】図７の時刻Ｔ１の直前にバースト信号がロ
ーレベルになると、ほぼ同時にアドレス信号Ａ１がアド
レスレジスタ１に入力され、このとき、ライト信号はロ
ーレベルになる。

【００１０】アドレスレジスタ１と入力レジスタ５はそ
れぞれ、アドレス信号Ａ１と入力データＤ(A1)を外部ク
ロックのエッジでラッチして外部クロックに同期化す
る。アドレスレジスタ１の出力はアドレスデコーダ１１
に入力され、セルアレイ７内の特定のセルを選択するた
めのデコード信号がアドレスデコーダ１１から出力され
る。この特定されたセルには、入力レジスタ５から出力
されたデータが書き込まれる。

【００１１】このように、図６の半導体記憶装置は、外
部からのアドレス信号や入力データをいったん外部クロ
ックに同期化した後にセルアレイ７に書き込むため、セ
ルアレイ７に実際にデータが書き込まれるまでに外部ク
ロックの１クロック分の遅れが生じる。例えば、図７の
時刻Ｔ１に入力されたデータＤ(A1)がセルアレイ７に書
き込まれるのは、１クロック後の時刻Ｔ２以降になる。

【００１２】同様に、バーストリードを行う場合も、セ
ルアレイ７から読み出したデータを出力レジスタ６で外
部クロックに同期化した後にデータバス上に送出するた
め、外部からアドレス信号が入力されてから、外部にデ
ータが出力されるまでに、外部クロックの１クロック分
以上の遅れが生じる。

【００１３】したがって、バーストライトとバーストリ
ードを連続して行う場合には、ライトサイクルが終了し
てから、リードサイクルの先頭データが外部データバス
に現れるまでに、外部クロックの２クロック分程度の空
き期間が生じる。

【００１４】そこで、図６の装置では、入力レジスタ５
の出力端子を出力レジスタ６の入力端子に接続すること
により、バーストライトからバーストリードに切り替わ
る際の空き期間を利用して、ライトサイクルの最終デー
タを入力レジスタ５から出力レジスタ６を介して外部デ
ータバスに出力している。このようなリードサイクルの
直前に出力されるライトサイクルの最後のデータは、ラ
イトパススルーデータと呼ばれる。

【００１５】例えば図７は、時刻Ｔ６の前後にライトパ
ススルーデータＱ(A4)を出力する例を示しており、この
データＱ(A4)は時刻Ｔ４の前後に外部から入力された書
き込みデータＤ(A4)と同じものである。バーストリード
期間内の各読み出しデータは、ライトパススルーデータ
が出力された後（図７の時刻Ｔ７以降）に出力される。

【００１６】

【発明が解決しようとする課題】上述したライトパスス
ルーデータは、ライトサイクルの最終データなので、こ
のようなデータをデータバス上に送出しても、実際には
何も利用されないことが多い。このため、ライトパスス
ルーデータを出力しないような構成も考えられる。

【００１７】しかしながら、ライトパススルーデータを
出力しないようにしても、データの読み出しタイミング
や書き込みタイミングが早まるわけではない。かといっ
て、ライトサイクルが終了してからリードサイクルが開
始されるまでの空き期間内はデータバスが空き状態にあ
り、この期間内にもデータバスを有効利用するのが望ま
しい。

【００１８】ところで、半導体記憶装置に書き込まれた
データが正しいか否かを判断する手法として、パリティ
チェックと呼ばれる手法がある。この手法は、半導体記
憶装置に書き込まれるデータごとにパリティビットを設
定し、各データの構成ビットとそのデータに対応するパ
リティビットとに基づいて、セルアレイ７に正常にデー
タが書き込まれたか否かを判断するものである。

【００１９】上述したパリティビットは通常、専用のＩ
Ｃにより生成され、生成されたパリティビットはデータ
バスとは異なる経路で出力されるのが一般的であった。
このため、回路が複雑になるとともに、コストも高くな
るという問題があった。

【００２０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、パリティビット用の専用のデ
ータ線を設けることなく、また、記憶部へのデータの書
き込み・読み出しタイミングに影響を与えることなく、
パリティビットをデータバス上に送出できるデータ記憶
装置および半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、読み出しおよび書き込みが
可能な記憶部を備え、データバス上の複数ビットからな
るデータを外部クロックに同期させて前記記憶部に書き
込み、前記記憶部から読み出したデータを前記外部クロ
ックに同期させて前記データバスに送出するデータ記憶
装置において、前記記憶部に書き込まれる各データに対
応して、データ書き込みエラー検出用のパリティビット
をそれぞれ生成するパリティビット生成回路と、前記記
憶部にデータの書き込みを行うライトサイクルの終了後
に、このライトサイクル期間中に前記パリティビット生
成回路で生成された前記パリティビットのうち少なくと
も一部を、前記外部クロックに同期させて前記データバ
ス上に送出するパリティ出力制御回路とを備える。

【００２２】請求項２の発明は、請求項１に記載のデー
タ記憶装置において、前記パリティ出力制御回路は、前
記ライトサイクルの終了後に連続して、前記記憶部から
のデータの読み出しを行うリードサイクルを行う場合
に、前記ライトサイクル期間中の最終データが前記記憶
部に書き込まれてから、前記リードサイクル期間中の先
頭データが前記データバス上に送出されるまでの間に、
前記ライトサイクル期間中の書き込みデータのそれぞれ
に対応する前記パリティビットの少なくとも一部を前記
データバス上に送出する。

【００２３】請求項３の発明は、請求項１または２に記
載のデータ記憶装置において、前記パリティ出力制御回
路は、前記ライトサイクル期間中の最終データを含む連
続した任意数のデータに対応するパリティビットのそれ
ぞれを、前記データバスの異なるビット線に割り当てて
前記外部クロックに同期させて送出する。

【００２４】請求項４の発明は、読み出しおよび書き込
みが可能なメモリセルアレイと、データバス上の複数ビ
ットからなる入力データを外部クロックに同期させる入
力レジスタと、前記メモリセルアレイから読み出された
出力データを外部クロックに同期させる出力レジスタ
と、外部からのアドレス信号を前記外部クロックに同期
させるアドレスレジスタと、このアドレスレジスタの出
力に基づいて、前記メモリセルアレイ内のメモリセルを
特定するためのデコード信号を出力するアドレスデコー
ダ回路と、前記メモリセルアレイに対するデータの書き
込みおよび読み出しを制御する制御信号を前記外部クロ
ックに同期させる制御レジスタとを備えた半導体記憶装
置において、前記メモリセルアレイに書き込まれるデー
タのそれぞれに対応して、データ書き込みエラー検出用
のパリティビットをそれぞれ生成するパリティビット生
成回路と、前記メモリセルアレイへのデータ書き込みを
行うライトサイクルの終了後に、このライトサイクル期
間中に前記パリティビット生成回路で生成された少なく
とも１種類の前記パリティビットを前記外部クロックに
同期させて前記データバス上に送出するパリティビット
出力制御回路とを備える。

【００２５】請求項５の発明は、請求項４に記載の半導
体記憶装置において、複数種類のデータを連続して前記
メモリセルアレイに書き込むバーストライトの指示を行
うバースト信号に基づいて、バーストライトが終了した
か否かを検出するバースト終了検出回路を備え、前記パ
リティビット出力制御回路は、前記バースト終了検出回
路でバーストライトの終了が検出されると、バーストラ
イト期間中に前記パリティビット生成回路で生成された
少なくとも１種類の前記パリティビットを前記データバ
ス上に送出する。

【００２６】請求項６の発明は、請求項５に記載の半導
体記憶装置において、前記パリティビット出力制御回路
は、バーストライトの後に連続して、複数種類のデータ
を連続して前記メモリセルアレイから読み出すバースト
リードが行われる場合には、バーストライト期間中の最
終データが前記メモリセルアレイに書き込まれてから、
バーストリード期間中の先頭データが前記データバス上
に送出される前に、バーストライト期間中の各データに
対応する前記パリティビットの少なくとも一部を前記デ
ータバスに送出する。

【００２７】請求項７の発明は、請求項５または６に記
載の半導体記憶装置において、前記パリティビット生成
回路で生成されたパリティビットが順次格納され、これ
らパリティビットをデータバスのビット数に応じた並列
データに変換して、前記外部クロックに同期させて出力
する直並列変換回路を備え、前記パリティビット出力制
御回路は、バーストライト期間終了後に、前記直並列変
換回路の出力を前記データバスに送出する。

【００２８】請求項８の発明は、請求項７に記載の半導
体記憶装置において、前記直並列変換回路は、直接接続
された複数のフリップフロップを有し、初段のフリップ
フロップは前記パリティビット生成回路で生成されたパ
リティビットを前記外部クロックに基づいてラッチし、
初段以外のフリップフロップは前段のフリップフロップ
の出力を前記外部クロックに基づいてラッチする。

【００２９】請求項９の発明は、請求項７または８に記
載の半導体記憶装置において、前記直並列変換回路は、
前記直並列変換回路の出力ビット数以上の前記パリティ
ビットが入力された場合には、古いパリティビットから
順に新しいパリティビットに入れ替える。

【００３０】請求項１の発明を、例えば図１に対応づけ
て説明すると、「記憶部」はセルアレイ７に、「パリテ
ィビット生成回路」はパリティビット発生回路２２に、
「パリティ出力制御回路」はライトパリティレジスタ２
３とバッファ２６ｂ，２６ｃに、それぞれ対応する。

【００３１】請求項４の発明を、例えば図１に対応づけ
て説明すると、「制御レジスタ」はＣＥレジスタ２、バ
ースト信号レジスタ３およびライト信号レジスタ４に対
応する。

【００３２】請求項５の発明を、例えば図１に対応づけ
て説明すると、「バースト終了検出回路」はパリティビ
ット用バイナリカウンタ２４とパリティビット用デコー
ダ回路２５に対応する。

【００３３】請求項７の発明を、例えば図１に対応づけ
て説明すると、「直並列変換回路」はライトパリティレ
ジスタ２３に対応する。

【００３４】請求項８の発明を、例えば図５に対応づけ
て説明すると、「直並列変換回路」はシフトレジスタ２
７に対応する。

【００３５】

【発明の実施の形態】以下、本発明を適用したデータ記
憶装置および半導体記憶装置について、図面を参照しな
がら具体的に説明する。

【００３６】〔第１の実施形態〕図１は本発明に係る半
導体記憶装置の第１の実施形態のブロック図である。図
１では、図６と共通する構成部分には同一符号を付けて
おり、以下では図６との相違点を中心に説明する。

【００３７】図１の半導体記憶装置は、一点鎖線で示す
パリティ制御回路２０を備えた点に特徴がある。このパ
リティ制御回路２０は、セルアレイ７に書き込まれるデ
ータごとにパリティビットを生成して、生成したパリテ
ィビットをデータバス上に送出する。なお、データバス
はＭビットのデータI/O1〜I/OMで構成されているものと
する。

【００３８】パリティ制御回路２０は、パリティ入出力
コントロール回路２１と、パリティビット発生回路２２
と、ライトパリティレジスタ２３と、パリティビット用
バイナリカウンタ２４と、パリティビット用デコーダ回
路２５と、バッファ２６ａ〜２６ｄとを備える。

【００３９】パリティビット発生回路２２は、セルアレ
イ７に書き込まれるデータごとにパリティビットを生成
する。パリティ入出力コントロール回路２１は、パリテ
ィビット発生回路２２の動作タイミングを制御する。ラ
イトパリティレジスタ２３は、パリティビット発生回路
２２で生成されたパリティビットを並び替えてデータバ
スと同じビット数の並列データに変換し、この並列デー
タを外部クロックに同期させて出力する。

【００４０】パリティビット用バイナリカウンタ２４
は、パリティビットを生成するデータ数を計数する。こ
のカウンタで計数された値は、パリティビット用デコー
ダ回路２５でデコードされる。ライトパリティレジスタ
２３は、パリティビット用デコーダ回路２５の出力に応
じて制御される。

【００４１】この他、図１の装置では、図６に示す従来
の装置とは異なり、入力レジスタ５の出力端子と出力レ
ジスタ６の入力端子とがそれぞれ別個にセンサアンプ８
ａに接続されており、入力レジスタ５と出力レジスタ６
は相互には接続されていない。したがって、図１の装置
では、図７のタイミング図の時刻Ｔ６のようなライトパ
ススルーデータは出力されない。

【００４２】図２はパリティ制御回路２０の概略動作を
説明する図である。図２は、４サイクル分のバーストラ
イトを４回連続して行い、その後にリードサイクルを行
う例を示している。各データは、I/O1〜I/O16 の１６ビ
ットで構成されおり、これら各データはセルアレイ７に
格納されるとともに、各データごとにパリティビットが
生成される。生成されたパリティビットは、ライトサイ
クル期間の終了後にデータバスに送出され、その後にリ
ードサイクルが行われる。

【００４３】パリティ制御回路２０内のパリティビット
発生回路２２は、各データごとに、各データを構成する
ビットとパリティビットとを加算した結果が常に偶数あ
るいは奇数になるように、パリティビットの値を設定す
る。例えば、図３（ａ）は書き込みデータの構成ビット
I/O1〜I/O16 とパリティビットとの加算結果が偶数にな
るようにした例、図３（ｂ）は構成ビットI/O1〜I/O16
とパリティビットとの加算結果が奇数になるようにした
例を示す図である。

【００４４】図３（ａ）の場合には、I/O1〜I/O16 の加
算結果が奇数であればパリティビットは１に設定され、
I/O1〜I/O16 の加算結果が偶数であればパリティビット
は０に設定される。また、図３（ｂ）の場合には、I/O1
〜I/O16 の加算結果が奇数であればパリティビットは０
に設定され、I/O1〜I/O16 の加算結果が偶数であればパ
リティビットは０に設定される。

【００４５】パリティビット発生回路２２で生成された
パリティビットは、それぞれ順にライトパリティレジス
タ２３に入力される。ライトパリティレジスタ２３は、
図２のように、パリティビット発生回路２２からのパリ
ティビットを、データバス上の各ビットI/O1〜I/O16 に
対応させて並び替えて並列データに変換する。並び替え
る順序に特に制限はなく、例えば図２のように、先に入
力されたデータがデータバスの下位ビットに割り当てら
れる。並び替えを行ったパリティビットは、ライトサイ
クル終了後に、データバスを介して外部に出力される。
半導体記憶装置の外部には、ＣＰＵ等の制御回路が接続
され、この制御回路によりパリティビットのチェックが
行われる。

【００４６】図４は図１の装置の動作タイミング図であ
り、このタイミング図を用いて図１の回路の動作を説明
する。図４のタイミング図は図７と同様に、４データ分
（アドレスＡ１からＡ４）のバーストライトを行った後
に連続して、４データ分（アドレスＡ５〜Ａ８）のバー
ストリードを行う例を示している。図４の外部クロッ
ク、アドレス信号、バースト信号、ライト信号およびＯ
Ｅ信号のタイミングは図７と同じである。

【００４７】データバス上の入力データは、入力レジス
タ５に入力されるとともに、パリティビット発生回路２
２に入力される。パリティビット発生回路２２は、各入
力データごとにパリティビットを生成して出力する。生
成されたパリティビットはライトパリティレジスタ２３
に入力されて、データバスと同じビット数の並列データ
に変換される。

【００４８】例えば、図４の時刻Ｔ１〜Ｔ４の間にライ
トデータが連続して入力された場合には、パリティビッ
ト発生回路２２内で各データごとにパリティビットが生
成される。生成されたパリティビットは、そのサイクル
中にパリティビット発生回路２２から出力され、データ
バス上のデータが確定した直後にパリティビット発生回
路２２から出力される。

【００４９】これらパリティビットは、順にライトパリ
ティレジスタ２３に入力されてデータの並び替えが行わ
れ、ライトサイクル終了後の時刻Ｔ６前後に外部クロッ
クに同期させてデータバスに送出される。この時刻Ｔ６
には、図６に示す従来の半導体記憶装置は、ライトパス
スルーデータをデータバス上に送出していたが、本実施
形態ではライトパススルーデータの代わりにパリティビ
ットデータを出力する。時刻Ｔ７以降は、図６に示す従
来の装置と同様に動作し、バーストリード期間中にセル
アレイ７から読み出されたデータが順次データバスに送
られる。

【００５０】このように、第１の実施形態では、バース
トライト期間中の書き込みデータのそれぞれに対応する
パリティビットを、バーストライト終了直後にデータバ
スに送出するようにしたため、半導体記憶装置内に正常
な書き込みデータが入力されたか否かをデータバスを介
して検出することができる。したがって、パリティビッ
ト検出用のデータ線を別個に設ける必要がなくなり、簡
易な回路構成で書き込みデータのチェックを行える。

【００５１】また、第１の実施形態では、バーストライ
ト終了後の空き期間（ライトパススルーデータ出力期
間）にパリティビットを出力するようにしたため、デー
タの書き込みタイミングや読み出しタイミングに影響を
及ぼすことなくパリティビットを出力できる。

【００５２】ところで、図１の装置では、バーストライ
ト期間が長く続くと、パリティビット発生回路２２から
出力されるパリティビットの数が多くなって、ライトパ
リティレジスタ２３がオーバーフローを起こすおそれが
ある。このような場合には、ライトパリティレジスタ２
３に入力されたパリティビットのうち、古いパリティビ
ットから順に消去して、代わりにパリティビット発生回
路２２からのパリティビットを格納すればよい。

【００５３】〔第２の実施形態〕第２の実施形態は、パ
リティビット発生回路２２の出力側に複数のフリップフ
ロップからなるシフトレジスタを接続したものである。

【００５４】図５は半導体記憶装置の第２の実施形態の
ブロック図である。図５では、図１と共通する構成部分
には同一符号を付けており、以下では図６との相違点を
中心に説明する。

【００５５】図５のパリティ制御回路２０ａは、図１に
示したライトパリティレジスタ２３の代わりに、Ｓ個の
フリップフロップが直列接続されたシフトレジスタ２７
を有する。このシフトレジスタ２７には、パリティビッ
ト発生回路２２から出力されたパリティビットが順に入
力される。シフトレジスタ２７内の各フリップフロップ
２７ａのクロック端子には、パリティビット用バイナリ
カウンタ２４の出力信号が入力される。

【００５６】このような接続により、シフトレジスタ２
７内のフリップフロップ２７ａは、バーストライト期間
中の各サイクルごとに、パリティビットを順次シフトす
る。したがって、バーストライト期間が終了した時点で
は、フリップフロップ２７ａの個数分（Ｓ個）のパリテ
ィビットがシフトレジスタ２７から出力される。

【００５７】シフトレジスタ２７から出力された各パリ
ティビットはパリティビット用デコーダ回路２５に入力
され、データバスの本数と同じ本数のパリティビットデ
ータに変換される。このデータは、第１の実施形態と同
様に、バーストライト期間終了後に、データバスを介し
て外部に送出される。

【００５８】このように、第２の実施形態は、パリティ
ビット発生回路２２で生成されたパリティビットをシフ
トレジスタ２７に入力して順次シフトさせるようにした
ため、シフトレジスタ２７内のフリップフロップ２７ａ
の数を変更することで、並列出力されるパリティビット
の数を容易に変更できる。したがって、例えば、バース
トライト期間が長く続く場合にはフリップフロップ２７
ａの数を増やし、逆に、バーストライト期間が短い場合
にはフリップフロップ２７ａの数を減らすといった変更
を容易に行える。

【００５９】なお、第２の実施形態では、バーストライ
ト期間が長く続いて、パリティビットの数がフリップフ
ロップ２７ａの数よりも多くなっても、古いパリティビ
ットから順に新しいパリティビットに入れ替わるため、
シフトレジスタ２７がオーバーフローを起こすおそれは
ない。

【００６０】以上に説明した第１および第２の実施形態
では、バーストライトを行った後に連続してバーストリ
ードを行う例を説明したが、本発明は、バーストライト
やバーストリードを行う場合だけでなく、ライトとリー
ドを連続して行う場合にも適用できる。このような場合
には、セルアレイ７からデータを読み出す前に、書き込
みデータのパリティビットを出力するようにすればよ
い。

【００６１】また、上述した各実施形態では、半導体チ
ップ上に形成される半導体記憶装置について説明した
が、本発明は、プリント基板上等に構成される回路にも
適用することができる。その場合、図１に示したセルア
レイ７を、ＤＲＡＭやＳＲＡＭのチップに置き換え、図
１の回路をＣＰＵ等の制御回路に接続すればよい。

【００６２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ライトサイクル終了後に、ライトサイクル期間中
のパリティビットの少なくとも一部を外部クロックに同
期させてデータバス上に送出するため、パリティビット
を出力するための専用のデータ線が不要であり、簡易な
回路構成で書き込みデータのチェックを行うことができ
る。

【００６３】また、データバスの各ビットに、それぞれ
異なるパリティビットを割り当てるため、複数種類のラ
イトデータのパリティビットを同時にデータバス上に送
出でき、複数サイクル分のライトデータを同時にチェッ
クすることができる。

【００６４】また、ライトサイクル終了後のデータバス
の空き期間（ライトパススルーデータの出力期間）を利
用してパリティビットを出力するため、データの書き込
みタイミングや読み出しタイミングに何ら影響を与える
ことなく、パリティビットを出力できる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の実施形態
のブロック図。

【図２】パリティ制御回路の概略動作を説明する図。

【図３】パリティビットの出力例を示す図。

【図４】図１の装置の動作タイミング図。

【図５】半導体記憶装置の第２の実施形態のブロック
図。

【図６】従来の同期型半導体記憶装置のブロック図。

【図７】図６の装置の動作タイミング図。

【符号の説明】

１アドレスレジスタ２ＣＥレジスタ３バースト信号レジスタ４ライト信号レジスタ５入力レジスタ６出力レジスタ７セルアレイ８センサアンプ９ライトコントロール回路１０バーストカウンタ１１アドレスデコーダ２０パリティ制御回路２１パリティ入出力コントロール回路２２パリティビット発生回路２３ライトパリティレジスタ２４パリティビット用バイナリカウンタ２５パリティビット用デコーダ回路２６ａ，２６ｂ，２６ｃ，２６ｄバッファ２７シフトレジスタ２７ａフリップフロップ

Claims

【特許請求の範囲】

【請求項１】読み出しおよび書き込みが可能な記憶部を
備え、データバス上の複数ビットからなるデータを外部
クロックに同期させて前記記憶部に書き込み、前記記憶
部から読み出したデータを前記外部クロックに同期させ
て前記データバスに送出するデータ記憶装置において、前記記憶部に書き込まれる各データに対応して、データ
書き込みエラー検出用のパリティビットをそれぞれ生成
するパリティビット生成回路と、前記記憶部にデータの書き込みを行うライトサイクルの
終了後に、このライトサイクル期間中に前記パリティビ
ット生成回路で生成された前記パリティビットのうち少
なくとも一部を、前記外部クロックに同期させて前記デ
ータバス上に送出するパリティ出力制御回路とを備える
ことを特徴とするデータ記憶装置。
【請求項２】前記パリティ出力制御回路は、前記ライト
サイクルの終了後に連続して、前記記憶部からのデータ
の読み出しを行うリードサイクルを行う場合に、前記ラ
イトサイクル期間中の最終データが前記記憶部に書き込
まれてから、前記リードサイクル期間中の先頭データが
前記データバス上に送出されるまでの間に、前記ライト
サイクル期間中の書き込みデータのそれぞれに対応する
前記パリティビットの少なくとも一部を前記データバス
上に送出することを特徴とする請求項１に記載のデータ
記憶装置。
【請求項３】前記パリティ出力制御回路は、前記ライト
サイクル期間中の最終データを含む連続した任意数のデ
ータに対応するパリティビットのそれぞれを、前記デー
タバスの異なるビット線に割り当てて前記外部クロック
に同期させて送出することを特徴とする請求項１または
２に記載のデータ記憶装置。
【請求項４】読み出しおよび書き込みが可能なメモリセ
ルアレイと、データバス上の複数ビットからなる入力データを外部ク
ロックに同期させる入力レジスタと、前記メモリセルアレイから読み出された出力データを外
部クロックに同期させる出力レジスタと、外部からのアドレス信号を前記外部クロックに同期させ
るアドレスレジスタと、このアドレスレジスタの出力に基づいて、前記メモリセ
ルアレイ内のメモリセルを特定するためのデコード信号
を出力するアドレスデコーダ回路と、前記メモリセルアレイに対するデータの書き込みおよび
読み出しを制御する制御信号を前記外部クロックに同期
させる制御レジスタとを備えた半導体記憶装置におい
て、前記メモリセルアレイに書き込まれるデータのそれぞれ
に対応して、データ書き込みエラー検出用のパリティビ
ットをそれぞれ生成するパリティビット生成回路と、前記メモリセルアレイへのデータ書き込みを行うライト
サイクルの終了後に、このライトサイクル期間中に前記
パリティビット生成回路で生成された少なくとも１種類
の前記パリティビットを前記外部クロックに同期させて
前記データバス上に送出するパリティビット出力制御回
路とを備えることを特徴とする半導体記憶装置。
【請求項５】複数種類のデータを連続して前記メモリセ
ルアレイに書き込むバーストライトの指示を行うバース
ト信号に基づいて、バーストライトが終了したか否かを
検出するバースト終了検出回路を備え、前記パリティビット出力制御回路は、前記バースト終了
検出回路でバーストライトの終了が検出されると、バー
ストライト期間中に前記パリティビット生成回路で生成
された少なくとも１種類の前記パリティビットを前記デ
ータバス上に送出することを特徴とする請求項４に記載
の半導体記憶装置。
【請求項６】前記パリティビット出力制御回路は、バー
ストライトの後に連続して、複数種類のデータを連続し
て前記メモリセルアレイから読み出すバーストリードが
行われる場合には、バーストライト期間中の最終データ
が前記メモリセルアレイに書き込まれてから、バースト
リード期間中の先頭データが前記データバス上に送出さ
れる前に、バーストライト期間中の各データに対応する
前記パリティビットの少なくとも一部を前記データバス
に送出することを特徴とする請求項５に記載の半導体記
憶装置。
【請求項７】前記パリティビット生成回路で生成された
パリティビットが順次格納され、これらパリティビット
をデータバスのビット数に応じた並列データに変換し
て、前記外部クロックに同期させて出力する直並列変換
回路を備え、前記パリティビット出力制御回路は、バーストライト期
間終了後に、前記直並列変換回路の出力を前記データバ
スに送出することを特徴とする請求項５または６に記載
の半導体記憶装置。
【請求項８】前記直並列変換回路は、直接接続された複
数のフリップフロップを有し、初段のフリップフロップ
は前記パリティビット生成回路で生成されたパリティビ
ットを前記外部クロックに基づいてラッチし、初段以外
のフリップフロップは前段のフリップフロップの出力を
前記外部クロックに基づいてラッチすることを特徴とす
ることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】前記直並列変換回路は、前記直並列変換回
路の出力ビット数以上の前記パリティビットが入力され
た場合には、古いパリティビットから順に新しいパリテ
ィビットに入れ替えることを特徴とする請求項７または
８に記載の半導体記憶装置。