JPH10340960A

JPH10340960A - 半導体装置および混成半導体装置並びに半導体装置の製造方法

Info

Publication number: JPH10340960A
Application number: JP9344772A
Authority: JP
Inventors: Takeoki Miyauchi; 建興宮内; Mikio Hongo; 幹雄本郷; Katsuro Mizukoshi; 克郎水越; Akira Shimase; 朗嶋瀬; Akihiko Ariga; 昭彦有賀; Shuji Ikeda; 修二池田; Akira Saeki; 亮佐伯
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-10
Filing date: 1997-12-15
Publication date: 1998-12-22
Anticipated expiration: 2017-12-15
Also published as: JP3566520B2

Abstract

(57)【要約】【課題】本課題は、ＬＳＩ等の半導体装置が高集積化さ
れたとしても、不良メモリセルを冗長メモリセルに切り
換える救済用リンクを設置する領域が占める割合を増大
させることなく、小形化を実現できるようにした半導体
装置並びにその製造方法を提供することにある。【解決手段】本発明は、冗長メモリセルとメモリセルと
を有する半導体記憶装置において、上記メモリセルにお
ける所望のビットを冗長メモリセルに切り換える救済用
のリンクを上記メモリセルの活性領域上に設けたことを
特徴とする半導体装置並びにその製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ、またはメ
モリとロジックとを有する半導体装置および混成半導体
装置並びに半導体装置の製造方法に関する。

【０００２】

【従来の技術】第１の従来技術としては、特開平１−１
６９９４２号公報に記載されているように、Ｓｉ基板上
において、外部配線から汚染浸入防止のためのガードリ
ング内に導かれた切断用リンクにレーザ光を照射して切
断する技術が知られている。

【０００３】また、第２の従来技術としては、「レーザ
拡散形ポログラム素子を用いた冗長回路の構成法」電
子通信学会論文誌'83/12 Vol.J66-C No.12 pp.903-910
があり、この第３の従来技術には、電気的に絶縁状態に
ある高抵抗ポリシリコンに、その上からレーザビームを
照射して電気的短絡状態にするというレーザ拡散形プロ
グラム素子を開発し、これを用いてラッチ回路と配線を
切換えるスイッチとからなる冗長回路を構成し、この冗
長回路を８Ｋワード×８ビット構成の６４Ｋビット・ス
タティックＲＡＭに応用し、列デコーダ出力信号を通常
のデコーダ線選択信号と予備のデータ線選択信号に切換
えるためのデコーダ出力置換回路に用いることについ
て、記載されている。また、第３の従来技術としては、
「レーザデフュージョンコネクションテクノロジー
フォアＶＬＳＩプログラミング（Laser Diffusio
n Connection Technology for VLSI Programming）」 A
nnals of the CIRP Vol. 32/1/1983,pp.141-144 があ
り、この第４の従来技術には、ＶＬＳＩメモリに対して
プログラミングするために、ポリシリコン導体を接続す
るレーザ拡散技術が開発されたことが記載されている。
また、第４の従来技術としては、特開平４−２３４５３
号公報に記載されているように、ＬＳＩメモリにおける
欠陥ビット救済用リンクの所望の個所に１ｎｓ以下のパ
ルス幅のレーザ光を照射して下層にダメージを与えるこ
となく切断する技術が知られている。

【０００４】

【発明が解決しようとする課題】上記第１〜第３の従来
技術により、ＬＳＩメモリにおいて、救済リンクにレー
ザ光を照射して切断または高抵抗のものを低抵抗化して
欠陥メモリセルを冗長メモリセルに切換える技術が知ら
れていた。しかしながら、第１〜第３の従来技術では、
レーザ光を照射するスポット径を救済用のリンクの幅よ
り大きくして照射する関係で、救済用のリンクのピッチ
を１０〜１２μｍ程度にせざるえなく、しかも照射され
たレーザ光が救済用のリンクの下に存在する絶縁膜を透
過して更にその下まで到達することになるため、救済用
のリンクを能動素子が存在しない領域上に設けざるを得
なかった。一方、ＬＳＩメモリも高集積化され、配線幅
が、６４ＭＤＲＡＭで約０．３５μｍ、２５６ＭＤＲＡ
Ｍで約０．２５μｍ、１ＧＤＲＡＭで約０．１５μｍと
Ｓｉの結晶欠陥に近くなっていき、更にビット救済用の
リンク数も２０００〜２００００本程度に増大すること
になる。

【０００５】その結果、半導体装置において、救済用の
リンクを設置する領域が占める割合がおおきくなってし
まい、半導体装置全体の大きさをおおきくせざる得ない
状況になってしまうことになる。ところで、上記第４の
従来技術には、ＬＳＩメモリにおける欠陥ビット救済用
リンクの所望の個所に１ｎｓ以下のパルス幅のレーザ光
を照射することによって、救済用リンクを切断でき、し
かも救済用リンクより下層にはレーザ光が照射されない
ことによってダメージが生じないことも知られている
が、ＬＳＩ等の半導体装置が高集積化されたとしても、
救済用のリンクを設置する領域が占める割合を増大させ
ることなく、半導体装置を構成しようとする点について
は、考慮されていなかった。

【０００６】本発明の目的は、上記課題を解決すべく、
ＬＳＩ等の半導体装置が高集積化されたとしても、不良
メモリセル等の不良回路を冗長メモリセル等の冗長回路
に切り換えるための救済用リンクを設置する領域が占め
る割合を増大させることなく、小形化を実現できるよう
にした半導体装置およびその製造方法を提供することに
ある。また本発明の他の目的は、必要最小限のビット救
済により短絡不良を改善することができる半導体装置お
よびその製造方法を提供することにある。

【０００７】また本発明の他の目的は、ＬＳＩ等の半導
体装置が高集積化されたとしても、電気的特性を調整す
るプログラミング素子を設置する領域が占める割合を増
大させることなく、小形化を実現できるようにした半導
体装置およびその製造方法を提供することにある。

【０００８】また本発明の更に他の目的は、半導体記憶
装置において、救済用リンクの本数を低減するために設
けたデコーダをなくして冗長回路の占める領域を小さく
して小形化を実現できるようにした半導体装置を提供す
ることにある。また本発明の更に他の目的は、小形化を
実現できるようにした混成半導体装置を提供することに
ある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置において、欠陥回路から冗長
回路に切り換えるための救済用のリンクを活性領域（能
動素子の領域）上に設けたことを特徴とする。また、本
発明は、冗長メモリセルとメモリセルとを有する半導体
記憶装置において、欠陥メモリセルにおける所望のビッ
トを冗長メモリセルに切り換えるための救済用のリンク
を周辺回路も含むメモリの活性領域（能動素子の領域）
上に設けたことを特徴とする半導体装置である。

【００１０】また、本発明は、冗長メモリセルとメモリ
セルとを有する半導体記憶装置において、欠陥メモリセ
ルにおける所望のビットを冗長メモリセルに切り換える
ための救済用のリンクをメモリの周辺回路上に設けたこ
とを特徴とする半導体装置である。

【００１１】また、本発明は、冗長メモリセルとメモリ
セルとを有する半導体記憶装置において、不良メモリセ
ルの信号線を直接切断することによって不良メモリセル
を切り離すように構成したことを特徴とする半導体装置
である。

【００１２】また、本発明は、冗長メモリセルとメモリ
セルとを有する半導体記憶装置において、不良メモリセ
ルの信号線を直接切断し、その上に保護膜を被覆するよ
うに構成したことを特徴とする半導体装置である。

【００１３】また本発明は、基板上にメモリとロジック
とを並設し、メモリ救済用のリンクを上記メモリの活性
領域（能動素子が設置された領域）上に設け、ロジック
特性調整用のプログラミング素子（薄膜抵抗体またはコ
ンデンサまたはインダクタンス等）を上記ロジックの活
性領域（能動素子が設置された領域）上に設けたことを
特徴とする混成半導体装置である。また本発明は、基板
上にロジックとメモリとを並設し、上記メモリを複数の
階層で構成したことを特徴とする混成半導体装置であ
る。

【００１４】また本発明は、半導体装置において、欠陥
回路を冗長回路に切り換えるための救済用のリンクを能
動素子を有する領域上に設け、該所望の救済用のリンク
に対して１ｎｓ以下のパルス幅のレーザ光束を整合させ
て照射して加工を施して欠陥回路を冗長回路に切り換え
ることを特徴とする半導体装置の製造方法である。

【００１５】また本発明は、冗長メモリセルとメモリセ
ルとを有する半導体記憶装置において、欠陥メモリセル
における所望のビットを冗長メモリセルに切り換えるた
めの救済用のリンクを周辺回路も含むメモリの活性領域
上に設け、該所望の救済用のリンクに対して１ｎｓ以下
のパルス幅のレーザ光束を整合させて照射して加工を施
して欠陥メモリセルにおける所望のビットを冗長メモリ
セルに切り換えることを特徴とする半導体装置の製造方
法である。

【００１６】また本発明は、冗長メモリセルとメモリセ
ルとを有する半導体記憶装置において、欠陥メモリセル
における所望のビットを冗長メモリセルに切り換えるた
めの救済用のリンクをメモリの周辺回路上に設け、該所
望の救済用のリンクに対して１ｎｓ以下のパルス幅のレ
ーザ光束を整合させて照射して加工を施して欠陥メモリ
セルにおける所望のビットを冗長メモリセルに切り換え
ることを特徴とする半導体装置の製造方法である。また
本発明は、冗長メモリセルとメモリセルとを有する半導
体記憶装置において、不良メモリセルの信号線に対して
直接１ｎｓ以下のパルス幅のレーザ光束を整合させて照
射して切断することによって不良メモリセルを切り離す
ことを特徴とする半導体装置の製造方法である。

【００１７】また本発明は、冗長メモリセルとメモリセ
ルとを有する半導体記憶装置において、不良メモリセル
の信号線に対して直接１ｎｓ以下のパルス幅のレーザ光
束を整合させて照射して切断することによって不良メモ
リセルを切り離し、その上に保護膜を被覆することを特
徴とする半導体装置の製造方法である。また本発明は、
半導体装置において、特性調整用のプログラミング素子
を回路の活性領域上に設け、該所望のプログラミング素
子に対して１ｎｓ以下のパルス幅のレーザ光束を整合さ
せて照射して特性調整を行なうことを特徴とする半導体
装置の製造方法である。

【００１８】以上説明したように、前記構成によれば、
高集積化されたとしても、不良メモリセルを冗長メモリ
セルに切り換える救済用リンクを設置する領域が占める
割合を増大させることなく、半導体記憶装置として小形
化を実現することができる。また、前記構成によれば、
不良メモリセルの発生原因である短絡欠陥が生じている
場合、必要最小限の信号線に直接ピコ秒のパルスレーザ
光を照射することによって切り離して短絡欠陥を解消
し、電流が流れてロスしたり、局部的に温度が上昇した
りすることを防止して、信頼性のあるビット救済を実現
することができる。即ち、必要最小限のビットでもって
短絡不良を救済または修正することが可能となる。

【００１９】また、前記構成によれば、高集積化された
としても、電気的特性を調整するプログラミング素子を
設置する領域が占める割合を増大させることなく、マイ
コン等の半導体装置として小形化を実現することができ
る。また、前記構成によれば、半導体記憶装置におい
て、救済用リンクの本数を低減するために設けたデコー
ダをなくして冗長回路の占める領域を小さくして小形化
を実現することができる。また、前記構成によれば、基
板上にロジックとメモリとを並設した混成半導体装置の
小形化を実現することができる。

【００２０】

【発明の実施の形態】本発明に係る実施の形態を図を用
いて説明する。図１は、本発明に係るピコ秒パルスレー
ザ光を照射して加工するレーザ加工装置に概略構成を示
す図である。このレーザ加工装置は、特開平４−２３４
５３号公報に記載されているように、数ｍｊｏｕｌでパ
ルス幅が１ｎｓ以下（１００〜３００ｐｓ）のピコ秒の
パルスレーザ光２３を発振するレーザ光源２と、ハーフ
ミラー３と、投影する任意のパターンを形成する透過形
液晶マスク４と、観察用ハーフミラー５と、投影加工レ
ンズ６と、半導体装置１を載置するＸＹテーブル７と、
ＸＹテーブル７を制御する制御装置８と、投影パターン
用の照明光源９と、物体用の照明光源１０と、ハーフミ
ラー１１と、被加工物１上に投影されたパターンの光像
や、被加工物１上の光学像を撮像する撮像装置１２と、
画像判定処理装置１３と、ディスプレイ等の表示手段１
４と、液晶マスク４を制御する液晶パターン制御装置１
５と、レーザ光源２を制御するレーザ光源制御部１６
と、ＸＹテーブル７を微動させる指令信号を入力した
り、透過形液晶マスク４に発生させる矩形パターンに関
する情報等を入力する入力手段１７と、ＸＹテーブル７
のＸＹ軸方向の変位量を高精度に検出するレーザ測長器
等で構成された変位計１８とから構成される。上記入力
手段１７は、半導体装置を設計するＣＡＤシステム１９
や半導体装置の電気的特性を検査するテスタ２０と接続
される。

【００２１】まずメモリ等の半導体装置１は、ＸＹテー
ブル７上に位置決めして載置される。透過形液晶マスク
４は、上記入力手段１７によってテスタ２０によって検
査された例えばメモリにおける不良ビットを基にＣＡＤ
システム１９から得られる不良ビット救済リンクや不良
ビットにつながるデータ線の形状寸法および位置情報に
基いて入力される矩形パターンとその位置に関する情報
等に基いて、液晶パターン制御装置１５によって制御さ
れて所望の矩形パターンが発生される。この所望の矩形
パターンが発生された液晶マスク４に対して投影パター
ン用の照明光源９から出射された照明光により照明され
て、この発生された所望の矩形パターンが投影加工レン
ズ６により半導体装置１上に投影される。また半導体装
置１は、物体用の照明光源１０から出射された照明光に
よりハーフミラー１１および観察用ハーフミラー５を介
して照明される。ハーフミラー１１の後方に設置された
撮像装置１２は、半導体装置１から得られる光学像を撮
像し、その画像信号を画像判定処理装置１３に入力す
る。画像判定処理装置１３は、入力された画像信号に基
いて投影された所望の矩形パターンの光像（ピコ秒のパ
ルスレーザ光を照射すべき領域）をパターン認識し、そ
の像２１と所望の矩形パターンの光像（ピコ秒のパルス
レーザ光を照射すべき領域）２２とを表示手段１４の画
面上に表示する。そして、入力手段１７から入力される
整合開始指令により、上記入力手段１７によってテスタ
２０によって検査された例えばメモリにおける不良ビッ
トを基にＣＡＤシステム１９から得られる不良ビット救
済リンクや不良ビットにつながるデータ線の位置情報に
基づく変位計１８のフィードバックを受ける制御装置８
の制御によりＸＹステージ７を移動させて、所望の矩形
パターンの光像（ピコ秒のレーザ光を照射すべき領域）
２２を上記不良ビット救済リンクや不良ビットにつなが
るデータ線にほぼ位置付けする。次に、画像判定処理装
置１３は、上記撮像装置１２から検出される所望の矩形
パターンの光像の画像２２が上記不良ビット救済リンク
や不良ビットにつながるデータ線からはみ出さないよう
所望の矩形パターンの光像の画像２２を上記不良ビット
救済リンクや不良ビットにつながるデータ線の画像との
ずれ量を算出処理し、この算出処理されたずれ量を制御
装置８に入力する。制御装置８は、この入力されたずれ
量が変位計１８から検出されるようにＸＹステージ７を
制御することによって所望の矩形パターンの光像の画像
２２が上記不良ビット救済リンクや不良ビットにつなが
るデータ線からはみ出さないように整合されることにな
り、その結果を表示手段１４に表示することによって整
合状態を確認することができる。

【００２２】このように整合状態を入力手段１７を用い
て入力することによって確認されると、画像判定処理装
置１３からピコ秒のパルスレーザ光を照射する開始指令
信号がレーザ光源制御部１６に送られ、レーザ光源２か
らピコ秒のパルスレーザ光２３が発振されて出力され、
液晶マスク４に照射されることになる。すると所望の矩
形パターンに整形されたピコ秒のパルスレーザ光２４
が、半導体装置１上の不良ビット救済リンクや不良ビッ
トにつながるデータ線に投影照射されて加工されること
になる。

【００２３】ところで、パルスレーザ光による配線切断
加工において、熱現象としての飛散除去が起こるには、
１ｎｓ以上の時間を要する。そこで、パルス幅が１ｎｓ
以下のパルスの高出力のレーザ光を配線幅より僅か狭く
して、半導体装置１上の配線の所望の個所に高精度に整
合して照射を行えば、配線材料が無くなった時点ではパ
ルスレーザ光が照射されない関係からレーザ光が配線の
下方へ浸入することなく配線を切断加工することが可能
となる。即ち、パルス幅が１ｎｓ以下のパルスレーザ光
であれば、配線切断加工ができるように照射レーザのパ
ワーが大きくなってもレーザパルスが続いている間（１
ｎｓ以下）は、配線材料が飛散せず元の場所に存在し、
全てのレーザエネルギを配線材料が受け止めることにな
る。このため、半導体装置において、熱伝導率の低いＳ
ｉＯ₂等の絶縁膜をはさんで下層はレーザ光にさらされ
ることがなく、ダメージを発生させることがない。な
お、配線切断に要するピークパワーＰは概略パルス幅Ｓ
の２重根に反比例し、次に示す（数１）式の関係にあ
る。Ｐ＝Ｋ（√（Ｓｏ／Ｓ））Ｐｏ（数１）ここで、Ｐｏは元のピークパワーであり、Ｓｏは元のパ
ルス幅であり、Ｋは比例定数である。従って、パルス幅
を従来の１００ｎｓ前後から、本発明のように、例えば
１００ｐｓ〜３００ｐｓ前後に２桁短くすると、ピーク
パワーＰは従来より約１０〜２０倍前後大きくする必要
がある。但し、必要となるエネルギーＥは、ピークパワ
ーＰとパルス幅Ｓとの積、Ｅ＝Ｐ・Ｓであるため、Ｋが
１前後の場合はパルス幅Ｓの２重根に比例し、従来より
１桁程度少なくて済む。しかし、全てのレーザ光による
エネルギを配線材料が受け止める関係で、下層へのダメ
ージを及ぼすことなく、配線を切断することができる。

【００２４】１ｎｓ以下の短いパルス幅のレーザ光を、
例えばＡｌ等の配線表面に照射すると、そのエネルギの
吸収は１０~¹⁵sec前後の短い時間で行われ、一方そのエ
ネルギがＡｌ等の配線内において熱に変換されるには、
１ｎｓ前後の時間が必要となる。従って、１ｎｓ以下の
短いパルスレーザ光であれば、いくら強いパルスレーザ
光を照射しても、照射された配線が熱現象による変化を
起こす前に、レーザパルスの照射が終了するため、熱現
象による除去のあとにレーザ光が浸入することは起こり
えず、配線の下層にダメージを及ぼすことなく、配線の
所望の個所を切断することができる。また半導体装置１
において材料として高抵抗ポリシリコン等で形成された
配線に対して、レーザ光を該配線幅より僅か狭くして高
精度に整合して照射を行って低抵抗化する場合において
も、下層にダメージ及ぼすことをなくすことができる。

【００２５】図２（ａ）には、上記液晶マスク４におい
て発生されて半導体装置１に投影された所望の矩形パタ
ーンの一実施例を示し、図２（ｂ）には、半導体装置１
から撮像される光像の一実施例を示す。

【００２６】図３、図４、図５は、各々通常のメモリセ
ルに対応させて設けられた救済リンクを示す。図３に示
す第１の実施例の場合には、通常の配線とほぼ同じ配線
幅（６４ＭＤＲＡＭの場合約０．３５μｍ、２５６ＭＤ
ＲＡＭの場合約０．２５μｍ、１ＧＤＲＡＭの場合約
０．１５μｍ）とピッチとを有し、一方は通常のメモリ
セルへ第２層目の例えばＡｌ等の配線３１を通して接続
され、他方は共通のデコーダへ第２層目の例えばＡｌ等
の配線３２を通して接続された第１層目の例えばＡｌ等
の救済用リンク３３が形成され、第２層目に冗長メモリ
セルへ接続されたＡｌ等の配線３４が形成されている。
そこで、テスタ２０において、不良のメモリセルが特定
されると、該メモリセルに接続された救済用リンク３３
における３８で示す個所に、液晶マスク４に発生された
矩形パターンの投影光束２４を配線幅より僅か狭くして
高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐ
ｓ）のパルス幅を有する高出力のパルスレーザ光を上記
液晶マスク４に照射して矩形パターンに整形された投影
光束２４を上記３８で示す個所に照射して切断して共通
のデコーダから不良メモリセルへの接続を切離しする。
次にこの救済用リンクと冗長メモリセルへ接続されたＡ
ｌ等の配線３４とが交差する個所３９に、液晶マスク４
に発生された矩形パターンに整形された投影光束２４を
配線幅より僅か狭くして高精度に整合し、１ｎｓ以下
（例えば１００〜３００ｐｓ）のパルス幅を有する低出
力のパルスレーザ光を上記液晶マスク４に照射して矩形
パターンに整形された投影光束２４を上記交差する個所
３９に照射して救済用リンクと配線３４との間に存在す
るＳｉＯ₂等の層間絶縁膜を溶融して救済用リンクと配
線３４とを接続し、共通のデコーダから冗長メモリセル
への切り換え接続を行う。この実施例の場合でも、１ｎ
ｓ以下のパルス幅を有するパルスレーザ光を用いて、配
線幅より僅か狭くして高精度に整合して照射して切断お
よび接続を行うように構成したので、下層へのダメージ
を及ぼすことなく、不良メモリセルから冗長メモリセル
への切り換えを行うことができる。

【００２７】図４に示す第２の実施例の場合には、通常
の配線とほぼ同じ配線幅（６４ＭＤＲＡＭの場合約０．
３５μｍ、２５６ＭＤＲＡＭの場合約０．２５μｍ、１
ＧＤＲＡＭの場合約０．１５μｍ）とピッチとを有し、
一方は通常のメモリセルへ第２層目の例えばＡｌ等の配
線３１を通して接続され、他方は共通のデコーダへ第２
層目の例えばＡｌ等の配線３２を通して接続された第１
層目の例えばＡｌ等の救済用リンク３３と、一方は冗長
メモリセルへ第２層目の例えばＡｌ等の配線３４および
第１層目の例えばＡｌ等の配線３５を通して接続され、
他方は上記各救済用リンク３３に接続される例えばＡｌ
等の救済用リンク３６とが形成されている。そこで、テ
スタ２０において、不良のメモリセルが特定されると、
該メモリセルに接続された救済用リンク３３における４
０で示す個所に、液晶マスク４に発生された矩形パター
ンに整形された投影光束２４を配線幅より僅か狭くして
高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐ
ｓ）のパルス幅を有する高出力のパルスレーザ光を上記
液晶マスク４に照射して矩形パターンに整形された投影
光束２４を上記４０で示す個所に照射して切断して共通
のデコーダから不良メモリセルへの接続を切離しする。
次にこの救済用リンクと異なる救済用リンクに接続さ
れ、且つ冗長メモリセルへ接続されたＡｌ等の配線３４
および３５に接続された救済用リンク３６における４１
〜４５で示す個所に、液晶マスク４に発生された矩形パ
ターンに整形された投影光束２４を配線幅より僅か狭く
して高精度に整合し、１ｎｓ以下（例えば１００〜３０
０ｐｓ）のパルス幅を有する高出力のパルスレーザ光を
上記液晶マスク４に照射して矩形パターンに整形された
投影光束２４を上記個所４１〜４５に照射して切断する
ことにより共通のデコーダから冗長メモリセルへの切り
換えを行う。この実施例の場合でも、１ｎｓ以下のパル
ス幅を有するパルスレーザ光を用いて、配線幅より僅か
狭くして高精度に整合して照射して切断を行うように構
成したので、下層へのダメージを及ぼすことなく、不良
メモリセルから冗長メモリセルへの切り換えを行うこと
ができる。

【００２８】図５に示す第３の実施例の場合には、通常
の配線とほぼ同じ配線幅（６４ＭＤＲＡＭの場合約０．
３５μｍ、２５６ＭＤＲＡＭの場合約０．２５μｍ、１
ＧＤＲＡＭの場合約０．１５μｍ）とピッチとを有し、
一方は通常のメモリセルへ第２層目の例えばＡｌ等の配
線３１を通して接続され、他方は共通のデコーダへ第２
層目の例えばＡｌ等の配線３２を通して接続された第１
層目の例えばＡｌ等の救済用リンク３３と、一方は冗長
メモリセルへ第２層目の例えばＡｌ等の配線３４および
第１層目の例えばＡｌ等の配線３５を通して接続され、
他方は上記各救済用リンク３３に接続される例えば高抵
抗ポリシリコン等の救済用リンク３７とが形成されてい
る。そこで、テスタ２０において、不良のメモリセルが
特定されると、該メモリセルに接続された救済用リンク
３３における４０で示す個所に、液晶マスク４に発生さ
れた矩形パターンに整形された投影光束２４を配線幅よ
り僅か狭くして高精度に整合し、１ｎｓ以下（例えば１
００〜３００ｐｓ）のパルス幅を有する高出力のパルス
レーザ光を上記液晶マスク４に照射して矩形パターンに
整形された投影光束２４を上記３８で示す個所に照射し
て切断して共通のデコーダから不良メモリセルへの接続
を切離しする。次にこの救済用リンクと冗長メモリセル
へ接続されたＡｌ等の配線３４および３５に接続された
例えば高抵抗ポリシリコン等の救済用リンク３７におけ
る４７で示す個所に、液晶マスク４に発生された矩形パ
ターンに整形された投影光束２４を配線幅より僅か狭く
して高精度に整合し、１ｎｓ以下（例えば１００〜３０
０ｐｓ）のパルス幅を有する低出力のパルスレーザ光を
上記液晶マスク４に照射して矩形パターンに整形された
投影光束２４を上記個所４７に照射して救済用リンク３
７を低抵抗化することによって配線３２と配線３５とを
接続し、共通のデコーダから冗長メモリセルへの切り換
え接続を行う。この実施例の場合でも、１ｎｓ以下のパ
ルス幅を有するパルスレーザ光を用いて、配線幅より僅
か狭くして高精度に整合して照射して切断および接続を
行うように構成したので、下層へのダメージを及ぼすこ
となく、不良メモリセルから冗長メモリセルへの切り換
えを行うことができる。

【００２９】以上説明したように、不良メモリセルから
冗長メモリセルへの切り換えを下層へのダメージを及ぼ
すことなく行うことができるので、図６および図７に示
すように救済用リンク３３、３６、３７が設けられた領
域４９を、半導体メモリ装置１ａにおける例えばメモリ
素子からなる能動素子５１、５２、５３が形成された領
域上の任意の位置に設置することにより、メモリセルが
高集積化されたとしても通常のメモリセルや冗長メモリ
セルから救済用リンクに接続する配線の引き回し距離を
最短にして高速性を失うことなく不良メモリセルの救済
を行うことができ、しかも半導体メモリ装置１ａとして
の小形化を実現することができる。図６は、半導体メモ
リ装置１ａにおいて、救済用リンク３３、３６、３７が
設けられた領域４９を、例えばメモリ素子からなる能動
素子（活性領域）５１、５２、５３が形成された領域上
に設置した実施の形態を示す断面図である。ＭＯＳＬＳ
Ｉにおいて、５１はｐＭＯＳ領域からなるソース・ドレ
インを示し、５２はｎＭＯＳ領域からなるソース・ドレ
インを示し、５３はｎＭＯＳ領域からなるソース・ドレ
インを示す。このように救済用リンク３３、３６、３７
が設けられた領域４９を、例えばメモリ素子からなる能
動素子（活性領域）５１、５２、５３が形成された領域
上の任意の位置に設置して、メモリセルが高集積化され
たとしても高集積化に対応させて小形化を実現すること
ができる。

【００３０】図７は、メモリ領域６１と周辺回路領域６
２と共通のデコーダ領域６３とが形成された半導体メモ
リ装置１ａにおいて、救済用リンク３３、３６、３７が
設けられた領域４９を、メモリ領域６１上に配置した実
施の形態を示す平面図である。このように救済用リンク
３３、３６、３７が設けられた領域４９を、メモリ領域
６１や周辺回路領域６２の任意の位置に配置することに
よって、メモリセルが高集積化されたとしても高集積化
に対応させて小形化を実現することができる。しかしな
がら、救済用リンク３３、３６、３７が設けられた領域
４９をメモリ領域６１上に配置させた場合、当然メモリ
領域６１上に救済用リンク３３、３６、３７を設ける成
膜・エッチング等のプロセスが必要となり、メモリの全
領域に亘って均一なプロセスが施されないことになり、
メモリセル特性が不均一になる可能性があるので、周辺
回路領域６２上に救済用リンク３３、３６、３７を設け
ることが望ましい。また周辺回路領域６２においてもス
イッチ回路８３を除くデコーダ等の直接周辺回路上に設
けて配線を短くして低抵抗化をはかることが良い。図８
は、救済用リンクを有する半導体メモリ装置１ａにおけ
る回路構成を示した図である。８１は通常のメモリセル
を示す。８２は冗長メモリセルを示す。８３は各列のメ
モリセルに接続されたスイッチ回路を示す。８４は各ス
イッチ回路に接続されて不良のメモリセルから冗長メモ
リセルへの切り換えをおこなう救済用リンクを示す。８
５は各スイッチ回路に入力されたデータ信号を選択する
信号を発生する共通のデコーダを示す。８６は各行のメ
モリセルへのワード線、８７は共通線、８８はデータ線
を示す。

【００３１】以上では、救済用リンクを用いて不良メモ
リセルから冗長メモリセルへの切り換えを行う実施の形
態について説明したが、下層へのダメージを及ぼすこと
なく行うことができるので、図９に示すように、救済用
リンクの代わりに各メモリセルに接続されたデータ線や
ビット線等の信号線の×印の個所９０、９１を上記救済
用リンクと同様にピコ秒のパルスレーザ光を照射するこ
とによって直接切断して不良メモリセルへのデータの入
力をなくし、この代わりに共通のデコーダ８５へのソフ
ト処理によって冗長メモリセルに切り換えることが可能
となる。図９は、救済用リンクを有しない半導体メモリ
装置１ａにおける回路構成を示した図である。８１は通
常のメモリセルを示す。８２は冗長メモリセルを示す。
８３は各列のメモリセルに接続されたスイッチ回路を示
す。８５は各スイッチ回路に入力されたデータ信号を選
択する信号を発生する共通のデコーダを示す。８６は各
行のメモリセルへのワード線、８７は共通線、８８はデ
ータ線、８９は相補データ線（相補ビット線）を示す。
また、欠陥メモリセルとして、近接した相補データ線
（相補ビット線）８９等の信号線同志が短絡して生じる
場合があるので、そのままで冗長メモリセル８２に切り
換えただけでは短絡不良による他のメモリセルへの悪さ
や消費電力の増加による悪さや局部的な温度上昇による
悪さを改善することができない。ところで、相補データ
線８９等の信号線の一方はスイッチ回路８３に接続さ
れ、他方はロード回路（ＬＡＯＤ）に接続されている関
係で、ロード回路またはロード回路に近い個所におい
て、欠陥メモリセルまたは該欠陥メモリセルに近接した
メモリセルに接続された相補データ線等の信号線の×印
の個所を上記救済用リンクと同様にピコ秒のパルスレー
ザ光を照射することによって直接切断してロード回路と
切り離すことによって、短絡不良を解消させることがで
きる。このように相補データ線等の信号線に直接ピコ秒
のパルスレーザ光を照射して切断することができるの
で、最小限で不良ビットを救済または修正することが可
能となる。また、不良メモリセルに接続された信号線で
もある電源線についても、直接ピコ秒のパルスレーザ光
を照射して切断して切り離すことも可能である。

【００３２】以上説明した実施の形態では、高集積化に
伴って、救済用リンクの周囲に腐食浸入防止用のガード
リングを形成しておくことができないので、図１０に示
すごとく、半導体装置１の救済リンクやデータ線等の配
線１０１に、ピコ秒のパルスレーザ光を照射して切断加
工等をした後、例えばＰ−Ｓｉ₃Ｎ₄なるファイナルパジ
ベーション膜を０．２μｍ程度施すことによって保護す
ることができる。即ち、後述する混成半導体装置１ｂに
対しても、ロジック回路１１１におけるロジック特性調
整用のプログラミング素子１１３へのピコ秒のパルスレ
ーザ光を照射してトリミング加工等をした後、および救
済リンクやデータ線等の配線４９ｂにピコ秒のパルスレ
ーザ光を照射して切断加工等をした後、例えばＰ−Ｓｉ
₃Ｎ₄なるファイナルパジベーション膜を０．２μｍ程度
施すことによって保護することができる。

【００３３】以上説明したように、半導体メモリ装置１
ａにおいて、救済用リンクが設けられた領域を、メモリ
領域６１および周辺回路領域６２からなる活性領域（能
動素子が設置された領域）の外側に配置させる必要がな
く、その結果メモリセルが高集積化されて不良メモリセ
ルを冗長メモリセルに切り換える救済用リンク等の配線
の本数が増大してもこの増大にあまり影響を受けること
なく高集積化に対応させて小形化を実現することができ
る。

【００３４】また、半導体メモリ装置１ａにおいて、不
良メモリセルに接続された信号線にに直接ピコ秒のパル
スレーザ光を照射して切り離すことによって、短絡不良
を解消させることができ、その結果必要最小限のビット
救済で短絡による不都合を改善することができる。次に
ロジック回路とメモリ回路との両方を有する混成半導体
装置の実施の形態について説明する。図１１は、マイコ
ンからなるロジック回路とメモリ回路との両方を有する
混成半導体装置の一実施の形態を示す平面図である。図
１２は、図１１の側面部分断面図である。混成半導体装
置１ｂは、マイコンからなるロジック回路１１１と複数
段（複数階層）のメモリ回路１２１とから構成される。
１３１は外部との接続を行う電極を示す。図１２に示す
ように、マイコンからなるロジック回路１１１は、Ｓｉ
等の基板１１０上にロジック素子とその上に例えば７層
以上の多層からなる配線層１１２とを形成して構成さ
れ、複数段（複数階層）のメモリ回路１２１は、上記Ｓ
ｉ等の基板１１０上にメモリ素子とその上に複数の層か
らなる配線層１２２とその上にＳｉ等の板状部材１２３
と該板状部材１２３上にメモリ素子とその上に複数の層
からなる配線層１２４とを形成して構成される。特にＳ
ｉ等の板状部材１２３は配線層１２２上にＳｉ等を成膜
することによって形成する。

【００３５】そして、ロジック回路１１１において、ロ
ジックの活性領域上における配線層１１２の最上層に
は、ロジック特性調整用のプログラミング素子（薄膜抵
抗体またはコンデンサまたはインダクタンス等）１１３
が形成されている。また、メモリ回路１２１において、
各段の配線層１２２、１２４の最上層には、不良メモリ
セルを冗長メモリセルに切り換える救済用リンク等の配
線が形成された領域４９ａ、４９ｂが設置されている。
なお、ロジック特性調整用のプログラミング素子（薄膜
抵抗体またはコンデンサまたはインダクタンス等）１１
３へのトリミングは、上述したピコ秒のパルスレーザ光
を液晶マスク４で所望の矩形パターンに整形して位置お
よびパターンの形状を整合させた状態で薄膜金属膜の所
望の個所に投影照射することによって行う。その結果レ
ーザ光を下層へ浸入させることなくロジック特性調整用
のプログラミング素子１１３へのトリミングが実行で
き、ロジックの電気特性の最適化をはかることができ
る。

【００３６】また、メモリ回路１２１において積み重ね
て製造されていく各段の配線層１２２、１２４の最上層
に形成された不良メモリセルを冗長メモリセルに切り換
える救済用リンク等の配線の所望の個所に対して、上述
したピコ秒のパルスレーザ光を液晶マスク４で所望の矩
形パターンに整形して位置およびパターンの形状（パタ
ーンの幅）を整合させた状態で投影照射することによっ
て、レーザ光を下層へ浸入させることなく不良メモリセ
ルを冗長メモリセルに切り換えることが可能となる。以
上説明したように、ロジック回路とメモリ回路との両方
を有する混成半導体装置において、上記メモリ回路を複
数の階層で構成したことにより小形化を実現することが
できる。また、ロジック回路とメモリ回路との両方を有
する混成半導体装置において、ロジック特性調整用のプ
ログラミング素子を設置する領域および救済用リンクが
設けられた領域を、ロジックおよびメモリの活性領域
（ロジックおよびメモリの能動素子が設置された領域）
の外側に配置させる必要がなく、その結果ロジックの電
気特性の最適化および不良メモリセルの救済を図って、
且つ小形化を実現することができる。以上では、混成半
導体装置１ｂに対する実施の形態について説明したが、
半導体装置をロジック回路のみで構成した場合において
も適用することができることは明らかである。

【００３７】次に、半導体メモリ装置１ａ’の他の実施
の形態について、図１３〜図１９を用いて説明する。具
体的には、特開平５−１８９９９６号公報に記載されて
いる。図１３は、半導体メモリ装置１ａ’の全体の回
路構成を示す図である。外部端子ＢＰには、電源電圧Ｖ
ｃｃ、基準電圧Ｖｓｓの夫々が印加される。電源電圧Ｖ
ｃｃは、例えば回路の動作電圧５［Ｖ］、基準電圧Ｖｓ
ｓは、例えば回路の接地電圧０［Ｖ］である。そして、
半導体メモリ装置１ａ’は、電源電圧変換回路（降圧電
源回路又はレギュレータ）ＶＲＣが搭載される。電源電
圧変換回路ＶＲＣは、外部から供給される電源電圧Ｖｃ
ｃを内部において降圧し、低消費電力化を目的として、
周辺回路の一部に降圧された降圧電源電圧Ｖｄｄを供給
する。電源電圧Ｖｄｄは、例えば４［Ｖ］またはそれ以
下が使用される。また、外部端子ＢＰの上側、下側の夫
々の領域には、アドレスバッファ回路、プリデコーダ回
路等、周辺回路のうち間接周辺回路の一部ＲＣが配置さ
れる。この間接周辺回路ＲＣは、電源電圧変換回路ＶＲ
Ｃで降圧された降圧電源電圧Ｖｄｄが供給される。間接
周辺回路ＲＣ以外の間接周辺回路及び直接周辺回路を含
む周辺回路、具体的にはデコーダ回路（Ｘデコーダ回路
ＸＤＥＣ、Ｙデコーダ回路ＹＤＥＣ）、コントロール回
路ＣＣ、センスアンプ回路ＳＡ、出力・入力バッファ回
路ＤＯＢ、ＤＩＢ、メモリセルアレイＭＭの夫々には、
外部からの電源電圧Ｖｃｃが供給される。

【００３８】図１４は、本発明に係る半導体メモリ装置
１ａ’の一実施の形態を示すチップ平面図である。半導
体基板ＳＢの中央部に配置された多数のボンディングパ
ッドＢＰの上方位置には４個のメモリアレイＭＡ１乃至
ＭＡ４が、そして下方位置には４個のメモリアレイＭＡ
５乃至ＭＡ８が配置される。夫々のメモリアレイＭＡ１
乃至ＭＡ８において、ＢＰ寄りの領域は、冗長メモリア
レイ領域ＭＡＲ１乃至ＭＡＲ８であり、その外側の領域
は、メモリアレイ領域ＭＡＮ１乃至ＭＡＮ８である。ま
た、夫々のメモリアレイＭＡ１乃至ＭＡ８は、特に制限
されないが、６４個のメモリマットに分割される。ここ
で、冗長メモリアレイ領域ＭＡＲ１乃至ＭＡＲ８は、メ
モリアレイ領域ＭＡＮ１乃至ＭＡＮ８に含まれるメモリ
セルに欠陥がある場合に、その欠陥のあるメモリセルを
代替するための冗長メモリセルが存在する領域である。
本実施の形態の半導体メモリ装置１ａ’は、個々のメモ
リアレイＭＡ１、…、ＭＡ８の全メモリマットに共通の
メインワード線とメモリマット毎に配線されたサブワー
ド線を持つデバイデッドワード線構造が採用される。Ｍ
ＷＤＥＣ・ＤＲｖはメモリアレイ領域ＭＡＮ１、…、Ｍ
ＡＮ８に対応するメインワード線のドライバ及びアドレ
スデコーダであり、ＭＷＲＤＲＶは冗長メモリアレイ領
域ＭＡＲ１、…、ＭＡＲ８に対応するメインワード線の
選択駆動回路である。メモリアレイＭＡ１において、Ｓ
ＷＤＥＣ・ＤＲＶ１０１乃至ＳＷＤＥＣ・ＤＲＶ１６４
はサブワード線のドライバ及びデコーダであり、メモリ
アレイＭＡ５においてＳＷＤＥＣ・ＤＲＶ５０１乃至Ｓ
ＷＤＥＣ・ＤＲＶ５６４はサブワード線のドライバ及び
デコーダであり、その他のメモリアレイも同様にサブワ
ード線のドライバ及びデコーダを有する。ＰＥＲはメモ
リアレイ単位の各種周辺回路であり、アドレス入力バッ
ファ（ＤＩＢ）、カラムアドレスデコーダ（ＹＤＥ
Ｃ）、カラム選択回路（ＣＳＷ）、データ入出力バッフ
ァ（ＤＯＢ）、冗長プログラム回路（ＲＰＧＭ）などを
含む。なお、ＭＢＲは、冗長線ビット線を設けた冗長メ
モリセル領域である。

【００３９】ＢＰを挾んで上下に配置されたメモリアレ
イの配置構成において、上側に配置されたメモリアレイ
ＭＡ１乃至ＭＡ４のメモリアレイ領域ＭＡＮ１乃至ＭＡ
Ｎ４に欠陥メモリセルが存在する場合に、その欠陥メモ
リセルを代替して救済するための冗長メモリセルは、Ｂ
Ｐを挾んだ下側の冗長メモリアレイ領域ＭＡＲ５乃至Ｍ
ＡＲ８が割り当てられる。同様に下側に配置されたメモ
リアレイＭＡ５乃至ＭＡ８のメモリアレイ領域ＭＡＮ５
乃至ＭＡＮ８に存在する欠陥メモリセルを救済するため
の冗長メモリセルは、ＢＰを挾んだ上側の冗長メモリア
レイ領域ＭＡＲ１乃至ＭＡＲ４が割り当てられる。即
ち、冗長メモリセルによって救済されるべきメモリセル
とそれを救済すべき冗長メモリセルとは、ＢＰを挾んで
相互に異なるメモリアレイ若しくはメモリマットに存在
するようにされる。図１５は、図１４に示すチップ平面
図に示される回路ブロックの接続関係に着目した概略ブ
ロック図である。同図において、１５１で示されるブロ
ックには、前記メモリアレイＭＡ１〜ＭＡ８に含まれる
メモリセル及び冗長メモリセルがマトリクス配置されて
いる。１５２で示されるブロックは、アドレス信号ｘ０
〜ｘ９、ｙ０〜ｙ９に従ってメモリセル及び冗長メモリ
セルを選択するための信号を形成したり、メインワード
線及びサブワード線などを駆動する回路ブロック（デコ
ーダ・ドライバ（ＤＥＣ・ＤＲＶ）である。この回路ブ
ロック１５２に含まれるブロック１５２Ａは、冗長メモ
リセルで代替すべき欠陥メモリセルのアドレスをプログ
ラムするための冗長プログラム回路（ＲＰＧＭ）であ
る。１５３は、カラム選択スイッチ回路ＣＳＷ等から構
成されるカラム選択回路（ＣＳＷ）で、ブロック１５２
で生成されるカラム選択信号に従ってデータ線を選択す
るものである。１５４は、ＡＴＤパルス回路で、回路ブ
ロック１５１に含まれるデータ線や共通データ線を予め
イコライズしてその動作上望ましいレベルにするための
スイッチ回路ＣＳＷの制御用タイミング信号φＤＥ、φ
ＣＤ、φＳＡ、φＤＢ、φＭＡを、アドレス信号の変化
に同期して形成する回路ブロックである。タイミング信
号φＤＥ、φＣＤ、φＳＡ、φＤＢ、φＭＡは、データ
線、共通データ線、センスアンプ、データ出力バッファ
などの所定のノードを、その非動作時にイコライズして
動作上望ましいレベルに初期化するために用いられる。
アドレス信号ｘ０〜ｘ９、ｙ０〜ｙ９は、アドレスバッ
ファ１５５を介して回路ブロック１５２、１５４などに
供給される。前記カラム選択回路１５３は、センスアン
プ回路１５６と書込みアンプ回路１５７に接続される。
センスアンプ回路１５６で増幅された読出しデータは、
出力バッファ回路１５８を介して外部に出力され、外部
から入力バッファ回路１５９に与えられたデータは、書
込みアンプ回路１５７を介して所定のメモリセルに書き
込まれる。同図において、１６０は、制御回路（ＣＣ）
で、特に制限されないが、外部からのアクセス制御信号
としてチップセレクト信号ｃｓ＊（記号＊は、これが付
されていない信号線若しくは該信号の反転信号線若しく
は反転信号を意味し、或はローイネーブルの信号である
ことを意味する。）、ライトイネーブル信号ｗｅ＊、ア
ウトプットイネーブル信号ｏｅ＊が供給され、これに従
って内部の動作モードを決定する。チップセレクト信号
ｃｓ＊は、そのハイレベルによってチップ選択を指示す
る。ライトイネーブル信号ｗｅ＊は、ハイレベルによっ
て書込み動作を指示する。アウトプットイネーブル信号
ｏｅ＊は、そのハイレベルによって読出し動作を指示す
る。

【００４０】図１６には、メモリマットＭＭ１０１及び
ＭＭ５０１近傍の詳細な回路が示す。同図において、代
表的に示されたメモリマットＭＭ１０１は、メモリセル
領域ＭＭＮ１０１（メモリアレイ領域ＭＡＮ１に含まれ
る）と、冗長メモリセル領域ＭＭＲ１０１（冗長メモリ
アレイ領域ＭＡＲ１に含まれる）とによって構成され
る。代表的に示されたメモリマットＭＭ５１は、メモリ
セル領域ＭＭＮ５０１（メモリアレイ領域ＭＡＮ５に含
まれる）と、冗長メモリセル領域ＭＭＲ５０１（冗長メ
モリアレイ領域ＭＡＲ５に含まれる）とによって構成さ
れる。前記冗長メモリセル領域ＭＭＲ１０１は、メモリ
セル領域ＭＭＮ５０１に不具合によって存在する欠陥メ
モリセルを代替して救済するための冗長メモリセルＲＭ
Ｃの形成領域とされる。同様に、前記冗長メモリセル領
域ＭＭＲ５０１は、メモリセル領域ＭＭＮ１０１に不具
合によって存在する欠陥メモリセルを代替して救済する
ための冗長メモリセルＲＭＣの形成領域とされる。メモ
リマットＭＭ１０１のメモリセル領域ＭＭＮ１０１に
は、代表的に１本のメインワード線ＭＷＬ１１を示す。
当該メモリセル領域ＭＭＮ１０１において、１本のメイ
ンワード線に対応されるサブワード線（図８において
は、通常のメモリセル８１に接続されるワード線８６が
対応する。）は、実際には４本あるが、図には代表的に
２本のサブワード線ＳＷＬ１１，ＳＷＬ１４を示す。冗
長メモリセル領域ＭＭＲ１０１には、代表的に１本の冗
長メインワード線ＭＷＬＲ１１を示す。当該冗長メモリ
セル領域ＭＭＲ１０１において、１本の冗長メインワー
ド線に対応されるサブワード線は、実際には４本ある
が、図には代表的に２本の冗長サブワード線ＳＷＬＲ１
１，ＳＷＬＲ１４（図８においては、冗長メモリセル８
２に接続されるワード線８６が対応する。）を示す。前
記メインワード線は、例えばタングステンのような金属
配線で形成され、サブワード線はメモリセルを構成する
選択ＭＯＳＦＥＴのゲートを兼ねる例えばポリシリコン
配線で形成される。夫々のサブワード線にはメモリセル
ＭＣの選択端子に結合され、夫々の冗長サブワード線に
は冗長メモリセルＲＭＣの選択端子に結合され、同一列
に配置されたメモリセルＭＣ及び冗長メモリセルＲＭＣ
のデータ入出力端子は、相補ビット線（相補データ線）
ＢＬ１１、ＢＬ１１＊（図８においては、通常のメモリ
セル８１及び冗長メモリセル８２に接続されている相補
データ線８９が対応する。）に共通接続される。相補ビ
ット線（相補データ線）ＢＬ１１、ＢＬ１１＊の一端
は、代表的に示されたカラム選択スイッチ回路ＣＳＷ１
１（図８においては、通常のメモリセル８１及び冗長メ
モリセル８２に設けられたスイッチ回路８３が対応す
る。）を介して共通データ線ＣＤ１１、ＣＤ１１＊（図
８においては、共通線８７およびデータ線８８が対応す
る。）に接続され、相補ビット線（相補データ線）ＢＬ
１１、ＢＬ１１＊の他端は、ロード回路（ＬＯＡＤ）に
接続される。共通データ線ＣＤ１１、ＣＤ１１＊には、
センスアンプＳＡ１の入力端子が結合されると共に、書
き込みアンプＷＡ１の出力端子が結合される。書き込み
アンプＷＡ１には入力バッファＤＩＢ１から書き込みデ
ータが与えられる。センスアンプＳＡ１の出力は、出力
バッファＤＯＢ１に与えられる。前記入力バッファＤＩ
Ｂ１及び出力バッファＤＯＢ１は、選択信号ＸＳがハイ
レベルにされることによって出力動作可能に制御され
る。

【００４１】同図において、メモリマットＭＭ５１のメ
モリセル領域ＭＭＮ５０１には代表的に１本のメインワ
ード線ＭＷＬ５１と、１本のサブワード線ＳＷＬ５１が
示される。冗長メモリセル領域ＭＭＲ５０１には、代表
的に１本の冗長メインワード線ＭＷＬＲ５１と、１本の
冗長サブワード線ＳＷＬＲ５が示される。前記メインワ
ード線は、例えばタングステンのような金属配線で形成
され、サブワード線はメモリセルを構成する選択ＭＯＳ
ＦＥＴのゲートを兼ねる例えばポリシリコン配線で形成
される。夫々のサブワード線にはメモリセルＭＣの選択
端子に結合され、夫々の冗長サブワード線には冗長メモ
リセルＲＭＣの選択端子に結合され、同一列に配置され
たメモリセルＭＣ及び冗長メモリセルＲＭＣのデータ入
出力端子は、相補ビット線ＢＬ１１、ＢＬ１１＊（図８
においては、通常のメモリセル８１及び冗長メモリセル
８２に接続されている相補ビット線８９が対応する。）
に共通接続される。相補ビット線ＢＬ１１、ＢＬ１１＊
は、代表的に示されたカラム選択スイッチ回路ＣＳＷ５
１（図８においては、通常のメモリセル８１及び冗長メ
モリセル８２に設けられたスイッチ回路８３が対応す
る。）を介して共通データ線ＣＤ５１、ＣＤ５１＊（図
８においては、共通線８７およびデータ線８８が対応す
る。）に接続される。共通データ線ＣＤ５１、ＣＤ５１
＊には、センスアンプＳＡ５の入力端子が結合されると
共に、書き込みアンプＷＡ５の出力端子が結合される。
書き込みアンプＷＡ５には入力バッファＤＩＢ５から書
き込みデータが与えられる。センスアンプＳＡ５の出力
は、出力バッファＤＯＢ５に与えられる。前記入力バッ
ファＤＩＢ５及び出力バッファＤＯＢ５は、選択信号Ｘ
Ｓ＊がハイレベルにされることによって出力動作可能に
制御される。前記出力バッファＤＯＢ１及びＤＯＢ５の
出力端子と、入力バッファＤＩＢ１及びＤＩＢ５の出力
端子は、所定の１個のボンディングパッドＢＰに共通接
続される。なお、前記メモリセルＭＣ及び冗長メモリセ
ルＲＭＣは、特に制限されないが、相補型ＭＯＳ回路形
式の６トランジスタ型スタテック記憶素子とされ、一対
のＣＭＯＳインバータの相互に一方の入力を他方の出力
に交差結合したスタティック型ラッチを主体とし、双方
の入出力端子にはＮチャンネル型選択ＭＯＳＦＥＴが結
合されてなる。メモリセルＭＣのデータ入出力端子は、
双方の選択ＭＯＳＦＥＴの例えばドレイン電極とされ、
メモリセルＭＣの選択端子は選択ＭＯＳＦＥＴのゲート
電極とされる。

【００４２】一つのメモリマットＭＭ１０１において、
当該１本のメインワード線ＭＷＬ１１には４本のサブワ
ード線ＳＷＬ１１〜ＳＷＬ１４が接続される。サブワー
ド線を駆動するドライバはナンド・インバータゲートＳ
ＷＤＲＶ１１〜ＳＷＤＲＶ１４とされ、夫々の一方の入
力端子はメインワード線ＭＷＬ１１結合され、他方の入
力端子には選択制御信号が供給される。ナンド・インバ
ータゲートＳＷＤＲＶ１１に供給される選択制御信号
は、ｘ０・ｘ１・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ
９）・ＣＳとされ、ナンド・インバータゲートＳＷＤＲ
Ｖ１２に供給される選択制御信号は、ｘ０＊・ｘ１・
（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）・ＣＳとさ
れ、ナンド・インバータゲートＳＷＤＲＶ１３に供給さ
れる選択制御信号は、ｘ０・ｘ１＊・（ｙ４・ｙ５・ｙ
６・ｙ７・ｙ８・ｙ９）・ＣＳとされ、ナンド・インバ
ータゲートＳＷＤＲＶ１４に供給される選択制御信号
は、ｘ０＊・ｘ１＊・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８
・ｙ９）・ＣＳとされる。それら選択制御信号において
ｘ０、ｘ１の２ビットは、４本のサブワード線の中から
どれを選択するかを指示するビットとみなされる。ｙ
４，ｙ５，ｙ６，ｙ７，ｙ８，ｙ９の６ビットは、メモ
リマットの選択信号とみなされ、（ｙ４・ｙ５・ｙ６・
ｙ７・ｙ８・ｙ９）はメモリマット選択用ｙ系アドレス
プリデコード信号とされる。ＣＳはチップ選択を意味す
る内部制御信号である。

【００４３】１本のメインワード線ＭＷＬ１１を駆動す
るドライバＭＷＤＲＶは、例えばナンド・インバータゲ
ートによって構成され、ｘ系アドレスビットｘ２，ｘ
３，ｘ４をプリデコードした８ビットの信号、ｘ系アド
レスビットｘ５，ｘ６，ｘ７をプリデコードした８ビッ
トの信号、及びｘ系アドレスビットｘ８，ｘ９をプリデ
コードした４ビットの信号と信号ＣＳとの夫々から１ビ
ットづつ選ばれた所定の信号が供給される。冗長メイン
ワード線の選択駆動回路ＭＷＲＤＲＶは、後述する救済
手段によって対応付けされるべき冗長メモリセルのため
のメインワード線を当該救済手段の出力とは無関係に選
択レベルに強制するレベル強制手段の一例とされ、図１
６にその詳細が示される。この回路ＭＷＲＤＲＶは、特
に制限されないが、電源端子Ｖｄｄと接地端子ＧＮＤと
の間に、前記チップ選択信号ＣＳをゲートに受けてスイ
ッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ１とヒュ
ーズ（救済用のリンク）ＦＵＳ１を直列接続し、その結
合ノードのレベルを入力して反転出力を得るインバータ
ＩＮＶ１を設け、該インバータＩＮＶ１の出力をゲート
を受けてスイッチ制御されるｎチャンネル型ＭＯＳＦＥ
ＴＱ２を前記インバータＩＮＶ１の入力と接地端子ＧＮ
Ｄとの間に配置して成るヒューズプログラム回路を有す
る。さらに前記インバータＩＮＶ１の出力を増幅するド
ライバーとして作用するインバータＩＮＶ２及びＩＮＶ
３を設け、当該インバータＩＮＶ３の出力で冗長メイン
ワード線ＭＷＬＲ１１を駆動する。前記ヒューズ（救済
用のリンク）ＦＵＳ１の非切断状態では、冗長メインワ
ード線はローレベルのような非選択レベルに強制され
る。従って、救済に利用されるべき冗長メインワード線
は、チップ選択信号ＣＳがハイレベルのようなチップ選
択レベルにされれば、ｘ系アドレスのデコード動作のよ
うな論理動作を要することなく選択レベルに駆動され
る。

【００４４】そして、チップの上下に対応するメモリマ
ットＭＭ１０１とＭＭ５０１に含まれるメモリセル領域
ＭＭＮ１０１及びＭＭＮ５０１に対しては、それらに含
まれるサブワード線（ＳＷＬ１１〜、ＳＷＬ５１〜）を
選択するための信号として、前記（ｙ４・ｙ５・ｙ６・
ｙ７・ｙ８・ｙ９）で表されるメモリマットの選択信
号、並びにサブワード線の選択信号とみなされるデコー
ド信号（ｘ０・ｘ１）、（ｘ０＊・ｘ１）、（ｘ０・ｘ
１＊）、（ｘ０＊・ｘ１＊）が共通の利用される。これ
らの信号は、代表的に示されたナンド・インバータゲー
トＡＧ１１、ＡＧ１４、ＡＧ５１で論理積が取られて、
前記対応するナンド・インバータゲートで代表的に図示
されたドライバＳＷＤＲＶ１１、ＳＷＤＲＶ１４、ＳＷ
ＤＲＶ５１に選択制御信号として与えられる。メインワ
ード線ＭＷＬ１１を選択するためのｘ系アドレス信号に
含まれる最上位ビットｘ９は、ＢＰを挾んで上下に配置
されるメモリアレイの内の上側又は下側の何れかを選択
するのかを指示するビットとみなされる。従って、ｙ系
のメモリマット選択信号（ｙ４・ｙ５・ｙ６・ｙ７・ｙ
８・ｙ９）が上下で対をなすメモリマットに共通に与え
られても、メインワード線はその何れか一方をメモリマ
ットだけで選択レベルに駆動される。

【００４５】一方、図１６において、チップの上下で対
応するメモリマットＭＭ１０１とＭＭ５０１に含まれる
冗長メモリセル領域ＭＭＲ１０１及びＭＭＲ５０１に対
しては、それらに含まれるサブワード線（ＳＷＬＲ１１
…、ＳＷＬＲ５１…、）を選択するための信号として、
前記サブワード線のｙ系のメモリマット選択信号（ｙ４
・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）と共に、冗長メモリ
セル領域を選択するか若しくは何れの冗長サブワード線
を選択するかを指示する信号とみなされる冗長選択信号
ＳＩＧ１〜ＳＩＧ４及びＳＩＧ５〜ＳＩＧ８が利用され
る。これらの信号は、代表的に示されたナンド・インバ
ータゲートＡＧＲ１１、ＡＧＲ１４、ＡＧＲ５１で論理
積が取られて前記対応するナンド・インバータゲートで
構成される代表的に図示されたドライバＳＷＲＤＲＶ１
１、ＳＷＲＤＲＶ１４、ＳＷＲＤＲＶ５１に選択制御信
号として与えられる。図１７には、冗長選択信号ＳＩＧ
１〜ＳＩＧ８を形成するための冗長プログラム回路の一
例として、冗長メモリセル領域ＭＭＲ１０１及びＭＭＲ
５０１に着目した構成例を示す。冗長プログラム回路Ｒ
ＰＧＭ１〜ＲＰＧＭ８は、夫々同一の回路構成を基本と
する。図１８には、代表的に冗長プログラム回路ＲＰＧ
Ｍ１の詳細例を示す。冗長プログラム回路ＲＰＧＭ１
は、ｘ系の１０ビットの内部相補アドレス信号（ｘ０，
ｘ０＊）乃至（ｘ９，ｘ９＊）をビット単位で受けて正
転／反転何れの相補アドレスビットを選択するのかをプ
ログラムするための１０個のプログラムユニットＰＧＭ
Ｕを有する。個々のプログラムユニットＰＧＭＵは、特
に制限されないが、正転ビット（例えばｘ０）の伝達経
路に配置されたＣＭＯＳトランスファゲートＴＧ１と、
反転ビット（例えばｘ０＊）の伝達経路に配置されたＣ
ＭＯＳトランスファゲートＴＧ２とを有し、更に、それ
らＣＭＯＳトランファゲートＴＧ１、ＴＧ２を相補的に
スイッチ制御するためのヒューズプログラム回路を備え
る。このヒューズプログラム回路は、特に限定されない
が、電源端子Ｖｄｄと接地端子ＧＮＤとの間に、前記チ
ップ選択信号ＣＳをゲートに受けてスイッチ制御される
ｎチャンネル型ＭＯＳＦＥＴＱ３とヒューズ（救済用の
リンク）ＦＵＳ２とが直列接続され、その結合ノードの
レベルを入力して反転出力を得るインバータＩＮＶ４が
設けられ、該インバータＩＮＶ４の出力をゲートに受け
てスイッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ４
が前記インバータＩＮＶ４の入力と接地端子ＧＮＤとの
間に配置され、更に、インバータＩＮＶ４の出力を受け
て反転出力を得るインバータＩＮＶ５が設けられてい
る。前記インバータＩＮＶ４の出力は、ＣＭＯＳトラン
スファゲートＴＧ１のｐチャンネル型ＭＯＳＦＥＴ及び
ＣＭＯＳトランスファゲートＴＧ２のｎチャンネル型Ｍ
ＯＳＦＥＴのゲートに供給される。前記インバータＩＮ
Ｖ５の出力は、ＣＭＯＳトランスファゲートＴＧ１のｎ
チャンネル型ＭＯＳＦＥＴ及びＣＭＯＳトランスファゲ
ートＴＧ２のｐチャンネル型ＭＯＳＦＥＴのゲートに供
給される。

【００４６】前記ヒューズ（救済用のリンク）ＦＵＳ２
の非切断状態においてはトランファゲートＴＧ１がオン
状態で、トランスファゲートＴＧ２がオフ状態にされて
ｘ０に代表されるような正転ビットが選択されて後段に
伝達される。前記ヒューズＦＵＳ２の切断状態において
は、上記とは逆にｘ０＊に代表されるような反転ビット
が選択されて後段に伝達される。冗長プログラム回路Ｒ
ＰＧＭ１において、ＲＳＥＬで示される回路は、冗長選
択回路で、プログラムユニットＰＧＭＵと同様に、ヒュ
ーズ（救済用のリンク）ＦＵＳ３、ｎチャンネル型ＭＯ
ＳＦＥＴＱ５、Ｑ６、インバータＩＮＶ６、ＩＮＶ７、
ＩＮＶ８によって構成される。この冗長選択回路ＲＳＥ
Ｌは、冗長メモリセルによって欠陥メモリセルを救済す
る場合にヒューズＦＵＳ３を切断しておくことによりハ
イレベルの信号を出力する。図１８に示すように、１０
個のプログラムユニットＰＧＭＵの出力及び冗長選択回
路ＲＳＥＬの出力はナンド・インバータゲートＡＮＤに
供給され、それら入力信号の論理積によって前記選択信
号ＳＩＧ１を形成する。従って、救済すべきｘ系アドレ
ス信号に対してナンド・インバータゲートＡＭＤの入力
が全てハイレベルとなるようにヒューズＦＵＳ２及びＦ
ＵＳ３の切断／非切断状態をプログラムすることによっ
て、救済すべきｘ系アドレスのプログラムが行われる。
その他の冗長プログラム回路ＲＰＧＭ２〜ＲＰＧＭ８も
同様に構成され、前記選択信号ＳＩＧ２〜ＳＩＧ８を形
成する。図１７に示すように、選択信号ＳＩＧ１〜ＳＩ
Ｇ４はノアゲートＮＯＲ１に供給され、同様に選択信号
ＳＩＧ５〜ＳＩＧ８はノアゲートＮＯＲ２に供給され
る。ノアゲートＮＯＲ１及びＮＯＲ２の出力は、ナンド
ゲートとインバータで構成されるアンドゲートＡＮＤに
供給され、救済信号ＩＮＨ＊を形成する。この救済信号
ＩＮＨ＊は、前記信号ＸＳ及びＸＳ＊の生成等に利用さ
れる。救済信号ＩＮＨ＊の生成論理より明らかなよう
に、メモリアクセスに際して冗長メモリセルＲＭＣが選
択されないアクセス動作時（冗長メモリセル非選択アク
セス時）には、救済信号ＩＮＨ＊はハイレベルにされ、
冗長メモリセルＲＭＣが選択されるアクセス動作時（冗
長メモリセル選択アクセス時）には、救済信号ＩＮＨ＊
はローレベルにされる。

【００４７】図１９には、前記信号ＸＳ及びＸＳ＊を生
成する切換え制御回路の一例を示す。切換え制御回路
は、インバータＩＮＶ９とＣＭＯＳトランスファゲート
ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６とによって構成され、
ｘ系アドレス信号の最上位ビットｘ９、ｘ９＊と救済信
号ＩＮＨ＊を入力する。前記冗長メモリセル非選択アク
セス時には、救済信号ＩＮＨ＊はハイレベルにされる。
このとき、トランスファゲートＴＧ３、ＴＧ５がオン状
態にされ、これにより選択信号ＸＳはビットｘ９と同一
論理レベルにされ、選択信号ＸＳ＊はビットｘ９＊と同
一論理レベルにされる。本実施の形態によれば、ｘ９は
そのハイレベルにより図１４及び図１６に示す上側のメ
モリアレイを選択することを指示するビットとみなさ
れ、ｘ９＊はそのハイレベルにより図１４及び図１６に
示す下側のメモリアレイを選択することを指示するビッ
トとみなされる。従って、冗長メモリセル非選択アクセ
ス時には、外部から供給されるアドレス信号に応じた内
部相補アドレスビットｘ９、ｘ９＊の論理レベルに従っ
て、代表的に図１６に示されるデータ出力バッファＤＯ
Ｂ１又はＤＯＢ２の何れか一方の動作が選択される。冗
長メモリセル選択アクセス時には、救済信号ＩＮＨ＊は
ローレベルにされる。このとき、トランスファゲートＴ
Ｇ４、ＴＧ６がオン状態にされ、これにより前記冗長メ
モリセル非選択アクセス時の場合と逆に、選択信号ＸＳ
はビットｘ９＊と同一論理レベルにされ、選択信号ＸＳ
＊はビットｘ９と同一論理レベルにされる。従って、ア
クセスアドレスが冗長メモリセルによって救済されるべ
きアドレスであるときに対応される冗長メモリセル選択
アクセス時には、冗長メモリセル非選択アクセス時の場
合とは反対側のデータ出力バッファＤＯＢ２又はＤＯＢ
１の動作が選択される。

【００４８】データ出力バッファＤＯＢ１は、選択信号
ＸＳと外部からデータの読出し動作が指示されることに
呼応したデータ出力制御信号ＤＯＣとによって活性化制
御される。また、データ出力バッファＤＯＢ２は、選択
信号ＸＳ＊と外部からデータの読出し動作が指示される
ことに呼応したデータ出力制御信号ＤＯＣとによって活
性化制御される。また、データ入力バッファＤＩＢ１、
ＤＩＢ２は、外部から指示される書込み動作に従って活
性化されるデータ入力制御信号と選択信号ＸＳ、ＸＳ＊
とに基づいて活性化制御される。以上説明した構成にお
いて、例えば図１６に示すメモリマットＭＭ５０１にお
けるメモリセル領域ＭＭＮ５０１に示されるメモリセル
ＭＣ（同図において×印を付したメモリセル）に欠陥が
ある場合、該欠陥を救済するためには反対側のメモリマ
ットＭＭ１０１に含まれる冗長メモリセル領域ＭＭＲ１
０１の冗長メモリセルＲＭＣ（同図において黒く塗りつ
ぶした冗長メモリセル）を割り当てる。そのためには、
予め図１６に示される冗長メインワード線ＭＷＬＲ１１
のための選択駆動回路ＭＷＲＤＲＶに含まれるヒューズ
（救済用のリンク）ＦＵＳ１を切断し、更に、図１８に
示される冗長プログラム回路ＲＰＧＭ１に含まれる１０
個のプログラムユニットＰＧＭＵ中のヒューズ（救済用
のリンク）ＦＵＳ２を、救済すべき欠陥メモリセルのア
ドレスに応じて切断すると共に、ヒューズ（救済用のリ
ンク）ＦＵＳ３を切断しておく。

【００４９】ところで、前記半導体メモリ装置１ａ’に
おいても、高集積化、高密度化に伴って、ヒューズ（救
済用のリンク）ＦＵＳ２、及びＦＵＳ３の本数が例えば
５０００本程度以上に増加することになり、その結果、
これらヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ
２、及びＦＵＳ３を設置する面積を多くとる必要が生じ
る。しかし、前述したように、これらのヒューズ（救済
用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵＳ３に対し
てこれらのヒューズからはみ出さないように正確に整合
させてピコ秒のレーザ光束を照射することによって、下
層へはこのレーザ光束にさらされること無く、上記ヒュ
ーズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵ
Ｓ３のみを切断してプログラミングを行うことができ
る。そこで、本数が増加するヒューズ（救済用のリン
ク）ＦＵＳ２及びＦＵＳ３を、プログラミング回路ＲＰ
ＧＭに近接した周辺回路ＰＥＲの内の直接周辺回路の領
域（上層）に並べて設置することにより、従来の如く、
上記ヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、
及びＦＵＳ３を図１４に示すボンデイングパッドＢＰと
周辺回路ＰＥＲとの間に設置した場合に比べて、前記半
導体メモリ装置１ａ’の平面的な小形化を実現すること
ができる。なお、ヒューズ（救済用のリンク）ＦＵＳ２
及びＦＵＳ３の内、所定の本数については、従来通りに
ボンデイングパッドＢＰと周辺回路ＰＥＲとの間に設置
してもよい。また、上記ヒューズ（救済用のリンク）Ｆ
ＵＳ１については、冗長メインワード線の選択駆動回路
ＭＷＲＤＲＶの領域（上層）またはこの近傍の直接周辺
回路の領域（上層）またはメインワード線のアドレスデ
コーダ及びドライバＭＷＤＥＣ・ＤＲＶの領域（上層）
に設置することが可能となる。

【００５０】また、ヒューズ（救済用のリンク）ＦＵＳ
２及びＦＵＳ３を、プログラミング回路ＲＰＧＭに近接
したメモリアレイ領域上に設置してもよい。しかしなが
ら、ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３
を、メモリアレイ領域上に設置した場合、当然ヒューズ
（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、メモリア
レイ領域上に設置するプロセスが必要となり、メモリア
レイ領域全てに亘って均一なプロセスを取ることができ
ず、メモリ特性が不均一になる可能性があるため、でき
るならばヒューズ（救済用のリンク）ＦＵＳ２及びＦＵ
Ｓ３を、メモリアレイ領域上に設置しないようにするこ
とが望ましい。なお、ヒューズ（救済用のリンク）ＦＵ
Ｓ２及びＦＵＳ３は切断される関係で、直接周辺回路に
おけるセンスアンプＳＡや書き込みアンプＷＲの領域
（上層）はできるだげ除外してヒューズ（救済用のリン
ク）ＦＵＳ２及びＦＵＳ３を設置した方が好ましい。

【００５１】また、欠陥メモリセルとして、近接した相
補ビット線ＢＬ５１、ＢＬ５１＊等の信号線同志が短絡
して生じる場合があるので、そのままで冗長メモリセル
に切り換えただけでは短絡不良による他のメモリセルへ
の悪さや消費電力の増加による悪さや局部的な温度上昇
による悪さを改善することができない。ところで、相補
ビット線ＢＬ５１、ＢＬ５１＊等の信号線の一方はスイ
ッチ回路ＣＳＷ５１に接続され、他方はロード回路（Ｌ
ＡＯＤ）に接続されている関係で、ロード回路またはロ
ード回路に近い個所において、欠陥メモリセルまたは該
欠陥メモリセルに近接したメモリセルに接続された相補
データ線等の信号線の×印の個所６１を、上記ヒューズ
ＦＵＳ２及びＦＵＳ３と同様にピコ秒のパルスレーザ光
を照射することによって直接切断してロード回路と切り
離すことによって、短絡不良を解消させることができ
る。このように相補ビット線等の信号線に直接ピコ秒の
パルスレーザ光を照射して切断することができるので、
必要最小限のビットでもって不良を救済または修正する
ことが可能となる。

【００５２】

【発明の効果】本発明によれば、高集積化されたとして
も、不良メモリセルを冗長メモリセルに切り換える救済
用リンクを設置する領域が占める割合を増大させること
なく、半導体装置として小形化を実現することができる
効果を奏する。また、本発明によれば、不良メモリセル
の発生原因である短絡欠陥が生じている場合、必要最小
限の信号線に直接ピコ秒のパルスレーザ光を照射するこ
とによって切り離して短絡不良を解消し、電流が流れて
ロスしたり、局部的に温度が上昇したりすることを防止
して、信頼性のあるビット救済を実現することができる
効果を奏する。即ち、必要最小限のビットでもって短絡
不良を救済または修正することが可能となる。

【００５３】また、本発明によれば、高集積化されたと
しても、電気的特性を調整するプログラミング素子を設
置する領域が占める割合を増大させることなく、マイコ
ン等の半導体装置として小形化を実現することができる
効果を奏する。また、本発明によれば、半導体記憶装置
において、救済用リンクの本数を低減するために設けた
デコーダをなくして冗長回路の占める領域を小さくして
小形化を実現することができる効果を奏する。

【００５４】また、本発明によれば、基板上にロジック
とメモリとを並設した混成半導体装置において、メモリ
を複数の階層で構成したことにより小形化を実現するこ
とができる効果を奏する。また、本発明によれば、基板
上にロジックとメモリとを並設した混成半導体装置にお
いて、ロジック特性調整用のプログラミング素子を設置
する領域および救済用リンクが設けられた領域を、ロジ
ックおよびメモリの活性領域（ロジックおよびメモリの
能動素子が設置された領域）の外側に配置させる必要が
なく、その結果ロジックの電気特性の最適化および不良
メモリセルの救済を図って、且つ小形化を実現すること
ができる効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るピコ秒のパルスレーザ光による加
工装置の概略構成を示す図である。

【図２】（ａ）は、図１に示す液晶マスクにおいて発生
されて半導体装置に投影された所望の矩形パターンの一
実施例を示す図で、（ｂ）は、半導体装置１から撮像さ
れる光像の一実施例を示す図である。

【図３】通常のメモリセルに対応させて設けられた救済
リンクの第１の実施例を示す図である。

【図４】通常のメモリセルに対応させて設けられた救済
リンクの第２の実施例を示す図である。

【図５】通常のメモリセルに対応させて設けられた救済
リンクの第３の実施例を示す図である。

【図６】本発明に係る半導体メモリ装置において、救済
用リンクが設けられた領域を、例えばメモリ素子からな
る能動素子（活性領域）が形成された領域上に設置した
実施の形態を示す断面図である。

【図７】本発明に係るメモリ領域と周辺回路領域と共通
のデコーダ領域とが形成された半導体メモリ装置におい
て、救済用リンクが設けられた領域を、メモリ領域上に
配置した実施の形態を示す平面図である。

【図８】救済用リンクを有する半導体メモリ装置におけ
る回路構成を示した図である。

【図９】救済用リンクを有しない半導体メモリ装置にお
ける回路構成を示した図である。

【図１０】本発明に係る半導体装置の救済リンクやデー
タ線等の配線に、ピコ秒のパルスレーザ光を照射して切
断加工等をした後、ファイナルパジベーション膜を施す
ことによって保護する実施の形態を示す断面図である。

【図１１】本発明に係るマイコンからなるロジック回路
とメモリ回路との両方を有する混成半導体装置の一実施
の形態を示す平面図である。

【図１２】図１１の側面部分断面図である。

【図１３】本発明に係る半導体メモリ装置における概略
回路を示す図である。

【図１４】本発明に係る半導体メモリ装置の一実施の形
態を示すチップ平面図である。

【図１５】図１４に示すチップ平面図に示される回路ブ
ロックの接続関係に着目した概略ブロック図である。

【図１６】図１４に示すメモリマット及び該メモリマッ
ト近傍の詳細な回路を示す図である。

【図１７】図１６に示す冗長メインワード線の選択系と
冗長サブワード線の選択系の一例を説明するための図で
ある。

【図１８】図１７に示す冗長プログラム回路の部分的な
一例を示す回路図である。

【図１９】切換え制御回路の一例を説明するための図で
ある。

【符号の説明】

１…半導体装置、１ａ…半導体メモリ装置、１ｂ…
混成半導体装置、２…レーザ光源、４…液晶マス
ク、６…投影加工レンズ、２３…ピコ秒のパルスレ
ーザ光、１９…ＣＡＤシステム、２０…テスタ、
３１、３２、３４、３５…配線、３３、３６、３７…
救済用リンク、４９…救済用リンクが設けられた領
域、４９ａ、４９ｂ…救済用リンク等の配線が形成さ
れた領域、５１、５２、５３…能動素子、６１…メモ
リ領域、６２…周辺回路領域、８１…通常のメモリセ
ル、８２…冗長メモリセル、８３…スイッチ回路、
８４…救済用リンク、８５…共通のデコーダ、８６
…ワード線、８７…共通線、８８…データ線、８
９…相補データ線（相補ビット線）、１０１…配線、
１１０…基板、１１１…ロジック回路、１１２…
配線層、１１３…プログラミング素子、１２１…メ
モリ回路、１２２、１２４…配線層、１２３…板状部
材ＢＰ…ボンディングパッド、ＭＡ１乃至ＭＡ８…メモ
リアレイ、ＭＡＮ１乃至ＭＡＮ８…メモリアレイ領域、
ＭＡＲ１乃至ＭＡＲ８…冗長メモリアレイ領域、Ｍ
Ｃ…メモリセル、ＲＭＣ…冗長メモリセル、ＭＷＤ
ＥＣ・ＤＲＶ…メインワード線アドレスデコーダ及びド
ライバ、ＭＷＲＤＲＶ…冗長メインワード線駆動回
路、ＳＡ…センスアンプ、ＦＵＳ…ヒューズ（救済
用リンク）、ＲＰＧＭ…冗長プログラム回路、ＰＥＲ
…周辺回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者嶋瀬朗神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者有賀昭彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者池田修二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者佐伯亮東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体装置において、欠陥回路を冗長回路
に切り換えるための救済用のリンクを能動素子を有する
領域上に設けたことを特徴とする半導体装置。
【請求項２】冗長メモリセルとメモリセルとを有する半
導体記憶装置において、欠陥メモリセルにおける所望の
ビットを冗長メモリセルに切り換えるための救済用のリ
ンクを周辺回路も含むメモリの活性領域上に設けたこと
を特徴とする半導体装置。
【請求項３】冗長メモリセルとメモリセルとを有する半
導体記憶装置において、欠陥メモリセルにおける所望の
ビットを冗長メモリセルに切り換えるための救済用のリ
ンクをメモリの周辺回路上に設けたことを特徴とする半
導体装置。
【請求項４】冗長メモリセルとメモリセルとを有する半
導体記憶装置において、不良メモリセルの信号線を直接
切断することによって不良メモリセルを切り離すように
構成したことを特徴とする半導体装置。
【請求項５】冗長メモリセルとメモリセルとを有する半
導体記憶装置において、不良メモリセルの信号線を直接
切断し、その上に保護膜を被覆するように構成したこと
を特徴とする半導体装置。
【請求項６】基板上にメモリとロジックとを並設し、メ
モリ救済用のリンクを上記メモリの活性領域上に設け、
ロジック特性調整用のプログラミング素子を上記ロジッ
クの活性領域上に設けたことを特徴とする混成半導体装
置。
【請求項７】基板上にロジックとメモリとを並設し、上
記メモリを複数の階層で構成したことを特徴とする混成
半導体装置。
【請求項８】半導体装置において、欠陥回路を冗長回路
に切り換えるための救済用のリンクを能動素子を有する
領域上に設け、該所望の救済用のリンクに対して１ｎｓ
以下のパルス幅のレーザ光束を整合させて照射して加工
を施して欠陥回路を冗長回路に切り換えることを特徴と
する半導体装置の製造方法。
【請求項９】冗長メモリセルとメモリセルとを有する半
導体記憶装置において、欠陥メモリセルにおける所望の
ビットを冗長メモリセルに切り換えるための救済用のリ
ンクを周辺回路も含むメモリの活性領域上に設け、該所
望の救済用のリンクに対して１ｎｓ以下のパルス幅のレ
ーザ光束を整合させて照射して加工を施して欠陥メモリ
セルにおける所望のビットを冗長メモリセルに切り換え
ることを特徴とする半導体装置の製造方法。
【請求項１０】冗長メモリセルとメモリセルとを有する
半導体記憶装置において、欠陥メモリセルにおける所望
のビットを冗長メモリセルに切り換えるための救済用の
リンクをメモリの周辺回路上に設け、該所望の救済用の
リンクに対して１ｎｓ以下のパルス幅のレーザ光束を整
合させて照射して加工を施して欠陥メモリセルにおける
所望のビットを冗長メモリセルに切り換えることを特徴
とする半導体装置の製造方法。
【請求項１１】冗長メモリセルとメモリセルとを有する
半導体記憶装置において、不良メモリセルの信号線に対
して直接１ｎｓ以下のパルス幅のレーザ光束を整合させ
て照射して切断することによって不良メモリセルを切り
離すことを特徴とする半導体装置の製造方法。
【請求項１２】冗長メモリセルとメモリセルとを有する
半導体記憶装置において、不良メモリセルの信号線に対
して直接１ｎｓ以下のパルス幅のレーザ光束を整合させ
て照射して切断することによって不良メモリセルを切り
離し、その上に保護膜を被覆することを特徴とする半導
体装置の製造方法。
【請求項１３】半導体装置において、電気的特性調整用
のプログラミング素子を回路の活性領域上に設け、該所
望のプログラミング素子に対して１ｎｓ以下のパルス幅
のレーザ光束を整合させて照射して電気的特性調整を行
なうことを特徴とする半導体装置の製造方法。