JPH10340997A - 高抵抗素子を備える半導体装置とその製造方法 - Google Patents
高抵抗素子を備える半導体装置とその製造方法Info
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- JPH10340997A JPH10340997A JP9151110A JP15111097A JPH10340997A JP H10340997 A JPH10340997 A JP H10340997A JP 9151110 A JP9151110 A JP 9151110A JP 15111097 A JP15111097 A JP 15111097A JP H10340997 A JPH10340997 A JP H10340997A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
(57)【要約】
【課題】半導体装置の高抵抗素子の接続部を一層抵抗化
すること。 【解決手段】高抵抗素子（ＳＲＡＭの負荷抵抗）を低抵
抗ポリシリコン膜でなる接続領域（１３−１，１３−
２）と高抵抗膜（ＳＩＰＯＳ膜１０Ａ）との２層膜とす
る。
すること。 【解決手段】高抵抗素子（ＳＲＡＭの負荷抵抗）を低抵
抗ポリシリコン膜でなる接続領域（１３−１，１３−
２）と高抵抗膜（ＳＩＰＯＳ膜１０Ａ）との２層膜とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は高抵抗素子を備えた
半導体装置とその製造方法に関する。
半導体装置とその製造方法に関する。
【０００２】
【従来の技術】高抵抗素子を備えた半導体装置の代表的
なものにＳＲＡＭ半導体装置がある。
なものにＳＲＡＭ半導体装置がある。
【０００３】ＳＲＡＭ半導体装置は、図３に示すよう
に、第１の絶縁ゲートトランジスタＴ１並びに第１の高
抵抗素子でなる第１の負荷抵抗Ｒ１を有する第１のイン
バータと、第２の絶縁ゲートトランジスタＴ２並びに第
２の高抵抗素子でなる第２の負荷抵抗Ｒ２を有する第２
のインバータとを有し、前述の第１のインバータの出力
信号及び第２のインバータの出力信号をそれぞれ第２の
絶縁ゲートトランジスタＴ２のゲート電極及び第１の絶
縁ゲートトランジスタＴ１のゲート電極に印加するフリ
ップフロップ回路を含むメモリセル（ＳＲＡＭセル）を
多数有している。
に、第１の絶縁ゲートトランジスタＴ１並びに第１の高
抵抗素子でなる第１の負荷抵抗Ｒ１を有する第１のイン
バータと、第２の絶縁ゲートトランジスタＴ２並びに第
２の高抵抗素子でなる第２の負荷抵抗Ｒ２を有する第２
のインバータとを有し、前述の第１のインバータの出力
信号及び第２のインバータの出力信号をそれぞれ第２の
絶縁ゲートトランジスタＴ２のゲート電極及び第１の絶
縁ゲートトランジスタＴ１のゲート電極に印加するフリ
ップフロップ回路を含むメモリセル（ＳＲＡＭセル）を
多数有している。
【０００４】負荷抵抗Ｒ１，Ｒ２としては、ＳＩＰＯＳ
（Ｓｅｍｉ ＩｎｓｕｌａｔｅｄＰｏｌｙ Ｓｉｌｉｃ
ｏｎ）膜を使用したＳＲＡＭが特開平３−１６５５５３
号公報に開示されている。
（Ｓｅｍｉ ＩｎｓｕｌａｔｅｄＰｏｌｙ Ｓｉｌｉｃ
ｏｎ）膜を使用したＳＲＡＭが特開平３−１６５５５３
号公報に開示されている。
【０００５】このようなＳＲＡＭ半導体装置についてそ
の製造工程と沿って説明する。
の製造工程と沿って説明する。
【０００６】図４（ａ）（２点鎖線で表示した直線Ａ，
Ｂ，Ｃ，Ｄで囲まれた部分がＳＲＡＭセルである。以下
同様。），（ｂ）に示すように、ｐ型シリコン半導体基
板１の表面部に素子分離領域（フィールド酸化膜２）を
形成して第１の活性領域３−１，第２の活性領域３−２
を区画する。次に、第１の活性領域，第２の活性領域３
−２の表面にゲート酸化膜４を形成する。
Ｂ，Ｃ，Ｄで囲まれた部分がＳＲＡＭセルである。以下
同様。），（ｂ）に示すように、ｐ型シリコン半導体基
板１の表面部に素子分離領域（フィールド酸化膜２）を
形成して第１の活性領域３−１，第２の活性領域３−２
を区画する。次に、第１の活性領域，第２の活性領域３
−２の表面にゲート酸化膜４を形成する。
【０００７】次に、図５（ａ），（ｂ）に示すように、
リンをドーピングしたポリシリコン膜５を形成しパター
ニングして第１の活性領域３−１を横断し第２の活性領
域３−２の周辺部上に及ぶ第１のゲート電極５（ｇ
１）、第２の活性領域３−２を横断し第１の活性領域３
−１の周辺部上に及ぶ第２のゲート電極５（ｇ２）、周
辺部を第２のゲート電極５（ｇ２）で選択的に被覆され
た前記第１の活性領域３−１を横断し第１のワード線Ｗ
ｉ１を兼ねる第３のゲート電極５（ｇ３）及び周辺部を
第１のゲート電極５（ｇ１）で選択的に被覆された第２
の活性領域３−２を横断し第２のワード線Ｗｉ２（Ｗｉ
１と同じ信号が印加される）を兼ねる第４のゲート電極
５（ｇ４）を形成する。
リンをドーピングしたポリシリコン膜５を形成しパター
ニングして第１の活性領域３−１を横断し第２の活性領
域３−２の周辺部上に及ぶ第１のゲート電極５（ｇ
１）、第２の活性領域３−２を横断し第１の活性領域３
−１の周辺部上に及ぶ第２のゲート電極５（ｇ２）、周
辺部を第２のゲート電極５（ｇ２）で選択的に被覆され
た前記第１の活性領域３−１を横断し第１のワード線Ｗ
ｉ１を兼ねる第３のゲート電極５（ｇ３）及び周辺部を
第１のゲート電極５（ｇ１）で選択的に被覆された第２
の活性領域３−２を横断し第２のワード線Ｗｉ２（Ｗｉ
１と同じ信号が印加される）を兼ねる第４のゲート電極
５（ｇ４）を形成する。
【０００８】第１のゲート電極５（ｇ１）ないし第４の
ゲート電極５（ｇ４）並びに素子分離領域２をマスクと
して第１の活性領域３−１及び第２の活性領域３−２に
不純物（リン）を導入して複数のｎ+ 型領域６−１，６
−２，６−１３，６−２４を形成することにより第１の
ゲート電極５（ｇ１）ないし第４のゲート電極５（ｇ
４）をそれぞれ備えた第１の絶縁ゲートトランジスタＴ
１ないし第４の絶縁ゲートトランジスタＴ４を形成す
る。
ゲート電極５（ｇ４）並びに素子分離領域２をマスクと
して第１の活性領域３−１及び第２の活性領域３−２に
不純物（リン）を導入して複数のｎ+ 型領域６−１，６
−２，６−１３，６−２４を形成することにより第１の
ゲート電極５（ｇ１）ないし第４のゲート電極５（ｇ
４）をそれぞれ備えた第１の絶縁ゲートトランジスタＴ
１ないし第４の絶縁ゲートトランジスタＴ４を形成す
る。
【０００９】次に図６（ａ），（ｂ）に示すように、第
１の層間絶縁膜７（酸化シリコン膜）を堆積し、第１の
ゲート電極５（ｇ１）と第３のゲート電極５（ｇ３）と
で挟まれていない方のｎ+ 型領域６−１である第１の絶
縁ゲートトランジスタＴ１のソース領域及び第２のゲー
ト電極５（ｇ２）と第４のゲート電極５（ｇ４）とで挟
まれていない方のｎ+ 型領域６−２である第２の絶縁ゲ
ートトランジスタＴ２のソース領域上にそれぞれ第１の
接地コンタクト孔Ｃ１−１及び第２の接地コンタクト孔
Ｃ１−２を形成する。次にタングステンシリサイド膜な
どの導電膜８を堆積しパターニングして接地配線層８
（ＧＮＤ）を形成する。次に、図７（ａ），（ｂ）に示
すように、第２の層間絶縁膜９を堆積し、第１のゲート
電極５（ｇ１）と第３のゲート電極５（ｇ３）とで挟ま
れたｎ+ 型領域６−１３である第１の絶縁ゲートトラン
ジスタＴ１のドレイン領域とそれに近接する第２のゲー
ト電極５（ｇ２）を露出する第１の共通コンタクト孔Ｃ
２−１及び第２のゲート電極５（ｇ２）と第４のゲート
電極５（ｇ４）とで挟まれたｎ+ 型領域６−２４である
第２の絶縁ゲートトランジスタＴ２のドレイン領域とそ
れに近接する第１のゲート電極５（ｇ１）を露出する第
２の共通コンタクト孔Ｃ２−２を形成する。
１の層間絶縁膜７（酸化シリコン膜）を堆積し、第１の
ゲート電極５（ｇ１）と第３のゲート電極５（ｇ３）と
で挟まれていない方のｎ+ 型領域６−１である第１の絶
縁ゲートトランジスタＴ１のソース領域及び第２のゲー
ト電極５（ｇ２）と第４のゲート電極５（ｇ４）とで挟
まれていない方のｎ+ 型領域６−２である第２の絶縁ゲ
ートトランジスタＴ２のソース領域上にそれぞれ第１の
接地コンタクト孔Ｃ１−１及び第２の接地コンタクト孔
Ｃ１−２を形成する。次にタングステンシリサイド膜な
どの導電膜８を堆積しパターニングして接地配線層８
（ＧＮＤ）を形成する。次に、図７（ａ），（ｂ）に示
すように、第２の層間絶縁膜９を堆積し、第１のゲート
電極５（ｇ１）と第３のゲート電極５（ｇ３）とで挟ま
れたｎ+ 型領域６−１３である第１の絶縁ゲートトラン
ジスタＴ１のドレイン領域とそれに近接する第２のゲー
ト電極５（ｇ２）を露出する第１の共通コンタクト孔Ｃ
２−１及び第２のゲート電極５（ｇ２）と第４のゲート
電極５（ｇ４）とで挟まれたｎ+ 型領域６−２４である
第２の絶縁ゲートトランジスタＴ２のドレイン領域とそ
れに近接する第１のゲート電極５（ｇ１）を露出する第
２の共通コンタクト孔Ｃ２−２を形成する。
【００１０】次に、高抵抗膜としてＳＩＰＯＳ膜１０を
形成する。前述の特開平３−１６５５５３号公報によれ
ば、ＳｉＨ4 とＮ2 Ｏの混合ガスと反応するＣＶＤ法に
よって、ポリシリコン膜中に酸素原子を混入してＳＩＰ
ＯＳ膜１０を形成するのである。
形成する。前述の特開平３−１６５５５３号公報によれ
ば、ＳｉＨ4 とＮ2 Ｏの混合ガスと反応するＣＶＤ法に
よって、ポリシリコン膜中に酸素原子を混入してＳＩＰ
ＯＳ膜１０を形成するのである。
【００１１】次に、パターニングしたのち、図示しない
レジスト膜をマスクにして５×１０15〜５×１０17ｃｍ
-2、例えば１×１０16ｃｍ-2程度のリンイオンをＳＩＰ
ＯＳ膜１０に注入し、前述したレジスト膜を除去し、１
０００〜１２００℃，３秒程度のランプ加熱による短時
間アニールを行なう。このようにして、高抵抗のＳＩＰ
ＯＳ膜１０（Ｒ１），１０（Ｒ２）の両端にそれぞれ連
結した低抵抗ＳＩＰＯＳ膜でなる共通コンタクト部１０
−１（Ｒ１），１０−１（Ｒ２）、電源配線部１０−２
（ＶＤｉ１），１０−２（ＶＤｉ２）（電源配線ＶＤｉ
１，ＶＤｉ２には同じ電圧が印加される）を有する負荷
抵抗Ｒ１，Ｒ２を得る。
レジスト膜をマスクにして５×１０15〜５×１０17ｃｍ
-2、例えば１×１０16ｃｍ-2程度のリンイオンをＳＩＰ
ＯＳ膜１０に注入し、前述したレジスト膜を除去し、１
０００〜１２００℃，３秒程度のランプ加熱による短時
間アニールを行なう。このようにして、高抵抗のＳＩＰ
ＯＳ膜１０（Ｒ１），１０（Ｒ２）の両端にそれぞれ連
結した低抵抗ＳＩＰＯＳ膜でなる共通コンタクト部１０
−１（Ｒ１），１０−１（Ｒ２）、電源配線部１０−２
（ＶＤｉ１），１０−２（ＶＤｉ２）（電源配線ＶＤｉ
１，ＶＤｉ２には同じ電圧が印加される）を有する負荷
抵抗Ｒ１，Ｒ２を得る。
【００１２】次に、図８，図９に示すように、層間絶縁
膜１１を堆積し、ｎ+ 型拡散層６−３，６−４にそれぞ
れ達するビットコンタクト孔Ｃ３−１，Ｃ３−２を形成
し、ビット線１２（Ｄｉ），１２（ＮＤｉ）を形成す
る。
膜１１を堆積し、ｎ+ 型拡散層６−３，６−４にそれぞ
れ達するビットコンタクト孔Ｃ３−１，Ｃ３−２を形成
し、ビット線１２（Ｄｉ），１２（ＮＤｉ）を形成す
る。
【００１３】
【発明が解決しようとする課題】上述した従来の技術で
はＳＩＰＯＳ膜にリンなどの不純物を導入して接続部
（共通コンタクト部と電源配線部）を形成している。図
１２（特開平３−１６５５５３号公報の第２図）はＳＩ
ＰＯＳ膜の層抵抗とイオン注入量との関係を示すグラフ
である。リンの注入により４８０Ω／□程度まで低抵抗
化できる。しかし、ＳＲＡＭの微細化、高速化により、
ｎ+ 型領域６−１，６−４等の接合深さが浅くなってく
ると、イオン注入時の加速電圧及びアニール条件の制限
が厳しくなり、図７（ｂ）に示すように、リン濃度の低
い高抵抗部分１０−Ｃができ易い。層抵抗の濃度依存性
も比較的急峻であり、共通コンタクト部での抵抗がばら
つくことになる。又、４８０Ω／□という値は、電源配
線として十分に低いとはいえない。これにより、ＳＲＡ
Ｍの安定動作が損なわれることになる。このように、Ｓ
ＩＰＯＳ膜は、数〜数十ＴΩ／□の高抵抗を実現し易い
反面、接続部の低抵抗化が困難であるという問題があっ
た。
はＳＩＰＯＳ膜にリンなどの不純物を導入して接続部
（共通コンタクト部と電源配線部）を形成している。図
１２（特開平３−１６５５５３号公報の第２図）はＳＩ
ＰＯＳ膜の層抵抗とイオン注入量との関係を示すグラフ
である。リンの注入により４８０Ω／□程度まで低抵抗
化できる。しかし、ＳＲＡＭの微細化、高速化により、
ｎ+ 型領域６−１，６−４等の接合深さが浅くなってく
ると、イオン注入時の加速電圧及びアニール条件の制限
が厳しくなり、図７（ｂ）に示すように、リン濃度の低
い高抵抗部分１０−Ｃができ易い。層抵抗の濃度依存性
も比較的急峻であり、共通コンタクト部での抵抗がばら
つくことになる。又、４８０Ω／□という値は、電源配
線として十分に低いとはいえない。これにより、ＳＲＡ
Ｍの安定動作が損なわれることになる。このように、Ｓ
ＩＰＯＳ膜は、数〜数十ＴΩ／□の高抵抗を実現し易い
反面、接続部の低抵抗化が困難であるという問題があっ
た。
【００１４】本発明の目的は、接続部の一層の低抵抗化
が可能な高抵抗素子を備えた半導体装置とその製造方法
を提供することにある。
が可能な高抵抗素子を備えた半導体装置とその製造方法
を提供することにある。
【００１５】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板上に形成された低抵抗ポリシリコン膜
でなる一対の接続領域及び前記一対の接続領域にそれぞ
れ接触する高抵抗膜を有する高抵抗素子を備えるという
ものである。
置は、半導体基板上に形成された低抵抗ポリシリコン膜
でなる一対の接続領域及び前記一対の接続領域にそれぞ
れ接触する高抵抗膜を有する高抵抗素子を備えるという
ものである。
【００１６】この場合、高抵抗膜をシリコン膜中に酸素
を含有するＳＩＰＯＳ膜とすることができる。
を含有するＳＩＰＯＳ膜とすることができる。
【００１７】本発明の第２の半導体装置は、第１の絶縁
ゲートトランジスタ並びに第１の高抵抗素子でなる第１
の負荷抵抗を有する第１のインバータと、第２の絶縁ゲ
ートトランジスタ並びに第２の高抵抗素子でなる第２の
負荷抵抗を有する第２のインバータとを有し、前記第１
のインバータの出力信号及び第２のインバータの出力信
号をそれぞれ前記第２の絶縁ゲートトランジスタのゲー
ト電極及び第１の絶縁ゲートトランジスタのゲート電極
に印加するフリップフロップ回路を含むメモリセルを有
する半導体装置において、前記第１の高抵抗素子が前記
第１の絶縁ゲートトランジスタのドレイン領域に接続す
る第１の低抵抗ポリシリコン膜並びに所定の電圧が印加
される第２の低抵抗ポリシリコン膜及び前記第１の低抵
抗ポリシリコン膜と第２の低抵抗ポリシリコン膜にそれ
ぞれ接触する第１の高抵抗膜とでなり、前記第２の高抵
抗素子が前記第２の絶縁ゲートトランジスタのドレイン
領域に接続する第３の低抵抗ポリシリコン膜並びに所定
の電圧が印加される第４の低抵抗ポリシリコン膜及び前
記第３の低抵抗ポリシリコン膜と第４の低抵抗ポリシリ
コン膜にそれぞれ接触する第２の高抵抗膜とでなるとい
うものである。
ゲートトランジスタ並びに第１の高抵抗素子でなる第１
の負荷抵抗を有する第１のインバータと、第２の絶縁ゲ
ートトランジスタ並びに第２の高抵抗素子でなる第２の
負荷抵抗を有する第２のインバータとを有し、前記第１
のインバータの出力信号及び第２のインバータの出力信
号をそれぞれ前記第２の絶縁ゲートトランジスタのゲー
ト電極及び第１の絶縁ゲートトランジスタのゲート電極
に印加するフリップフロップ回路を含むメモリセルを有
する半導体装置において、前記第１の高抵抗素子が前記
第１の絶縁ゲートトランジスタのドレイン領域に接続す
る第１の低抵抗ポリシリコン膜並びに所定の電圧が印加
される第２の低抵抗ポリシリコン膜及び前記第１の低抵
抗ポリシリコン膜と第２の低抵抗ポリシリコン膜にそれ
ぞれ接触する第１の高抵抗膜とでなり、前記第２の高抵
抗素子が前記第２の絶縁ゲートトランジスタのドレイン
領域に接続する第３の低抵抗ポリシリコン膜並びに所定
の電圧が印加される第４の低抵抗ポリシリコン膜及び前
記第３の低抵抗ポリシリコン膜と第４の低抵抗ポリシリ
コン膜にそれぞれ接触する第２の高抵抗膜とでなるとい
うものである。
【００１８】この場合、第１の高抵抗膜及び第２の高抵
抗膜がいずれもポリシリコン膜中に酸素を含有するＳＩ
ＰＯＳ膜とすることができる。
抗膜がいずれもポリシリコン膜中に酸素を含有するＳＩ
ＰＯＳ膜とすることができる。
【００１９】本発明の第１の半導体装置の製造方法は、
半導体基板上に不純物をドーピングした低抵抗シリコン
膜を形成する工程と、前記低抵抗シリコン膜をパターニ
ングして一対の接続領域を形成する工程と、前記一対の
接続領域にそれぞれ接触する高抵抗膜を形成する工程に
より高抵抗素子を形成する工程を有するというものであ
る。
半導体基板上に不純物をドーピングした低抵抗シリコン
膜を形成する工程と、前記低抵抗シリコン膜をパターニ
ングして一対の接続領域を形成する工程と、前記一対の
接続領域にそれぞれ接触する高抵抗膜を形成する工程に
より高抵抗素子を形成する工程を有するというものであ
る。
【００２０】この場合、高抵抗膜としてＳｉＨ4 ガスと
Ｎ2 Ｏガスを含む雰囲気中でＣＶＤ法でシリコン膜中に
酸素を含有するＳＩＰＯＳ膜を形成することができる。
Ｎ2 Ｏガスを含む雰囲気中でＣＶＤ法でシリコン膜中に
酸素を含有するＳＩＰＯＳ膜を形成することができる。
【００２１】本発明の第２の半導体装置の製造方法は、
半導体基板の表面部の第１導電型領域の表面に素子分離
領域を形成して第１の活性領域及び第２の活性領域を区
画する工程と、前記第１の活性領域及び第２の活性領域
の表面にゲート絶縁膜を形成した後第２導電型不純物を
ドーピングしたポリシリコン膜を形成しパターニングし
て前記第１の活性領域を横断し第２の活性領域の周辺部
上に及ぶ第１のゲート電極、前記第２の活性領域を横断
し前記第１の活性領域の周辺部上に及ぶ第２のゲート電
極、周辺部を前記第２のゲート電極で選択的に被覆され
た前記第１の活性領域を横断し第１のワード線を兼ねる
第３のゲート電極及び周辺部を前記第１のゲート電極で
選択的に被覆された前記第２の活性領域を横断し第２の
ワード線を兼ねる第４のゲート電極を形成する工程と、
前記第１のゲート電極ないし第４のゲート電極並びに素
子分離領域をマスクとして前記第１の活性領域及び第２
の活性領域に不純物を導入して複数の第２導電型領域を
形成することにより前記第１のゲート電極ないし第４の
ゲート電極をそれぞれ備えた第１の絶縁ゲートトランジ
スタないし第４の絶縁ゲートトランジスタを形成する工
程と、第１の層間絶縁膜を堆積し、前記第１のゲート電
極と第３のゲート電極とで挟まれていない方の前記第２
導電型領域である前記第１の絶縁ゲートトランジスタの
ソース領域及び前記第２のゲート電極と第４のゲート電
極とで挟まれていない方の前記第２導電型領域である前
記第２の絶縁ゲートトランジスタのソース領域上にそれ
ぞれ第１の接地コンタクト孔及び第２の接地コンタクト
孔を形成する工程と、導電膜を堆積しパターニングして
接地配線層を形成する工程と、第２の層間絶縁膜を堆積
し、前記第１のゲート電極と前記第３のゲート電極とで
挟まれた前記第２導電型領域である前記第１の絶縁ゲー
トトランジスタのドレイン領域とそれに近接する前記第
２のゲート電極を露出する第１の共通コンタクト孔及び
前記第２のゲート電極と前記第４のゲート電極とで挟ま
れた前記第２導電型領域である前記第２の絶縁ゲートト
ランジスタのドレイン領域とそれに近接する前記第１の
ゲート電極を露出する第２の共通コンタクト孔を形成す
る工程と、第２導電型不純物をドーピングしたポリシリ
コン膜を形成しパターニングして前記第１の共通コンタ
クト孔及び第２の共通コンタクト孔をそれぞれ埋める第
１の接続領域及び第２の接続領域並びに第１の電源配線
層及び第２の電源配線層を形成した後、前記第１の接続
領域及び第１の電源配線層に接続する第１の高抵抗膜並
びに前記第２の接続領域及び第２の電源配線層に接続す
る第２の高抵抗膜を形成する工程と、第３の層間絶縁膜
を堆積し、前記第１の絶縁ゲートトランジスタのドレイ
ン領域と間に前記第３のゲート電極を挟んで設けられた
第２導電型領域及び前記第２の絶縁ゲートトランジスタ
のドレイン領域の間に前記第４のゲート電極を挟んで設
けられた第２導電型領域をそれぞれ露出する第１ビット
コンタクト孔及び第２のビットコンタクト孔を形成し前
記第１のビットコンタクト孔及び第２のビットコンタク
ト孔をそれぞれ埋める第１のビット配線層及び第２のビ
ット配線層を形成する工程とによりメモリセルを形成す
るというものである。
半導体基板の表面部の第１導電型領域の表面に素子分離
領域を形成して第１の活性領域及び第２の活性領域を区
画する工程と、前記第１の活性領域及び第２の活性領域
の表面にゲート絶縁膜を形成した後第２導電型不純物を
ドーピングしたポリシリコン膜を形成しパターニングし
て前記第１の活性領域を横断し第２の活性領域の周辺部
上に及ぶ第１のゲート電極、前記第２の活性領域を横断
し前記第１の活性領域の周辺部上に及ぶ第２のゲート電
極、周辺部を前記第２のゲート電極で選択的に被覆され
た前記第１の活性領域を横断し第１のワード線を兼ねる
第３のゲート電極及び周辺部を前記第１のゲート電極で
選択的に被覆された前記第２の活性領域を横断し第２の
ワード線を兼ねる第４のゲート電極を形成する工程と、
前記第１のゲート電極ないし第４のゲート電極並びに素
子分離領域をマスクとして前記第１の活性領域及び第２
の活性領域に不純物を導入して複数の第２導電型領域を
形成することにより前記第１のゲート電極ないし第４の
ゲート電極をそれぞれ備えた第１の絶縁ゲートトランジ
スタないし第４の絶縁ゲートトランジスタを形成する工
程と、第１の層間絶縁膜を堆積し、前記第１のゲート電
極と第３のゲート電極とで挟まれていない方の前記第２
導電型領域である前記第１の絶縁ゲートトランジスタの
ソース領域及び前記第２のゲート電極と第４のゲート電
極とで挟まれていない方の前記第２導電型領域である前
記第２の絶縁ゲートトランジスタのソース領域上にそれ
ぞれ第１の接地コンタクト孔及び第２の接地コンタクト
孔を形成する工程と、導電膜を堆積しパターニングして
接地配線層を形成する工程と、第２の層間絶縁膜を堆積
し、前記第１のゲート電極と前記第３のゲート電極とで
挟まれた前記第２導電型領域である前記第１の絶縁ゲー
トトランジスタのドレイン領域とそれに近接する前記第
２のゲート電極を露出する第１の共通コンタクト孔及び
前記第２のゲート電極と前記第４のゲート電極とで挟ま
れた前記第２導電型領域である前記第２の絶縁ゲートト
ランジスタのドレイン領域とそれに近接する前記第１の
ゲート電極を露出する第２の共通コンタクト孔を形成す
る工程と、第２導電型不純物をドーピングしたポリシリ
コン膜を形成しパターニングして前記第１の共通コンタ
クト孔及び第２の共通コンタクト孔をそれぞれ埋める第
１の接続領域及び第２の接続領域並びに第１の電源配線
層及び第２の電源配線層を形成した後、前記第１の接続
領域及び第１の電源配線層に接続する第１の高抵抗膜並
びに前記第２の接続領域及び第２の電源配線層に接続す
る第２の高抵抗膜を形成する工程と、第３の層間絶縁膜
を堆積し、前記第１の絶縁ゲートトランジスタのドレイ
ン領域と間に前記第３のゲート電極を挟んで設けられた
第２導電型領域及び前記第２の絶縁ゲートトランジスタ
のドレイン領域の間に前記第４のゲート電極を挟んで設
けられた第２導電型領域をそれぞれ露出する第１ビット
コンタクト孔及び第２のビットコンタクト孔を形成し前
記第１のビットコンタクト孔及び第２のビットコンタク
ト孔をそれぞれ埋める第１のビット配線層及び第２のビ
ット配線層を形成する工程とによりメモリセルを形成す
るというものである。
【００２２】この場合、ＳｉＨ4 ガスとＮ2 Ｏガスを含
む雰囲気中でＣＶＤ法でシリコン膜中に酸素を含有する
ＳＩＰＯＳ膜を形成しパターニングして第１の高抵抗膜
及び第２の高抵抗膜を形成することができる。
む雰囲気中でＣＶＤ法でシリコン膜中に酸素を含有する
ＳＩＰＯＳ膜を形成しパターニングして第１の高抵抗膜
及び第２の高抵抗膜を形成することができる。
【００２３】低抵抗ポリシリコン膜でなる接続領域を設
けたので高抵抗素子の接続部の低抵抗化が実現できる。
けたので高抵抗素子の接続部の低抵抗化が実現できる。
【００２４】
【発明の実施の形態】図１は本発明の半導体記憶装置の
一実施の形態を示す平面図、図２は図１のＹ−Ｙ線拡大
断面図である。
一実施の形態を示す平面図、図２は図１のＹ−Ｙ線拡大
断面図である。
【００２５】この実施の形態は、第１の絶縁ゲートトラ
ンジスタＴ１並びに第１の高抵抗素子でなる第１の負荷
抵抗Ｒ１を有する第１のインバータと、第２の絶縁ゲー
トトランジスタＴ２並びに第２の高抵抗素子でなる第２
の負荷抵抗Ｒ２を有する第２のインバータとを有し、前
述の第１のインバータの出力信号及び第２のインバータ
の出力信号をそれぞれ第２の絶縁ゲートトランジスタＴ
２のゲート電極及び第１の絶縁ゲートトランジスタＴ１
のゲート電極に印加するフリップフロップ回路を含むメ
モリセルを有する半導体装置において、第１の高抵抗素
子（Ｒ１）が第１の絶縁ゲートトランジスタＴ１のドレ
イン領域（６−１３）に接続する第１の低抵抗ポリシリ
コン膜１３−１並びに所定の電圧が印加される第２の低
抵抗ポリシリコン膜１３−２（ＶＤｉ１）及び第１の低
抵抗ポリシリコン膜１３−１と第２の低抵抗ポリシリコ
ン膜１３−２（ＶＤｉ１）にそれぞれ接触する第１の高
抵抗膜１０Ａ（Ｒ１）とでなり、第２の高抵抗素子Ｒ２
が第２の絶縁ゲートトランジスタＴ２のドレイン領域６
−２４に接続する第３の低抵抗ポリシリコン膜１３−３
並びに所定の電圧が印加される第４の低抵抗ポリシリコ
ン膜１３−４（ＶＤｉ２）及び第３の低抵抗ポリシリコ
ン膜１３−３と第４の低抵抗ポリシリコン膜１３−４
（ＶＤｉ２）にそれぞれ接触する第２の高抵抗膜１０Ａ
（Ｒ２）とでなるというものである。
ンジスタＴ１並びに第１の高抵抗素子でなる第１の負荷
抵抗Ｒ１を有する第１のインバータと、第２の絶縁ゲー
トトランジスタＴ２並びに第２の高抵抗素子でなる第２
の負荷抵抗Ｒ２を有する第２のインバータとを有し、前
述の第１のインバータの出力信号及び第２のインバータ
の出力信号をそれぞれ第２の絶縁ゲートトランジスタＴ
２のゲート電極及び第１の絶縁ゲートトランジスタＴ１
のゲート電極に印加するフリップフロップ回路を含むメ
モリセルを有する半導体装置において、第１の高抵抗素
子（Ｒ１）が第１の絶縁ゲートトランジスタＴ１のドレ
イン領域（６−１３）に接続する第１の低抵抗ポリシリ
コン膜１３−１並びに所定の電圧が印加される第２の低
抵抗ポリシリコン膜１３−２（ＶＤｉ１）及び第１の低
抵抗ポリシリコン膜１３−１と第２の低抵抗ポリシリコ
ン膜１３−２（ＶＤｉ１）にそれぞれ接触する第１の高
抵抗膜１０Ａ（Ｒ１）とでなり、第２の高抵抗素子Ｒ２
が第２の絶縁ゲートトランジスタＴ２のドレイン領域６
−２４に接続する第３の低抵抗ポリシリコン膜１３−３
並びに所定の電圧が印加される第４の低抵抗ポリシリコ
ン膜１３−４（ＶＤｉ２）及び第３の低抵抗ポリシリコ
ン膜１３−３と第４の低抵抗ポリシリコン膜１３−４
（ＶＤｉ２）にそれぞれ接触する第２の高抵抗膜１０Ａ
（Ｒ２）とでなるというものである。
【００２６】次に、この実施の形態の製造方法について
説明する。
説明する。
【００２７】従来の技術の項において、図１〜図７を参
照して説明したＳＩＰＯＳ膜１０を形成する直前の工程
（共通コンタクト孔を形成するまでの工程）までは全く
同じであるので繰り返さない。
照して説明したＳＩＰＯＳ膜１０を形成する直前の工程
（共通コンタクト孔を形成するまでの工程）までは全く
同じであるので繰り返さない。
【００２８】次に、全面にリンをドーピングした低抵抗
ポリシリコン膜１３を形成しパターニングすることによ
り、図１０（ａ），（ｂ）に示すように、層抵抗数十Ω
／□の第１の接続領域１３−１（第１の共通コンタクト
孔Ｃ２−１を埋めてｎ+ 型領域６−１３及びゲート電極
５（ｇ２）に接触している）、第２の接続領域１３−３
（第２の共通コンタクト孔Ｃ２−２を埋めてｎ+ 型領域
６−２４及びゲート電極５（ｇ１）に接触している）、
第１の電源配線層１３−２（ＶＤｉ１）、第２の電源配
線層１３−４（ＶＤｉ２）を形成する。
ポリシリコン膜１３を形成しパターニングすることによ
り、図１０（ａ），（ｂ）に示すように、層抵抗数十Ω
／□の第１の接続領域１３−１（第１の共通コンタクト
孔Ｃ２−１を埋めてｎ+ 型領域６−１３及びゲート電極
５（ｇ２）に接触している）、第２の接続領域１３−３
（第２の共通コンタクト孔Ｃ２−２を埋めてｎ+ 型領域
６−２４及びゲート電極５（ｇ１）に接触している）、
第１の電源配線層１３−２（ＶＤｉ１）、第２の電源配
線層１３−４（ＶＤｉ２）を形成する。
【００２９】次に、ＳｉＨ4 ガスとＮ2 Ｏガスを反応ガ
スとするＣＶＤ法によりＳＩＰＯＳ膜１０Ａを形成す
る。この方法によりシリコングレインとＳｉＯX （０＜
ｘ≦２）の粒界とでなる高抵抗膜を形成することができ
ることは、特開平３−１６５５５３号公報等に記載され
ている通りである。その後、パターニングして図１１
（ａ），（ｂ）に示すように、第１の接続領域１３−
１、第１の電源配線層１３−２（ＶＤｉ１）に接続する
第１の高抵抗膜１０Ａ（Ｒ１）、第２の接続領域Ｃ２−
２、第２の電源配線層１３−４（ＶＤｉ２）に接続する
第２の高抵抗膜１０Ａ（Ｒ２）を形成する。ここで１０
Ａ（Ｒ１），１０Ａ（Ｒ２）は、図示のように、１３−
２（ＶＤｉ１），１３−４（ＶＤｉ２）の全面を覆って
いてもよいが、部分的にこれらを覆うようにしてもよ
い。
スとするＣＶＤ法によりＳＩＰＯＳ膜１０Ａを形成す
る。この方法によりシリコングレインとＳｉＯX （０＜
ｘ≦２）の粒界とでなる高抵抗膜を形成することができ
ることは、特開平３−１６５５５３号公報等に記載され
ている通りである。その後、パターニングして図１１
（ａ），（ｂ）に示すように、第１の接続領域１３−
１、第１の電源配線層１３−２（ＶＤｉ１）に接続する
第１の高抵抗膜１０Ａ（Ｒ１）、第２の接続領域Ｃ２−
２、第２の電源配線層１３−４（ＶＤｉ２）に接続する
第２の高抵抗膜１０Ａ（Ｒ２）を形成する。ここで１０
Ａ（Ｒ１），１０Ａ（Ｒ２）は、図示のように、１３−
２（ＶＤｉ１），１３−４（ＶＤｉ２）の全面を覆って
いてもよいが、部分的にこれらを覆うようにしてもよ
い。
【００３０】次に、図１，図２に示すように、層間絶縁
膜１１を堆積し、ｎ+ 型拡散層６−３，６−４にそれぞ
れ達するビットコンタクト孔Ｃ３−１，Ｃ３−２を形成
し、ビット線１２（Ｄｉ），１２（ＮＤｉ）を形成す
る。
膜１１を堆積し、ｎ+ 型拡散層６−３，６−４にそれぞ
れ達するビットコンタクト孔Ｃ３−１，Ｃ３−２を形成
し、ビット線１２（Ｄｉ），１２（ＮＤｉ）を形成す
る。
【００３１】なお、ＳＩＰＯＳ膜のシリコングレインは
成長温度、その後の熱処理の有無もしくは条件により、
アモルファス又はポリシリコンのいずれかにすることが
できる。負荷抵抗Ｒ１，Ｒ２の設計値に応じて成長条
件、ドーピングの有無や条件、熱処理の有無や条件を適
宜決定すればよい。
成長温度、その後の熱処理の有無もしくは条件により、
アモルファス又はポリシリコンのいずれかにすることが
できる。負荷抵抗Ｒ１，Ｒ２の設計値に応じて成長条
件、ドーピングの有無や条件、熱処理の有無や条件を適
宜決定すればよい。
【００３２】リンをドーピしたポリシリコン膜（層抵抗
は数十Ω／□まで低くできる）で接続領域１３−１〜１
３−４を形成するので高抵抗素子の接続部の低抵抗化を
安定して実現できる。ドーピングの方法としては、不純
物を導入しつつ成膜してもよいし、成膜後に拡散しても
よいがイオン注入を用いる必要はないので、従来の技術
のように高抵抗部分（図７（ｂ）の１０−Ｃ）はできな
いし、接合深さの浅いソース・ドレイン領域の形成との
整合性は良好である。又、高抵抗素子を形成するための
レジスト膜形成工程は、ポリシリコン膜のパターニング
時とＳＩＰＯＳ膜のパターニング時の２回必要である
が、従来の技術では、ＳＩＰＯＳ膜のパターニング時と
イオン注入時の２回必要であったので同じ回数でよい。
は数十Ω／□まで低くできる）で接続領域１３−１〜１
３−４を形成するので高抵抗素子の接続部の低抵抗化を
安定して実現できる。ドーピングの方法としては、不純
物を導入しつつ成膜してもよいし、成膜後に拡散しても
よいがイオン注入を用いる必要はないので、従来の技術
のように高抵抗部分（図７（ｂ）の１０−Ｃ）はできな
いし、接合深さの浅いソース・ドレイン領域の形成との
整合性は良好である。又、高抵抗素子を形成するための
レジスト膜形成工程は、ポリシリコン膜のパターニング
時とＳＩＰＯＳ膜のパターニング時の２回必要である
が、従来の技術では、ＳＩＰＯＳ膜のパターニング時と
イオン注入時の２回必要であったので同じ回数でよい。
【００３３】なお、高抵抗膜として層抵抗数〜数十ＴΩ
／□まで高くできるＳＩＰＯＳ膜を用いる場合について
説明したが、請求項１，３，５及び７に係わる発明は、
ＳＩＰＯＳ膜に限らず半導体装置に使用される高抵抗膜
一般に適用しうることは改めて詳細に説明するまでもな
く明らかであろう。
／□まで高くできるＳＩＰＯＳ膜を用いる場合について
説明したが、請求項１，３，５及び７に係わる発明は、
ＳＩＰＯＳ膜に限らず半導体装置に使用される高抵抗膜
一般に適用しうることは改めて詳細に説明するまでもな
く明らかであろう。
【００３４】
【発明の効果】以上説明したように本発明によれば、低
抵抗ポリシリコン膜である一対の接続領域とこれらに接
触する高抵抗膜を有する高抵抗素子を実現できるので接
続領域の一層の低抵抗化が可能であるという効果を有し
ている。
抵抗ポリシリコン膜である一対の接続領域とこれらに接
触する高抵抗膜を有する高抵抗素子を実現できるので接
続領域の一層の低抵抗化が可能であるという効果を有し
ている。
【図１】本発明の一実施の形態を示す平面図。
【図２】図１のＹ−Ｙ線拡大断面図。
【図３】ＳＲＡＭセルの回路図。
【図４】従来のＳＲＡＭの製造方法について説明するた
めの平面図（図４（ａ））及び図４（ａ）のＹ−Ｙ線拡
大断面図（図４（ｂ））。
めの平面図（図４（ａ））及び図４（ａ）のＹ−Ｙ線拡
大断面図（図４（ｂ））。
【図５】図４に続いて示す平面図（図５（ａ））及び図
５（ａ）のＹ−Ｙ線拡大断面図（図５（ｂ））。
５（ａ）のＹ−Ｙ線拡大断面図（図５（ｂ））。
【図６】図５に続いて示す平面図（図６（ａ））及び図
６（ａ）のＹ−Ｙ線拡大断面図（図６（ｂ））。
６（ａ）のＹ−Ｙ線拡大断面図（図６（ｂ））。
【図７】図６に続いて示す平面図（図７（ａ））及び図
７（ａ）のＹ−Ｙ線拡大断面図（図７（ｂ））。
７（ａ）のＹ−Ｙ線拡大断面図（図７（ｂ））。
【図８】図７に続いて示す平面図。
【図９】図８のＹ−Ｙ線拡大断面図。
【図１０】本発明の一実施の形態の製造方法について説
明するための平面図（図１０（ａ））及び図１０（ａ）
のＹ−Ｙ線拡大断面図（図１０（ｂ））。
明するための平面図（図１０（ａ））及び図１０（ａ）
のＹ−Ｙ線拡大断面図（図１０（ｂ））。
【図１１】図１０に続いて示す平面図（図１１（ａ））
及び図１１（ａ）の拡大断面図（図１１（ｂ））。
及び図１１（ａ）の拡大断面図（図１１（ｂ））。
【図１２】ＳＩＰＯＳ膜の層抵抗とイオン注入量との関
係を示すグラフ。
係を示すグラフ。
１ ｐ型シリコン基板 ２ フィールド絶縁膜 ３−１，３−２ 活性領域 ４ ゲート酸化膜 ５ ポリシリコン膜 ５（ｇ１） 第１のゲート電極 ５（ｇ２） 第２のゲート電極 ５（ｇ３） 第３のゲート電極 ５（ｇ４） 第４のゲート電極 ６−１，６−２，６−３，６−４，６−１３，６−２４
ｎ+ 型領域 ７ 層間絶縁膜 ８ 導電膜 ８（ＧＮＤ） 接地配線層 ９ 層間絶縁膜 １０，１０Ａ ＳＩＰＯＳ膜 １０（Ｒ１），１０（Ｒ２）、１０Ａ（Ｒ１），１０Ａ
（Ｒ２） 高抵抗膜 １０−１（Ｒ１），１０−１（Ｒ２） 共通コンタク
ト部 １０−２（ＶＤｉ１），１０−２（ＶＤｉ２） 共通
コンタクト部 １０−Ｃ 高抵抗部分 １１ 層間絶縁膜 １２ Ａｌ系合金膜 １２（Ｄｉ）、１２（ＮＤｉ） ビット線 １３ 低抵抗ポリシリコン膜 １３−１，１３−２ 接続領域（低抵抗ポリシリコン
膜） １３−３（ＶＤｉ），１３−４（ＶＤｉ） 電源配線
層（低抵抗ポリシリコン膜） Ｄｉ、ＮＤｉ ビット線 Ｒ１，Ｒ２ 負荷抵抗 Ｔ１，Ｔ２，Ｔ３，Ｔ４ 絶縁ゲートトランジスタ ＶＤｉ１，ＶＤｉ２ 電源線 Ｗｉ１，Ｗｉ２ ワード線
ｎ+ 型領域 ７ 層間絶縁膜 ８ 導電膜 ８（ＧＮＤ） 接地配線層 ９ 層間絶縁膜 １０，１０Ａ ＳＩＰＯＳ膜 １０（Ｒ１），１０（Ｒ２）、１０Ａ（Ｒ１），１０Ａ
（Ｒ２） 高抵抗膜 １０−１（Ｒ１），１０−１（Ｒ２） 共通コンタク
ト部 １０−２（ＶＤｉ１），１０−２（ＶＤｉ２） 共通
コンタクト部 １０−Ｃ 高抵抗部分 １１ 層間絶縁膜 １２ Ａｌ系合金膜 １２（Ｄｉ）、１２（ＮＤｉ） ビット線 １３ 低抵抗ポリシリコン膜 １３−１，１３−２ 接続領域（低抵抗ポリシリコン
膜） １３−３（ＶＤｉ），１３−４（ＶＤｉ） 電源配線
層（低抵抗ポリシリコン膜） Ｄｉ、ＮＤｉ ビット線 Ｒ１，Ｒ２ 負荷抵抗 Ｔ１，Ｔ２，Ｔ３，Ｔ４ 絶縁ゲートトランジスタ ＶＤｉ１，ＶＤｉ２ 電源線 Ｗｉ１，Ｗｉ２ ワード線
Claims (8)
- 【請求項１】 半導体基板上に形成された低抵抗ポリシ
リコン膜でなる一対の接続領域及び前記一対の接続領域
にそれぞれ接触する高抵抗膜を有する高抵抗素子を備え
ることを特徴とする半導体装置。 - 【請求項２】 高抵抗膜が、シリコン膜中に酸素を含有
するＳＩＰＯＳ膜である請求項１記載の半導体装置。 - 【請求項３】 第１の絶縁ゲートトランジスタ並びに第
１の高抵抗素子でなる第１の負荷抵抗を有する第１のイ
ンバータと、第２の絶縁ゲートトランジスタ並びに第２
の高抵抗素子でなる第２の負荷抵抗を有する第２のイン
バータとを有し、前記第１のインバータの出力信号及び
第２のインバータの出力信号をそれぞれ前記第２の絶縁
ゲートトランジスタのゲート電極及び第１の絶縁ゲート
トランジスタのゲート電極に印加するフリップフロップ
回路を含むメモリセルを有する半導体装置において、前
記第１の高抵抗素子が前記第１の絶縁ゲートトランジス
タのドレイン領域に接続する第１の低抵抗ポリシリコン
膜並びに所定の電圧が印加される第２の低抵抗ポリシリ
コン膜及び前記第１の低抵抗ポリシリコン膜と第２の低
抵抗ポリシリコン膜にそれぞれ接触する第１の高抵抗膜
とでなり、前記第２の高抵抗素子が前記第２の絶縁ゲー
トトランジスタのドレイン領域に接続する第３の低抵抗
ポリシリコン膜並びに所定の電圧が印加される第４の低
抵抗ポリシリコン膜及び前記第３の低抵抗ポリシリコン
膜と第４の低抵抗ポリシリコン膜にそれぞれ接触する第
２の高抵抗膜とでなることを特徴とする半導体装置。 - 【請求項４】 第１の高抵抗膜及び第２の高抵抗膜がい
ずれもポリシリコン膜中に酸素を含有するＳＩＰＯＳ膜
である請求項３記載の半導体装置。 - 【請求項５】 半導体基板上に不純物をドーピングした
低抵抗シリコン膜を形成する工程と、前記低抵抗シリコ
ン膜をパターニングして一対の接続領域を形成する工程
と、前記一対の接続領域にそれぞれ接触する高抵抗膜を
形成する工程により高抵抗素子を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 高抵抗膜としてＳｉＨ4 ガスとＮ2 Ｏガ
スを含む雰囲気中でＣＶＤ法でシリコン膜中に酸素を含
有するＳＩＰＯＳ膜を形成する請求項５記載の半導体装
置の製造方法。 - 【請求項７】 半導体基板の表面部の第１導電型領域の
表面に素子分離領域を形成して第１の活性領域及び第２
の活性領域を区画する工程と、前記第１の活性領域及び
第２の活性領域の表面にゲート絶縁膜を形成した後第２
導電型不純物をドーピングしたポリシリコン膜を形成し
パターニングして前記第１の活性領域を横断し第２の活
性領域の周辺部上に及ぶ第１のゲート電極、前記第２の
活性領域を横断し前記第１の活性領域の周辺部上に及ぶ
第２のゲート電極、周辺部を前記第２のゲート電極で選
択的に被覆された前記第１の活性領域を横断し第１のワ
ード線を兼ねる第３のゲート電極及び周辺部を前記第１
のゲート電極で選択的に被覆された前記第２の活性領域
を横断し第２のワード線を兼ねる第４のゲート電極を形
成する工程と、前記第１のゲート電極ないし第４のゲー
ト電極並びに素子分離領域をマスクとして前記第１の活
性領域及び第２の活性領域に不純物を導入して複数の第
２導電型領域を形成することにより前記第１のゲート電
極ないし第４のゲート電極をそれぞれ備えた第１の絶縁
ゲートトランジスタないし第４の絶縁ゲートトランジス
タを形成する工程と、第１の層間絶縁膜を堆積し、前記
第１のゲート電極と第３のゲート電極とで挟まれていな
い方の前記第２導電型領域である前記第１の絶縁ゲート
トランジスタのソース領域及び前記第２のゲート電極と
第４のゲート電極とで挟まれていない方の前記第２導電
型領域である前記第２の絶縁ゲートトランジスタのソー
ス領域上にそれぞれ第１の接地コンタクト孔及び第２の
接地コンタクト孔を形成する工程と、導電膜を堆積しパ
ターニングして接地配線層を形成する工程と、第２の層
間絶縁膜を堆積し、前記第１のゲート電極と前記第３の
ゲート電極とで挟まれた前記第２導電型領域である前記
第１の絶縁ゲートトランジスタのドレイン領域とそれに
近接する前記第２のゲート電極を露出する第１の共通コ
ンタクト孔及び前記第２のゲート電極と前記第４のゲー
ト電極とで挟まれた前記第２導電型領域である前記第２
の絶縁ゲートトランジスタのドレイン領域とそれに近接
する前記第１のゲート電極を露出する第２の共通コンタ
クト孔を形成する工程と、第２導電型不純物をドーピン
グしたポリシリコン膜を形成しパターニングして前記第
１の共通コンタクト孔及び第２の共通コンタクト孔をそ
れぞれ埋める第１の接続領域及び第２の接続領域並びに
第１の電源配線層及び第２の電源配線層を形成した後、
前記第１の接続領域及び第１の電源配線層に接続する第
１の高抵抗膜並びに前記第２の接続領域及び第２の電源
配線層に接続する第２の高抵抗膜を形成する工程と、第
３の層間絶縁膜を堆積し、前記第１の絶縁ゲートトラン
ジスタのドレイン領域と間に前記第３のゲート電極を挟
んで設けられた第２導電型領域及び前記第２の絶縁ゲー
トトランジスタのドレイン領域の間に前記第４のゲート
電極を挟んで設けられた第２導電型領域をそれぞれ露出
する第１ビットコンタクト孔及び第２のビットコンタク
ト孔を形成し前記第１のビットコンタクト孔及び第２の
ビットコンタクト孔をそれぞれ埋める第１のビット配線
層及び第２のビット配線層を形成する工程とによりメモ
リセルを形成することを特徴とする半導体装置の製造方
法。 - 【請求項８】 ＳｉＨ4 ガスとＮ2 Ｏガスを含む雰囲気
中でＣＶＤ法でシリコン膜中に酸素を含有するＳＩＰＯ
Ｓ膜を形成しパターニングして第１の高抵抗膜及び第２
の高抵抗膜を形成する請求項７記載の半導体装置の製造
方法。
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