JPH10242301A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH10242301A JPH10242301A JP9054049A JP5404997A JPH10242301A JP H10242301 A JPH10242301 A JP H10242301A JP 9054049 A JP9054049 A JP 9054049A JP 5404997 A JP5404997 A JP 5404997A JP H10242301 A JPH10242301 A JP H10242301A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【課題】高抵抗膜と低抵抗体を積層構造としないで不純
物拡散層とゲート電極と高抵抗膜を低抵抗体で接続する
半導体記憶装置及び製造方法の提供。 【解決手段】メモリセルのノード電極となる不純物拡散
層６とメモリセルのドライバトランジスタのゲート電極
４と高抵抗膜である抵抗配線１０を低抵抗体１４Ａで接
続する。これによりスタティックＲＡＭの抵抗負荷の値
にバラツキ、低下を生じさせることなく、かつ、ゲート
電極と不純物拡散層と高抵抗膜を低抵抗で接続できる。
物拡散層とゲート電極と高抵抗膜を低抵抗体で接続する
半導体記憶装置及び製造方法の提供。 【解決手段】メモリセルのノード電極となる不純物拡散
層６とメモリセルのドライバトランジスタのゲート電極
４と高抵抗膜である抵抗配線１０を低抵抗体１４Ａで接
続する。これによりスタティックＲＡＭの抵抗負荷の値
にバラツキ、低下を生じさせることなく、かつ、ゲート
電極と不純物拡散層と高抵抗膜を低抵抗で接続できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルに高抵抗負荷を有するスタティック
ＲＡＭおよびその製造方法に関する。
し、特にメモリセルに高抵抗負荷を有するスタティック
ＲＡＭおよびその製造方法に関する。
【０００２】
【従来の技術】従来の高抵抗負荷を有するスタティック
ランダムアクセスメモリ（スタティックＲＡＭ）におい
ては、高抵抗素子とドライバトランジスタのゲート電極
およびメモリセルのノード拡散層を接続する場合、高抵
抗素子とゲート電極およびメモリセルのノード拡散層を
コンタクトホールを介して高抵抗素子を形成するポリシ
リコンもしくはＳＩＰＯＳ（semi-insulated polycrys
talline silicon；半絶縁性多結晶シリコン）で直接接
続して、接続部分のみに、不純物注入を行なうことで、
抵抗を下げる、もしくは高抵抗素子とゲート電極および
メモリセルのノード拡散層を薄いポリシリコンで接続す
るなどが行なわれている。
ランダムアクセスメモリ（スタティックＲＡＭ）におい
ては、高抵抗素子とドライバトランジスタのゲート電極
およびメモリセルのノード拡散層を接続する場合、高抵
抗素子とゲート電極およびメモリセルのノード拡散層を
コンタクトホールを介して高抵抗素子を形成するポリシ
リコンもしくはＳＩＰＯＳ（semi-insulated polycrys
talline silicon；半絶縁性多結晶シリコン）で直接接
続して、接続部分のみに、不純物注入を行なうことで、
抵抗を下げる、もしくは高抵抗素子とゲート電極および
メモリセルのノード拡散層を薄いポリシリコンで接続す
るなどが行なわれている。
【０００３】図１３に、高抵抗負荷を有する従来のスタ
ティックＲＡＭとして、高抵抗素子とゲート電極および
メモリセルのノード拡散層を薄いポリシリコンで接続し
た構成の断面図を示す。図１３を参照して以下に説明す
る。
ティックＲＡＭとして、高抵抗素子とゲート電極および
メモリセルのノード拡散層を薄いポリシリコンで接続し
た構成の断面図を示す。図１３を参照して以下に説明す
る。
【０００４】半導体基板１表面において、素子分離領域
にはフィールド酸化膜２が形成され、素子領域には不純
物拡散層６が形成されている。素子領域には、ゲート酸
化膜３を介してゲート電極４が形成されている。ゲート
電極４の側面には、サイドウォール酸化膜５が形成され
ている。これらを覆うように、第１の層間絶縁膜７が形
成されている。また、メモリセルのＧＮＤとなる不純物
拡散層６上には、コンタクトが開孔され、ＧＮＤ配線８
が設けられている。さらにこれらを覆うように第２の層
間絶縁膜９が形成され、この上に、抵抗配線１０となる
ＳＩＰＯＳが設けられている。
にはフィールド酸化膜２が形成され、素子領域には不純
物拡散層６が形成されている。素子領域には、ゲート酸
化膜３を介してゲート電極４が形成されている。ゲート
電極４の側面には、サイドウォール酸化膜５が形成され
ている。これらを覆うように、第１の層間絶縁膜７が形
成されている。また、メモリセルのＧＮＤとなる不純物
拡散層６上には、コンタクトが開孔され、ＧＮＤ配線８
が設けられている。さらにこれらを覆うように第２の層
間絶縁膜９が形成され、この上に、抵抗配線１０となる
ＳＩＰＯＳが設けられている。
【０００５】また、メモリセルのドライバトランジスタ
のゲート電極４を、メモリセルのノード電極となる不純
物拡散層６上には、抵抗配線１０を介して共通コンタク
トが開孔され、低抵抗ポリシリ１４Ｅによって、メモリ
セルのドライバトランジスタのゲート電極４とメモリセ
ルのノード電極となる不純物拡散層６と抵抗配線１０が
接続されている。
のゲート電極４を、メモリセルのノード電極となる不純
物拡散層６上には、抵抗配線１０を介して共通コンタク
トが開孔され、低抵抗ポリシリ１４Ｅによって、メモリ
セルのドライバトランジスタのゲート電極４とメモリセ
ルのノード電極となる不純物拡散層６と抵抗配線１０が
接続されている。
【０００６】また、低抵抗ポリシリ１４Ｅと抵抗配線１
０は、積層構造になっている。これらを覆うように第３
の層間絶縁膜１１が設けられ、この上にディジット線１
２が形成されている。ディジット線１２はコンタクトを
介して不純物拡散層６に接続されている。これらを覆う
ようにカバー膜１３が設けられている。
０は、積層構造になっている。これらを覆うように第３
の層間絶縁膜１１が設けられ、この上にディジット線１
２が形成されている。ディジット線１２はコンタクトを
介して不純物拡散層６に接続されている。これらを覆う
ようにカバー膜１３が設けられている。
【０００７】なお特開平３−１５７９６６号公報には、
高抵抗負荷とドライバトランジスタで構成されたフリッ
プフロップとスイッチングトランジスタでメモリセルが
構成されるスタティック型半導体記憶装置において、第
１の半導体膜でドライバトランジスタとスイッチングト
ランジスタが構成され、第２の半導体膜で上記高抵抗負
荷が構成され、第３の半導体膜で接地線が構成したスタ
ティック型半導体記憶装置が提案されている。
高抵抗負荷とドライバトランジスタで構成されたフリッ
プフロップとスイッチングトランジスタでメモリセルが
構成されるスタティック型半導体記憶装置において、第
１の半導体膜でドライバトランジスタとスイッチングト
ランジスタが構成され、第２の半導体膜で上記高抵抗負
荷が構成され、第３の半導体膜で接地線が構成したスタ
ティック型半導体記憶装置が提案されている。
【０００８】
【発明が解決しようとする課題】上記した従来の高抵抗
負荷を有するスタティックＲＡＭにおいては、低抵抗ポ
リシリ１４Ｅと抵抗配線１０が積層構造とされており、
メモリセルの抵抗負荷の値は、低抵抗ポリシリ１４Ｅと
抵抗配線１０の合成抵抗値で決まるため、バラツキが大
きくなり、また合成抵抗値も低下する、という問題点を
有している。
負荷を有するスタティックＲＡＭにおいては、低抵抗ポ
リシリ１４Ｅと抵抗配線１０が積層構造とされており、
メモリセルの抵抗負荷の値は、低抵抗ポリシリ１４Ｅと
抵抗配線１０の合成抵抗値で決まるため、バラツキが大
きくなり、また合成抵抗値も低下する、という問題点を
有している。
【０００９】また合成抵抗値を高くするため、低抵抗ポ
リシリ１４Ｅの抵抗値を高くすると、メモリセルのノー
ド電極となる不純物拡散層６とメモリセルのドライバト
ランジスタのゲート電極４と抵抗配線１０との接続抵抗
が高くなる、という問題点もある。
リシリ１４Ｅの抵抗値を高くすると、メモリセルのノー
ド電極となる不純物拡散層６とメモリセルのドライバト
ランジスタのゲート電極４と抵抗配線１０との接続抵抗
が高くなる、という問題点もある。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、高抵抗負荷を有
するスタティックＲＡＭにおいて、抵抗負荷の値にバラ
ツキの発生、低下を生じさせることなく、かつ、メモリ
セルのノード電極となる不純物拡散層とメモリセルのド
ライバトランジスタのゲート電極と抵抗配線を低抵抗で
接続することを可能とした半導体記憶装置及びその製造
方法を提供することにある。
てなされたものであって、その目的は、高抵抗負荷を有
するスタティックＲＡＭにおいて、抵抗負荷の値にバラ
ツキの発生、低下を生じさせることなく、かつ、メモリ
セルのノード電極となる不純物拡散層とメモリセルのド
ライバトランジスタのゲート電極と抵抗配線を低抵抗で
接続することを可能とした半導体記憶装置及びその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成する本発
明による半導体記憶装置は、一導電型の半導体基板表面
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けら
れたゲート電極と、半導体基板表面に設けられた不純物
拡散層と、半導体基板表面およびゲート電極を覆う層間
絶縁膜と、層間絶縁膜上に設けられた高抵抗膜を有する
スタティックＲＡＭにおいて、ゲート電極と不純物拡散
層を同一のコンタクトホールを介して高抵抗膜よりも抵
抗の低い低抵抗体で高抵抗膜を接続している。
明による半導体記憶装置は、一導電型の半導体基板表面
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けら
れたゲート電極と、半導体基板表面に設けられた不純物
拡散層と、半導体基板表面およびゲート電極を覆う層間
絶縁膜と、層間絶縁膜上に設けられた高抵抗膜を有する
スタティックＲＡＭにおいて、ゲート電極と不純物拡散
層を同一のコンタクトホールを介して高抵抗膜よりも抵
抗の低い低抵抗体で高抵抗膜を接続している。
【００１２】本発明の半導体記憶装置の製造方法は、一
導電型の半導体基板表面にゲート絶縁膜を設ける工程
と、前記ゲート絶縁膜上にゲート電極を設ける工程と、
前記半導体基板表面に不純物拡散層を設ける工程と、前
記半導体基板表面および前記ゲート電極を覆う層間絶縁
膜を設ける工程と、前記層間絶縁膜上に高抵抗膜を設け
る工程と、を有するスタティックＲＡＭの製造方法にお
いて、前記ゲート電極と前記不純物拡散層上に共通コン
タクトを開孔する工程と、前記高抵抗膜よりも抵抗の低
い低抵抗体を前記共通コンタクト内に設ける工程と、を
含むことを特徴とする。
導電型の半導体基板表面にゲート絶縁膜を設ける工程
と、前記ゲート絶縁膜上にゲート電極を設ける工程と、
前記半導体基板表面に不純物拡散層を設ける工程と、前
記半導体基板表面および前記ゲート電極を覆う層間絶縁
膜を設ける工程と、前記層間絶縁膜上に高抵抗膜を設け
る工程と、を有するスタティックＲＡＭの製造方法にお
いて、前記ゲート電極と前記不純物拡散層上に共通コン
タクトを開孔する工程と、前記高抵抗膜よりも抵抗の低
い低抵抗体を前記共通コンタクト内に設ける工程と、を
含むことを特徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、一導電型の半導体基板表面に設けられたゲート絶縁
膜（図１の３）と、ゲート絶縁膜上に設けられたゲート
電極（図１の４）と、半導体基板表面に設けられた不純
物拡散層（図１の６）と、半導体基板表面およびゲート
電極を覆う層間絶縁膜（図１の７）と、層間絶縁膜上に
設けられた高抵抗膜を有するスタティックＲＡＭにおい
て、ゲート電極と不純物拡散層を同一のコンタクトホー
ルを介して高抵抗膜よりも抵抗の低い低抵抗体（図１の
１４Ａ）で高抵抗膜（図１の１０）を接続している。
に説明する。本発明は、その好ましい実施の形態におい
て、一導電型の半導体基板表面に設けられたゲート絶縁
膜（図１の３）と、ゲート絶縁膜上に設けられたゲート
電極（図１の４）と、半導体基板表面に設けられた不純
物拡散層（図１の６）と、半導体基板表面およびゲート
電極を覆う層間絶縁膜（図１の７）と、層間絶縁膜上に
設けられた高抵抗膜を有するスタティックＲＡＭにおい
て、ゲート電極と不純物拡散層を同一のコンタクトホー
ルを介して高抵抗膜よりも抵抗の低い低抵抗体（図１の
１４Ａ）で高抵抗膜（図１の１０）を接続している。
【００１４】本発明は、その好ましい実施の形態におい
て、ゲート電極と不純物拡散層と高抵抗膜の接続には低
抵抗体が用いられており、また、高抵抗膜と低抵抗体は
積層構造になっていないので、スタティックＲＡＭの抵
抗負荷の値にバラツキ、低下を生じさせることなく、か
つゲート電極と不純物拡散層と高抵抗膜を低抵抗で接続
することができる。
て、ゲート電極と不純物拡散層と高抵抗膜の接続には低
抵抗体が用いられており、また、高抵抗膜と低抵抗体は
積層構造になっていないので、スタティックＲＡＭの抵
抗負荷の値にバラツキ、低下を生じさせることなく、か
つゲート電極と不純物拡散層と高抵抗膜を低抵抗で接続
することができる。
【００１５】本発明の実施の形態においては、好ましく
は、この高抵抗膜としてＳＩＰＯＳを用いられる。
は、この高抵抗膜としてＳＩＰＯＳを用いられる。
【００１６】本発明の実施の形態においては、好ましく
は、この高抵抗膜として、ポリシリコンが用いられる。
は、この高抵抗膜として、ポリシリコンが用いられる。
【００１７】本発明の実施の形態においては、好ましく
は、前記低抵抗体として、不純物拡散を行ったポリシリ
コンが用いられる。
は、前記低抵抗体として、不純物拡散を行ったポリシリ
コンが用いられる。
【００１８】本発明の実施の形態においては、好ましく
は、前記低抵抗体として不純物注入を行ったポリシリコ
ンが用いられる。
は、前記低抵抗体として不純物注入を行ったポリシリコ
ンが用いられる。
【００１９】本発明の実施の形態においては、好ましく
は、前記低抵抗体として、不純物を含む多結晶シリコン
（doped polycrystalline silicon、「ＤＯＰＯＳ」
という）が用いられる。
は、前記低抵抗体として、不純物を含む多結晶シリコン
（doped polycrystalline silicon、「ＤＯＰＯＳ」
という）が用いられる。
【００２０】本発明の実施の形態においては、好ましく
は、前記低抵抗体として、ＷＳｉが用いられる。
は、前記低抵抗体として、ＷＳｉが用いられる。
【００２１】本発明の実施の形態においては、好ましく
は、前記低抵抗体として、Ｗが用いられる。
は、前記低抵抗体として、Ｗが用いられる。
【００２２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００２３】図１は、本発明の第１の実施例の構成を示
す図であり、図２ないし図６は、本発明の第１の実施例
の半導体記憶装置の製造工程を各工程順にその断面を示
した図である。
す図であり、図２ないし図６は、本発明の第１の実施例
の半導体記憶装置の製造工程を各工程順にその断面を示
した図である。
【００２４】まず製造工程について説明する。図２
（ａ）を参照すると、例えば不純物濃度１×１０15ｃｍ
-3のｐ型シリコンの半導体基板１上の素子分離領域に、
公知の方法で、例えば厚さ略３００ｎｍの酸化シリコン
から成るフィールド酸化膜２を形成し、その他の領域
に、例えば厚さ略８ｎｍの酸化シリコンから成るゲート
酸化膜３を形成する。
（ａ）を参照すると、例えば不純物濃度１×１０15ｃｍ
-3のｐ型シリコンの半導体基板１上の素子分離領域に、
公知の方法で、例えば厚さ略３００ｎｍの酸化シリコン
から成るフィールド酸化膜２を形成し、その他の領域
に、例えば厚さ略８ｎｍの酸化シリコンから成るゲート
酸化膜３を形成する。
【００２５】次に図２（ｂ）を参照すると、公知の方法
で、ゲート電極４を形成し、これに対して、自己整合的
にサイドウォール酸化膜５、不純物拡散層６を形成す
る。ここまでの工程で、トランジスタが形成される。
で、ゲート電極４を形成し、これに対して、自己整合的
にサイドウォール酸化膜５、不純物拡散層６を形成す
る。ここまでの工程で、トランジスタが形成される。
【００２６】次に図３（ｃ）を参照すると、トランジス
タを覆うように、例えば厚さ３００ｎｍのＢＰＳＧ（Bo
ronphosphosilicate glass）膜からなる第１の層間絶
縁膜７を成長させた後、公知の方法で、メモリセルのＧ
ＮＤとなる不純物拡散層６上にコンタクトを開孔する。
タを覆うように、例えば厚さ３００ｎｍのＢＰＳＧ（Bo
ronphosphosilicate glass）膜からなる第１の層間絶
縁膜７を成長させた後、公知の方法で、メモリセルのＧ
ＮＤとなる不純物拡散層６上にコンタクトを開孔する。
【００２７】次に図３（ｄ）を参照すると、公知の方法
で、ＧＮＤ配線８を形成し、またこれらを覆うように、
例えば厚さ略１００ｎｍの酸化シリコンから成る第２の
層間絶縁膜を成長させたものである。
で、ＧＮＤ配線８を形成し、またこれらを覆うように、
例えば厚さ略１００ｎｍの酸化シリコンから成る第２の
層間絶縁膜を成長させたものである。
【００２８】次に図４（ｅ）を参照すると、公知の方法
で、メモリセルのノード電極となる不純物拡散層６とメ
モリセルのドライバトランジスタのゲート電極４上に共
通コンタクトを開孔したものである。
で、メモリセルのノード電極となる不純物拡散層６とメ
モリセルのドライバトランジスタのゲート電極４上に共
通コンタクトを開孔したものである。
【００２９】図４（ｆ）を参照すると、これらを覆うよ
うに、例えばリン拡散を行なった厚さ１００ｎｍのポリ
シリコンを成長させた後、公知の方法でエッチバックす
ることで、共通コンタクトの内壁にポリシリサイドウォ
ール１４を形成したものである。
うに、例えばリン拡散を行なった厚さ１００ｎｍのポリ
シリコンを成長させた後、公知の方法でエッチバックす
ることで、共通コンタクトの内壁にポリシリサイドウォ
ール１４を形成したものである。
【００３０】図５（ｇ）を参照すると、これらを覆うよ
うに、例えば厚さ略８０ｎｍのＳＩＰＯＳ膜を成長させ
た後、公知の方法でパターニングを行なって、抵抗配線
１０を形成したものである。
うに、例えば厚さ略８０ｎｍのＳＩＰＯＳ膜を成長させ
た後、公知の方法でパターニングを行なって、抵抗配線
１０を形成したものである。
【００３１】図６（ｈ）を参照すると、これらを覆うよ
うに、例えば厚さ略４００ｎｍのＢＰＳＧ膜から成る第
３の層間絶縁膜１１を形成し、その後、公知の方法でメ
モリセルのトランスファートランジスタのドレインとな
る不純物拡散層６上にコンタクトを開孔したものであ
る。
うに、例えば厚さ略４００ｎｍのＢＰＳＧ膜から成る第
３の層間絶縁膜１１を形成し、その後、公知の方法でメ
モリセルのトランスファートランジスタのドレインとな
る不純物拡散層６上にコンタクトを開孔したものであ
る。
【００３２】ついで、公知の方法で、ディジット線１２
を形成した後、これらを覆うように、例えば厚さ略８０
０ｎｍのＳｉＯＮ膜から成るカバー膜１３を成長させる
と、図１にその断面を示す本実施例の半導体記憶装置が
形成される。
を形成した後、これらを覆うように、例えば厚さ略８０
０ｎｍのＳｉＯＮ膜から成るカバー膜１３を成長させる
と、図１にその断面を示す本実施例の半導体記憶装置が
形成される。
【００３３】図１を参照すると、本実施例の特徴は、メ
モリセルのノード電極となる不純物拡散層６とメモリセ
ルのドライバトランジスタのゲート電極４と抵抗配線１
０を、低抵抗なポリシリサイドウォール１４Ａで接続で
きるだけでなく、メモリセルトランジスタの抵抗負荷
は、抵抗配線１０だけで構成されている、ことである。
モリセルのノード電極となる不純物拡散層６とメモリセ
ルのドライバトランジスタのゲート電極４と抵抗配線１
０を、低抵抗なポリシリサイドウォール１４Ａで接続で
きるだけでなく、メモリセルトランジスタの抵抗負荷
は、抵抗配線１０だけで構成されている、ことである。
【００３４】図７は、本発明の第２の実施例の構成を示
す断面図である。
す断面図である。
【００３５】図７を参照して、この第２の実施例が前記
第１の実施例と相違する点は、メモリセルのノード電極
となる不純物拡散層６と、メモリセルのドライバトラン
ジスタのゲート電極４と、抵抗配線１０と、をより低抵
抗で安定に接続するため、ポリシリサイドウォール１４
Ａを、ポリシリプラグ１４Ｂとしたことである。
第１の実施例と相違する点は、メモリセルのノード電極
となる不純物拡散層６と、メモリセルのドライバトラン
ジスタのゲート電極４と、抵抗配線１０と、をより低抵
抗で安定に接続するため、ポリシリサイドウォール１４
Ａを、ポリシリプラグ１４Ｂとしたことである。
【００３６】図８は、本発明の第３の実施例の構成を示
す断面図である。
す断面図である。
【００３７】図８を参照して、この第３の実施例が前記
第１の実施例と相違する点は、メモリセルのノード電極
となる不純物拡散層６とメモリセルのドライバトランジ
スタのゲート電極４と抵抗配線１０とをより低抵抗で安
定に接続するために、前記第１の実施例におけるポリシ
リサイドウォール１４Ａをポリシリパッド１４Ｃとした
ことである。
第１の実施例と相違する点は、メモリセルのノード電極
となる不純物拡散層６とメモリセルのドライバトランジ
スタのゲート電極４と抵抗配線１０とをより低抵抗で安
定に接続するために、前記第１の実施例におけるポリシ
リサイドウォール１４Ａをポリシリパッド１４Ｃとした
ことである。
【００３８】図９は、本発明の第４の実施例の構成を示
す断面図である。
す断面図である。
【００３９】図９を参照して、この第４の実施例が前記
第３の実施例と相違する点は、工程数を増やすことな
く、ポリシリパッド１４Ｃと同一工程で、低抵抗Ｖｃｃ
配線１５を形成したことである。
第３の実施例と相違する点は、工程数を増やすことな
く、ポリシリパッド１４Ｃと同一工程で、低抵抗Ｖｃｃ
配線１５を形成したことである。
【００４０】このことで、抵抗配線１０の長さがポリシ
リパッド１４Ｃと低抵抗Ｖｃｃ配線１５の距離で一義的
に決まるので、メモリセルの抵抗負荷の値はバラツキが
なく、より安定させることができる。
リパッド１４Ｃと低抵抗Ｖｃｃ配線１５の距離で一義的
に決まるので、メモリセルの抵抗負荷の値はバラツキが
なく、より安定させることができる。
【００４１】図１０は、本発明の第５の実施例の構成を
示す断面図である。
示す断面図である。
【００４２】図１０を参照して、この第５の実施例が前
記第３の実施例と相違する点は、共通コンタクトを第４
の層間絶縁膜１６を形成した後に、形成するようにした
ことである。
記第３の実施例と相違する点は、共通コンタクトを第４
の層間絶縁膜１６を形成した後に、形成するようにした
ことである。
【００４３】本実施例において、共通コンタクトは、メ
モリセルのノード電極となる不純物拡散層６とメモリセ
ルのドライバトランジスタのゲート電極４と抵抗配線１
０上に開孔することになる。
モリセルのノード電極となる不純物拡散層６とメモリセ
ルのドライバトランジスタのゲート電極４と抵抗配線１
０上に開孔することになる。
【００４４】図１１は、本発明の第６の実施例の構成を
示す断面図である。
示す断面図である。
【００４５】図１１を参照して、この第６の実施例が前
記第５の実施例と相違する点は、工程数を増やすことな
く、ポリシリパッド１４Ｄの形成と同一工程で、低抵抗
Ｖｃｃ配線１５を形成したことである。このことで、前
記第４の実施例と同様に、メモリセルの抵抗負荷長を一
義的に決めることができるので、抵抗負荷の値をより安
定させることができる。
記第５の実施例と相違する点は、工程数を増やすことな
く、ポリシリパッド１４Ｄの形成と同一工程で、低抵抗
Ｖｃｃ配線１５を形成したことである。このことで、前
記第４の実施例と同様に、メモリセルの抵抗負荷長を一
義的に決めることができるので、抵抗負荷の値をより安
定させることができる。
【００４６】図１２は、本発明の第７の実施例の構成を
示す断面図である。
示す断面図である。
【００４７】図１２を参照して、この第７の実施例が前
記第６の実施例と相違する点は、ポリシリパッド１４Ｄ
と低抵抗Ｖｃｃ配線１５を形成するのと同一の工程で、
ＧＮＤ配線８を形成していることである。このため、工
程数を削減することができる。
記第６の実施例と相違する点は、ポリシリパッド１４Ｄ
と低抵抗Ｖｃｃ配線１５を形成するのと同一の工程で、
ＧＮＤ配線８を形成していることである。このため、工
程数を削減することができる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
抵抗負荷の値にバラツキ、低下を生じることなく、メモ
リセルのノード電極となる不純物拡散層とメモリセルの
ドライバトランジスタのゲート電極と抵抗配線を低抵抗
で接続できる、という効果を奏する。
抵抗負荷の値にバラツキ、低下を生じることなく、メモ
リセルのノード電極となる不純物拡散層とメモリセルの
ドライバトランジスタのゲート電極と抵抗配線を低抵抗
で接続できる、という効果を奏する。
【００４９】その理由は、本発明においては、低抵抗ポ
リシリと抵抗配線とを積層構造にするのではなく、共通
コンタクト部分にのみ低抵抗部を形成した、ことによ
る。
リシリと抵抗配線とを積層構造にするのではなく、共通
コンタクト部分にのみ低抵抗部を形成した、ことによ
る。
【図１】本発明の第１の実施例の半導体記憶装置の構成
を示す断面図である。
を示す断面図である。
【図２】本発明の第１の実施例の半導体記憶装置につい
て製造工程順に示す工程断面図である。
て製造工程順に示す工程断面図である。
【図３】本発明の第１の実施例の半導体記憶装置につい
て製造工程順に示す工程断面図である。
て製造工程順に示す工程断面図である。
【図４】本発明の第１の実施例の半導体記憶装置につい
て製造工程順に示す工程断面図である。
て製造工程順に示す工程断面図である。
【図５】本発明の第１の実施例の半導体記憶装置につい
て製造工程順に示す工程断面図である。
て製造工程順に示す工程断面図である。
【図６】本発明の第１の実施例の半導体記憶装置につい
て製造工程順に示す工程断面図である。
て製造工程順に示す工程断面図である。
【図７】本発明の第２の実施例の半導体記憶装置の構成
を示す断面図である。
を示す断面図である。
【図８】本発明の第３の実施例の半導体記憶装置の構成
を示す断面図である。
を示す断面図である。
【図９】本発明の第４の実施例の半導体記憶装置の構成
を示す断面図である。
を示す断面図である。
【図１０】本発明の第５の実施例の半導体記憶装置の構
成を示す断面図である。
成を示す断面図である。
【図１１】本発明の第６の実施例の半導体記憶装置の構
成を示す断面図である。
成を示す断面図である。
【図１２】本発明の第７の実施例の半導体記憶装置の構
成を示す断面図である。
成を示す断面図である。
【図１３】従来の半導体記憶装置の構成を示す断面図で
ある。
ある。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール酸化膜 ６ 不純物拡散層 ７ 第１の層間絶縁膜 ８ ＧＮＤ配線 ９ 第２の層間絶縁膜 １０ 抵抗配線 １１ 第３の層間絶縁膜 １２ ディジット線 １３ カバー膜 １４Ａ ポリシリサイドウォール １４Ｂ ポリシリプラグ １４Ｃ ポリシリパッド １４Ｄ ポリシリパッド １４Ｅ 低抵抗ポリシリ １５ 低抵抗Ｖｃｃ配線 １６ 第４の層間絶縁膜
Claims (14)
- 【請求項１】一導電型の半導体基板表面に設けられたゲ
ート絶縁膜と、 前記ゲート絶縁膜上に設けられたゲート電極と、 前記半導体基板表面に設けられた不純物拡散層と、 前記半導体基板表面および前記ゲート電極を覆う層間絶
縁膜と、 前記層間絶縁膜上に設けられた高抵抗膜を有するスタテ
ィック型のＲＡＭにおいて、 前記ゲート電極と前記不純物拡散層とを同一のコンタク
トホールを介して前記高抵抗膜よりも抵抗値の低い低抵
抗体で前記高抵抗膜に接続したことを特徴とする半導体
記憶装置。 - 【請求項２】前記低抵抗体を、前記高抵抗膜と前記不純
物拡散層の接続以外にも中間配線として用いる、ことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記高抵抗膜は、前記ゲート電極とは接続
されない、ことを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】前記高抵抗膜として半絶縁性多結晶シリコ
ン（「ＳＩＰＯＳ」という）を用いたことを特徴とする
請求項１ないし３のいずれか一に記載の半導体記憶装
置。 - 【請求項５】前記高抵抗膜として、ポリシリコンを用い
たことを特徴とする請求項１ないし３のいずれか一に記
載の半導体記憶装置。 - 【請求項６】前記低抵抗体として不純物拡散を行ったポ
リシリコンを用いたことを特徴とする請求項１ないし５
のいずれか一に記載の半導体記憶装置。 - 【請求項７】前記低抵抗体として不純物注入を行ったポ
リシリコンを用いたことを特徴とする請求項１ないし５
のいずれか一に記載の半導体記憶装置。 - 【請求項８】前記低抵抗体として、不純物を含む多結晶
シリコン（「ＤＯＰＯＳ」という）を用いたことを特徴
とする請求項１ないし５のいずれか一に記載の半導体記
憶装置。 - 【請求項９】前記低抵抗体として、ＷＳｉを用いたこと
を特徴とする請求項１ないし５のいずれか一に記載の半
導体記憶装置。 - 【請求項１０】前記低抵抗体として、Ｗを用いたことを
特徴とする請求項１ないし５のいずれか一に記載の半導
体記憶装置。 - 【請求項１１】高抵抗負荷型のメモリセルのノード電極
となる不純物拡散層と、前記メモリセルのドライバトラ
ンジスタのゲート電極とが、高抵抗負荷を構成する抵抗
配線に、同一のコンタクトホールを介して前記抵抗配線
よりも抵抗値の低い低抵抗体で接続されてなるメモリセ
ルを１又は複数含むことを特徴とする半導体装置。 - 【請求項１２】一導電型の半導体基板表面にゲート絶縁
膜を設ける工程と、 前記ゲート絶縁膜上にゲート電極を設ける工程と、 前記半導体基板表面に不純物拡散層を設ける工程と、 前記半導体基板表面および前記ゲート電極を覆う層間絶
縁膜を設ける工程と、 前記層間絶縁膜上に高抵抗膜を設ける工程と、 を有するスタティックＲＡＭの製造方法において、 前記ゲート電極と前記不純物拡散層上に共通コンタクト
を開孔する工程と、 前記高抵抗膜よりも抵抗の低い低抵抗体を前記共通コン
タクト内に設ける工程と、 を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】前記不純物拡散層上のみに、前記コンタ
クトを開孔することを特徴とする請求項１２記載の半導
体記憶装置の製造方法。 - 【請求項１４】前記低抵抗体を前記共通コンタクトに設
ける工程と同一工程で低抵抗電源配線及び／又は低抵抗
ＧＮＤ配線を形成するようにした、ことを特徴とする請
求項１２記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054049A JPH10242301A (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置およびその製造方法 |
| US09/025,154 US5949113A (en) | 1997-02-21 | 1998-02-18 | Static RAM having a stable high-resistance load |
| KR1019980005381A KR19980071569A (ko) | 1997-02-21 | 1998-02-20 | 안정한 고저항부하를 갖는 스태틱 ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054049A JPH10242301A (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242301A true JPH10242301A (ja) | 1998-09-11 |
Family
ID=12959763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054049A Pending JPH10242301A (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5949113A (ja) |
| JP (1) | JPH10242301A (ja) |
| KR (1) | KR19980071569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020090847A (ko) * | 2001-05-29 | 2002-12-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3064957B2 (ja) * | 1997-05-23 | 2000-07-12 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100339244B1 (ko) * | 1999-06-30 | 2002-05-31 | 박종섭 | 고부하저항 타입의 에스램 제조방법 |
| KR100657142B1 (ko) * | 2005-06-03 | 2006-12-13 | 매그나칩 반도체 유한회사 | 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법 |
| JP2008300381A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5708124B2 (ja) * | 2011-03-25 | 2015-04-30 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174968A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 半導体装置 |
| US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
| JPH03157966A (ja) * | 1989-11-16 | 1991-07-05 | Sony Corp | 半導体装置の製法 |
| JP3089638B2 (ja) * | 1989-11-16 | 2000-09-18 | ソニー株式会社 | 半導体メモリ装置 |
| JPH0417366A (ja) * | 1990-05-11 | 1992-01-22 | Sony Corp | スタティックｒａｍ |
| JPH06132498A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5508540A (en) * | 1993-02-19 | 1996-04-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and process of manufacturing the same |
| US5661325A (en) * | 1994-07-29 | 1997-08-26 | Nkk Corporation | SRAM structure |
-
1997
- 1997-02-21 JP JP9054049A patent/JPH10242301A/ja active Pending
-
1998
- 1998-02-18 US US09/025,154 patent/US5949113A/en not_active Expired - Fee Related
- 1998-02-20 KR KR1019980005381A patent/KR19980071569A/ko not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020090847A (ko) * | 2001-05-29 | 2002-12-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980071569A (ko) | 1998-10-26 |
| US5949113A (en) | 1999-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |