JPH10340998A - 半導体装置 - Google Patents

半導体装置

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JPH10340998A
JPH10340998A JP10005986A JP598698A JPH10340998A JP H10340998 A JPH10340998 A JP H10340998A JP 10005986 A JP10005986 A JP 10005986A JP 598698 A JP598698 A JP 598698A JP H10340998 A JPH10340998 A JP H10340998A
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Abstract

(57)【要約】 【課題】 電源電圧が低下に伴う遅延時間τpdの増加を
防止することができ、かつゲートに印加される最大電界
を一定以下に保つ回路構成を可能にする。 【解決手段】 ソース・ドレインの一方が０Ｖの接地端
に接続され、他方が抵抗素子１０を介してＶDDの電源端
に接続されたｎ型ＭＩＳＦＥＴ４と、このｎ型ＭＩＳＦ
ＥＴ４のウェル又はボディ電極に接続され、アクティブ
時とスタンドバイ時でそれぞれ異なる電圧を発生するバ
イアス電圧発生回路７とを、同一チップ上に形成してな
る半導体装置であって、ｎ型ＭＩＳＦＥＴ４のスタンド
バイ状態のしきい値Ｖths はアクティブ状態のしきい値
Ｖtha よりも高く、ｎ型ＭＩＳＦＥＴ４のゲートに印加
される電圧は０ＶとＶDDの２つの定常状態をとり、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha となるようにＶDDが設定されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低電圧電源で高速
スイッチングを行う半導体装置に係わり、特に１Ｖ以下
の電源に対応した半導体装置に関する。
【０００２】
【従来の技術】従来、論理回路の一つとして、ＭＩＳＦ
ＥＴからなるインバータが広く用いられている。このイ
ンバータは、図１に示すように、電源端（ＶDD）と接地
端（０Ｖ）との間に、ｎ（チャネル）型ＭＩＳＦＥＴ４
とｐ（チャネル）型ＭＩＳＦＥＴ５を直列接続し、各々
のＭＩＳＦＥＴ４，５のソース・ドレインの共通接続部
をインバータ出力端とし、各々のＭＩＳＦＥＴ４，５の
ゲートを共通接続してインバータ入力端６としている。
【０００３】図１に示すようなＭＩＳＦＥＴのインバー
タでは、電源電圧をＶDDとすると、消費電力ＰはＶDD 2
に比例する。また、電源電圧ＶDDを高く保ったままゲー
ト絶縁膜を薄膜化して高速化しようとすると、ゲート絶
縁膜に印加される電界が増大し、ゲートの電界破壊，ゲ
ートのリーク電流の増大，耐圧不良等を生じる。よっ
て、ゲート電界を一定以下に保ちながら電源電圧を低下
させることは、低消費電力化及び信頼性向上のために有
効であることが知られている。
【０００４】一方、図１のようなスタティックインバー
タの遅延時間τpdは、次段の負荷容量をＣL 、ｐ型ＭＩ
ＳＦＥＴ及びｎ型ＭＩＳＦＥＴのしきい値をＶthとし
て、 τpd＝ｋＣL ＶDD／（ＶDD−Ｖth）n （ｋ：比例定数，
ｎ＝１〜２） で与えられる。インバータの入力端６の電圧は０からＶ
DDまで変化する。以上から、ＶDDが例えば１Ｖ以下の低
電圧の電源では、しきい値Ｖthと電源電圧ＶDDとの差が
縮小するためにτpdが増大し、従って高速動作が困難と
なる。
【０００５】また、ＣＭＯＳ回路においては電源電圧を
低下させ低電力化を図ることが盛んに研究されており、
動作速度を損なわずに低電圧動作させるためには、しき
い値Ｖthを下げることが必要である。しかし、Ｖthを下
げすぎると、トランジスタのソース及びドレイン電極を
貫通するサブスレッショルド電流を充分遮断することが
できなくなる。ここで、Ｓｉのｐｎ接合の順方向電圧以
下での用途では、例えば図３５に示すような回路が、良
好なカットオフ特性を得るのに有効であることが知られ
ている（F.Assaderathi,D.Sinitsky,S.Parke,J.Bokor,
P.K.Ko,and C.Hu,IEDM Technical Digest,809,(199
4))。この図３５の回路を簡単に説明する。
【０００６】図３５において、トランジスタＱ１，Ｑ２
のそれぞれのゲートと基板又はボディ電極とは互いに電
気的に接続されている。この構造を、本明細書では以
後、（ＧＳＴ：Gate-Substrate Tie）トランジスタと呼
ぶことにする。また、Ｑ１はｐチャネル型ＭＩＳＦＥ
Ｔ、Ｑ２はｎチャネル型ＭＩＳＦＥＴからなり、これら
はＣＭＯＳインバータを構成している。
【０００７】図３５のＱ２の構造では、ゲートに正電圧
ＶDDが印加された場合には、基板にも正電圧が印加され
る。よって、基板バイアス効果によって、基板電圧を０
Ｖと保った場合よりもしきい値が低下し、電流駆動能力
がより上昇する。また、ゲート電圧が０Ｖの場合には、
基板電圧も０Ｖとなるため、基板バイアス電圧を０Ｖに
保った場合と同じリーク電流となり、基板バイアス電圧
を一定値に固定した回路よりもＯＮ／ＯＦＦ比が向上す
る。
【０００８】ところが、本回路では、スタンドバイ時の
リーク電流は基板電圧を０Ｖとした値で決まる。例え
ば、アクティブ時に基板電圧をＶDD、スタンドバイ時に
基板電圧を０Ｖよりも負に印加した回路よりも、スタン
ドバイ時の基板バイアス電圧がよりアクティブ時の基板
バイアス電圧に近いため、基板バイアス効果によるしき
い値上昇量が小さく、スタンドバイ時のソースとドレイ
ンとの間の貫通電流によるリーク電流が大きくなる。
【０００９】また、図３６のように、図３５のインバー
タを縦続接続した回路では、スタンドバイ時のリーク電
流の別の問題が生じることがある。図３６の回路におい
て、トランジスタＱ１，Ｑ２で形成された第１のインバ
ータの出力は、トランジスタＱ３，Ｑ４で形成された第
２のインバータ入力に縦続接続され、ノード１１２を形
成している。なお、Ｑ１，Ｑ３はｐチャネル型ＭＩＳＦ
ＥＴからなり、Ｑ２，Ｑ４はｎチャネル型ＭＩＳＦＥＴ
からなり、それぞれＣＭＯＳインバータとなっている。
【００１０】第１のインバータの入力ノード１０１’の
電圧を論理反転電圧より高い電圧、例えばＶDDとする
と、第２のインバータ入力ノード１１２はほぼ０Ｖとな
る。この場合、トランジスタＱ３はｐ型ＭＩＳＦＥＴか
ら形成されているため、電源電圧ＶDDの電圧源に接続さ
れたノード１０６’と基板電極１０２との間のＱ３のｐ
ｎ接合が順方向にバイアスされ、順方向ダイオード電流
が流れる。ここで、Ｑ２のトランジスタは、ゲート及び
基板電極ともに正にバイアスされており、しきい値が低
いオン状態になっている。このため、Ｑ３の順方向ダイ
オード電流がＱ２を通じて、接地電圧ノード１０６へ定
常電流が流れる。この電流経路を図３６では実線矢印で
示している。逆に、ノード１０１’の電圧が反転電圧よ
りも低い電圧の場合、トランジスタＱ４及びＱ１を通じ
て同様に貫通電流が流れる。
【００１１】さらに本回路でも、スタンドバイ時のリー
ク電流は、基板電圧を０Ｖとした値で決まり、例えばア
クティブ時に基板電圧をＶDD、スタンドバイ時に基板電
圧を負に印加した回路よりスタンドバイ時のリーク電流
が大きくなる。
【００１２】
【発明が解決しようとする課題】このように従来、ＭＩ
ＳＦＥＴのインバータのような論理回路においては、ゲ
ート絶縁膜を薄膜化して高速化しようとすると、ゲート
絶縁膜に印加される電界が増大し、ゲートの破壊やリー
ク電流増大等を招く。また、電源電圧ＶDDを低電圧化す
ると遅延時間τpdの増大を招く。つまり、しきい値電圧
を固定した論理回路では、電源電圧ＶDDを低電圧化しつ
つ遅延時間τpdを減少することは困難であった。また、
ゲートと基板を接続したＧＳＴトランジスタのみを用い
た論理回路においては、アクティブ時の電流駆動能力を
確保したままスタンドバイ時の貫通電流を小さくするの
は困難であった。
【００１３】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、電源電圧の低下に伴
う遅延時間τpdの増加を防止することができ、かつゲー
トに印加される最大電界を一定以下に保つ回路構成を可
能にした半導体装置を提供することにある。
【００１４】また本発明の他の目的は、スタンドバイ時
の貫通電流を小さくし、かつアクティブ時の電流駆動能
力を確保し、かつアクティブ時のリーク電流も小さく保
つ回路構成を可能にした半導体装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】
（構成）本発明の骨子は、基板バイアスを変化させ、し
きい値Ｖthをアクティブ（active）時とスタンドバイ
（standby ）時に変化させるトランジスタを用いること
によって、電源電圧が低下してもアクティブ時の電流駆
動能力を向上することにある。しきい値を変化させるト
ランジスタに対して電源電圧と遅延時間との関係を明ら
かにしたこと、また基板バイアスを特に順方向バイアス
に変化させることに対する諸問題を解決する回路構成法
を実現したところに本発明の特徴がある。
【００１６】また本発明の別の骨子は、基板バイアスの
変化によって、しきい値Ｖthをアクティブ時とスタンド
バイ時に変化させるトランジスタ（以後、基板バイアス
変化トランジスタと呼ぶ）とＧＳＴトランジスタとを組
み合わせることにある。基板バイアス変化トランジスタ
の基板バイアスを負に印加することによって、スタンド
バイ時に貫通電流をＧＳＴトランジスタと従来トランジ
スタの組み合わせよりも小さくし、基板バイアスを浅く
印加した基板バイアス変化トランジスタとＧＳＴトラン
ジスタを用いてアクティブ時に電流駆動能力を確保し、
従来構造では困難だったアクティブ時／スタンドバイ時
のリーク電流の低減と電流駆動能力の向上を両立させた
ところに本発明の特徴がある。そして、本発明は次のよ
うな構成を採用している。
【００１７】（１）ソース・ドレインの一方がインピー
ダンス素子を介してＶDDの電圧を有する第１の電流供給
ノードに接続され、他方が０Ｖの第２の電流供給ノード
に接続されたｎ型ＭＩＳＦＥＴと、このｎ型ＭＩＳＦＥ
Ｔのウェル又はボディ電極に接続され、アクティブ時と
スタンドバイ時でそれぞれ異なる電圧を発生するバイア
ス電圧発生回路を切り換えるスイッチ素子とを、同一チ
ップ上に形成してなる半導体装置であって、前記ｎ型Ｍ
ＩＳＦＥＴのスタンドバイ状態のしきい値Ｖth s はアク
ティブ状態のしきい値Ｖtha よりも高く、前記ｎ型ＭＩ
ＳＦＥＴのゲートに印加される電圧は２つの定常状態を
とり、その低い方の電圧を０Ｖ、高い方の電圧をＶDDと
し、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha なる関係が満たされることを特徴とする。
【００１８】(1-1) インピーダンス素子は、ソース・ド
レインの一方とゲートが接続されたＭＩＳＦＥＴ又は抵
抗素子であること。 (1-2) インピーダンス素子は、ｐ型ＭＩＳＦＥＴであ
り、このｐ型ＭＩＳＦＥＴのゲートはｎ型ＭＩＳＦＥＴ
のゲートに接続されていること。 (1-3) ｎ型ＭＩＳＦＥＴのウェル電圧はＶDDよりも高く
なること。
【００１９】（２）ソース・ドレインの一方が０Ｖの第
２の電流供給ノードに接続され、他方がインピーダンス
素子を介してＶDDの電圧を有する第２の電流供給ノード
に接続されたｐ型ＭＩＳＦＥＴと、このｐ型ＭＩＳＦＥ
Ｔのウェル又はボディ電極に接続され、アクティブ時と
スタンドバイ時でそれぞれ異なる電圧を発生するバイア
ス電圧発生回路を切り換えるスイッチ素子とを、同一チ
ップ上に形成してなる半導体装置であって、前記ｐ型Ｍ
ＩＳＦＥＴのスタンドバイ状態のしきい値Ｖth s はアク
ティブ状態のしきい値Ｖtha よりも高く、前記ｐ型ＭＩ
ＳＦＥＴのゲートに印加される電圧は２つの定常状態を
とり、その低い方の電圧を０Ｖ，高い方の電圧をＶDDと
し、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha なる関係が満たされることを特徴とする。
【００２０】(2-1) インピーダンス素子は、ソース・ド
レインの一方とゲートが接続されたＭＩＳＦＥＴ又は抵
抗素子であること。 (2-2) インピーダンス素子は、ｎ型ＭＩＳＦＥＴであ
り、このｎ型ＭＩＳＦＥＴのゲートはｐ型ＭＩＳＦＥＴ
のゲートに接続されていること。 (2-3) ｐ型ＭＩＳＦＥＴのウェル電圧は０Ｖよりも低く
なること。
【００２１】（３）同一チップ上にＭＩＳＦＥＴを含む
論理回路，降圧回路，ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳ
ＦＥＴからなる基板バイアス制御回路を形成した半導体
装置であって、前記基板バイアス制御回路のｐ型ＭＩＳ
ＦＥＴのソース・ドレインの一方は第１の電流供給ノー
ドに接続され、ｎ型ＭＩＳＦＥＴのソース・ドレインの
一方は第２の電流供給ノードに接続され、かつこれらの
ＭＩＳＦＥＴのゲートはアクティブ／スタンドバイ制御
入力端に共通接続され、これらソース・ドレインの他方
は共通接続されて前記論理回路のＭＩＳＦＥＴの基板又
はボディ電極に接続され、前記論理回路の電源端子の一
方は前記降圧回路の電流電圧出力部に接続され、他方は
第１又は第２の電流供給ノードのいずれかに接続されて
いることを特徴とする。
【００２２】(3-1) 基板バイアス制御回路は、発振周波
数又はデューティ比の異なる２つの発振器と、これらの
発振器の出力をアクティブ／スタンドバイ制御入力によ
って切り替えて、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥ
Ｔからなるインバータの入力に供給する切り替え回路を
有すること。 (3-2) 基板バイアス制御回路は、ｐ型ＭＩＳＦＥＴ及び
ｎ型ＭＩＳＦＥＴからなるインバータに、電源電圧より
も高い電圧を印加するための昇圧回路を有すること。 (3-3) 第１の電流供給ノードはＶDDの電圧であり、第２
の電流供給ノードは０Ｖであること。
【００２３】（４）ＭＩＳＦＥＴを含む論理回路と、こ
の論理回路に供給される電源電圧ＶDDより高い電圧を与
える第１の電圧供給ノードと、ＶDDより低い電圧を与え
る第２の電圧供給ノードと、アクティブ／スタンドバイ
の２つの状態入力に対応して、第１の電圧供給ノードと
第２の電圧供給ノードの出力のいずれか一方を選択し、
前記論理回路のＭＩＳＦＥＴの基板又はボディ電極に与
える選択回路と、前記論理回路のＭＩＳＦＥＴの基板又
はボディ電極にソース・ドレインの一方が接続された充
電用ＭＩＳＦＥＴとを、同一チップ上に形成してなる半
導体装置であって、前記充電用ＭＩＳＦＥＴは、スタン
ドバイ状態からアクティブ状態への遷移する時に遮断状
態から導通状態となり、該ＭＩＳＦＥＴのソース・ドレ
インの他方は０Ｖ以上ＶDD以下に保たれていることを特
徴とする。
【００２４】（５）アクティブ状態とスタンドバイ状態
とで選択的に動作するＭＩＳＦＥＴを含む論理回路と、
スタンドバイ状態に対応する電圧を有する第１の電圧供
給ノードと、アクティブ状態に対応する電圧を有する第
２の電圧供給ノードと、第１及び第２の電圧供給ノード
の出力のいずれか一方を選択し、前記論理回路のＭＩＳ
ＦＥＴの基板又はボディ電極に与える切り替えスイッチ
回路とを、同一チップ上に形成してなる半導体装置であ
って、前記切り替えスイッチ回路は、ｐ型ＭＩＳＦＥＴ
及びｎ型ＭＩＳＦＥＴからなり、第１の電圧供給ノード
の出力は該ｎ型ＭＩＳＦＥＴのソース・ドレインの一方
と接続され、第２の電圧供給ノードの出力は該ｐ型ＭＩ
ＳＦＥＴのソース・ドレインの一方と接続され、前記ｐ
型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのソース・ドレイ
ンの他方は共通接続されて前記論理回路のＭＩＳＦＥＴ
の基板又はボディ電極に接続され、前記ｐ型ＭＩＳＦＥ
Ｔ及びｎ型ＭＩＳＦＥＴのゲートは共通接続され、アク
ティブ／スタンドバイの２つの状態の制御入力端に接続
され、該制御入力端の電圧は前記論理回路の接地電位と
電源電位との範囲内にあることを特徴とする。
【００２５】(5-1) 第１の電圧供給ノードは、スタンド
バイ状態においては負電圧Ｖ１を発生し、そのアクティ
ブ状態の電圧Ｖ２はスタンドバイ時よりも正の電圧とな
り、第２の電圧供給ノードの出力は、アクティブ状態に
おいて正電圧Ｖ３を発生し、そのスタンドバイ状態の電
圧はアクティブ状態よりも負の電圧Ｖ４となり、選択回
路の第１の電圧供給ノードをＶ１に固定して制御信号を
変化させた場合、遮断状態から導通状態に変化する制御
入力電圧をＶth1 とし、選択回路の第１の電圧供給ノー
ドをＶ２に固定して制御信号を変化させた場合、遮断状
態から導通状態に変化する制御入力電圧をＶth2 とし、
選択回路の第２の電圧供給ノードをＶ３に固定して制御
信号を変化させた場合、遮断状態から導通状態に変化す
る制御入力電圧をＶth3 とし、選択回路の第２の電圧供
給ノードをＶ４に固定して制御信号を変化させた場合、
遮断状態から導通状態に変化する制御入力電圧をＶth4
とし、制御信号のスタンドバイ定常時電圧をＶｓ、アク
ティブ状態電圧をＶａとして、Ｖth1 ＜Ｖs かつＶth3
＞Ｖa であって、（Ｖth2 ＞Ｖa かつＶth1 ＜Ｖa）又
は（Ｖth3 ＞Ｖs 又はＶth4 ＜Ｖs ）の少なくとも一方
が成立すること。
【００２６】（６）ｐ型ＭＩＳＦＥＴ，ｎ型ＭＩＳＦＥ
Ｔ，及び抵抗素子を同一チップ上に形成してなる半導体
装置であって、前記ｐ型ＭＩＳＦＥＴのソース・ドレイ
ンの一方は第１の電流供給ノードに接続され、前記ｎ型
ＭＩＳＦＥＴのソース・ドレインの一方は第２の電流供
給ノードに接続され、前記各ＭＩＳＦＥＴのソース・ド
レインの他方は共通接続され、前記ｐ型ＭＩＳＦＥＴの
ウェル又はボディ電極及び前記ｎ型ＭＩＳＦＥＴのウェ
ル又はボディ電極の少なくとも一方は、前記抵抗素子を
介して各ＭＩＳＦＥＴのソース・ドレインの共通接続部
に接続され、前記各ＭＩＳＦＥＴのゲートは共通接続さ
れてインバータの入力を形成し、前記ウェル又はボディ
電極の全静電容量と前記抵抗素子の抵抗の積は、前記イ
ンバータのゲート遅延時間よりも長く、入力信号が定常
な状態では前記ウェル又はボディ電極の電圧は前記共通
接続されたソース・ドレインの電圧と一致することを特
徴とする。
【００２７】(6-1) 第１の電流供給ノードは論理回路の
電源ノードＶDDとなり、第２の電流供給ノードは論理回
路の接地ノードとなること。 (6-2) 抵抗素子は、ＭＩＳＦＥＴのソース・ドレイン電
極が形成されている半導体領域と同一層のｐｎ構造から
なること。
【００２８】（７）第１導電型半導体層上に第１導電型
と第２導電型の各ウェルを隣接して設け、第１導電型ウ
ェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウ
ェルに第１導電チャネル型ＭＩＳＦＥＴと共にダイオー
ドを形成し電流供給ノードを有する半導体装置であっ
て、前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ
状態とスタンドバイ状態とで選択的に動作し、第１導電
チャネル型ＭＩＳＦＥＴのソース・ドレインは前記電流
供給ノードと接続され、前記ダイオード素子の一方は前
記電流供給ノードと接続され、第２導電型ウェルとダイ
オード素子の他方が接続され、前記ダイオード素子の順
方向は、第１導電チャネル型ＭＩＳＦＥＴのソース・ド
レインと第２導電型ウェルのｐｎ接合の順方向と一致す
るよう形成され、ダイオード素子の順方向電圧は、第１
導電チャネル型ＭＩＳＦＥＴのソース・ドレインと第２
導電型ウェルで形成されたｐｎ接合の順方向電圧よりも
低くなるようにし、第１導電チャネル型ＭＩＳＦＥＴの
ソース・ドレインと第２導電型ウェル電極には、アクテ
ィブ状態には順バイアスが選択的に印加されることを特
徴とする。
【００２９】（８）第１導電型半導体層上に第１導電型
と第２導電型の各ウェルを隣接して設け、第１導電型ウ
ェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウ
ェルに第１導電チャネル型ＭＩＳＦＥＴと共にダイオー
ドを形成した半導体装置であって、前記ＭＩＳＦＥＴの
少なくとも一方は、アクティブ状態とスタンドバイ状態
とで選択的に動作し、第１導電型ウェルと前記ダイオー
ド素子の一方が接続され、第２導電型ウェルと前記ダイ
オード素子の他の一方が接続され、前記各ＭＩＳＦＥＴ
のソース・ドレインの一方は共通接続され、前記ダイオ
ード素子の順方向は、第１導電型ウェルと第２導電型ウ
ェルのｐｎ接合の順方向と一致するよう形成され、前記
ダイオード素子の順方向電圧は、第１導電型ウェルと第
２導電型ウェルで形成されたｐｎ接合の順方向電圧より
も低くなるようにし、第１導電型ウェル電極と第２導電
型ウェル電極に、アクティブ時には順バイアス、スタン
ドバイ時には逆バイアスが印加されることを特徴とす
る。
【００３０】（９）第１導電型半導体層上に第１導電型
と第２導電型の各ウェルを隣接して配置し、第１導電型
ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型
ウェルに第１導電チャネル型ＭＩＳＦＥＴを形成し、さ
らにスイッチ回路を形成した半導体装置であって、前記
ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態とス
タンドバイ状態とで選択的に動作し、第２導電型ウェル
と前記スイッチ回路の一方が接続され、第１導電型ウェ
ルと前記スイッチ回路の他方が接続され、前記各ＭＩＳ
ＦＥＴのソース・ドレイン一方は共通接続され、前記ス
イッチ回路はアクティブ状態からスタンドバイ状態に遷
移する時に遮断状態から導通状態となり、第２導電型ウ
ェルと第１導電型ウェルに、アクティブ時には順バイア
ス、スタンドバイ時には逆バイアスが印加されることを
特徴とする。
【００３１】（10）第１導電型半導体層上に第１導電型
と第２導電型の各ウェルを隣接して配置し、第１導電型
ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型
ウェルに第１導電チャネル型ＭＩＳＦＥＴを形成し、さ
らに第１の電圧供給ノード及び第２の電圧供給ノードを
形成した半導体装置であって、第１導電チャネル型及び
第２導電チャネル型のＭＩＳＦＥＴの少なくとも一方
は、アクティブ状態とスタンドバイ状態とで選択的に動
作し、第２導電型ウェルと第１のバイアス電圧発生回路
の出力が第１の電圧供給ノードを介して接続され、第１
導電型ウェルと第２のバイアス電圧発生回路の出力が第
２の電圧供給ノードを介して接続され、第１のバイアス
電圧発生回路の電流駆動能力は、第２のバイアス電圧発
生回路の出力電圧の値により変化し、第２導電型ウェル
と第１導電型ウェルに、アクティブ時には順バイアス、
スタンドバイ時には逆バイアスが印加されることを特徴
とする。
【００３２】（11）同一チップ上に、第１及び第２のＭ
ＩＳＦＥＴと電圧供給ノードを形成した半導体装置であ
って、第１のＭＩＳＦＥＴのゲートとウェル電極又はゲ
ートとボディ電極が接続され、第１のＭＩＳＦＥＴのソ
ースと第２のＭＩＳＦＥＴのドレインが接続され、第２
のＭＩＳＦＥＴのソースは電流供給ノードに接続され、
第２のＭＩＳＦＥＴのウェル又はボディ電極の電圧は、
前記電圧供給ノードによりスタンドバイ時とアクティブ
時で少なくとも２つの定常状態をとり、第２ＭＩＳＦＥ
Ｔのスタンドバイ時のしきい値をＶths とし、第１のＭ
ＩＳＦＥＴのしきい値をＶthとするときＶth＜Ｖths と
なるように設定され、第２のＭＩＳＦＥＴのゲートの電
圧は、スタンドバイ時とアクティブ時で少なくとも２つ
の定常状態をとり、第２のＭＩＳＦＥＴがスタンドバイ
時に遮断状態となり、アクティブ時に導通状態となるよ
うに設定されていることを特徴とする。
【００３３】(11-1)第１のＭＩＳＦＥＴは、ゲートとウ
ェル電極又はゲートボディ電極が接続され、かつソース
及びドレインを共有しゲートを独立にして複数個並列接
続されていること。 (11-2)第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴの多数
キャリアの導電型が同一であること。 (11-3)第２のＭＩＳＦＥＴのアクティブ時のしきい値を
Ｖtha とすると、Ｖth＞Ｖtha となること。 (11-4)第２のＭＩＳＦＥＴのウェル又はボディ電極は、
第２のＭＩＳＦＥＴのソース電極に対し、スタンバイ時
に逆バイアスを印加されており、アクティブ時に順バイ
アスを印加されていること。 (11-5)第１のＭＩＳＦＥＴのソース電極と第２のＭＩＳ
ＦＥＴのドレイン電極とが接続されたノードに第３のＭ
ＩＳＦＥＴのソース電極が接続され、第３のＭＩＳＦＥ
Ｔのゲート電極とウェル又はボディ電極とが接続され、
第３のＭＩＳＦＥＴは第１のＭＩＳＦＥＴと同一チップ
上に形成されていること。 (11-6)第２のＭＩＳＦＥＴのゲート電圧がスタンバイ時
にそのソース電極に対し負のバイアスを印加されている
こと。
【００３４】（12）同一チップ上に形成された第１〜第
３のＭＩＳＦＥＴと電圧供給ノードを形成した半導体装
置であって、第１のＭＩＳＦＥＴのゲートとウェル電極
又はゲートとボディ電極が接続され、第１のＭＩＳＦＥ
Ｔのドレインと第２のＭＩＳＦＥＴのソース電極及び第
３のＭＩＳＦＥＴのゲートが接続され、第２のＭＩＳＦ
ＥＴのドレインは電流供給ノードに接続され、第１のＭ
ＩＳＦＥＴと第３のＭＩＳＦＥＴの多数キャリアの導電
型が同一であり、第３のＭＩＳＦＥＴのウェル又はボデ
ィ電極は前記電圧供給ノードに接続され、そのゲートと
は独立に電位を与えられ、スタンドバイ時とアクティブ
時で少なくとも２つの定常状態を取ることを特徴とす
る。
【００３５】(12-1)第１のＭＩＳＦＥＴは、ゲートとウ
ェル又はボディ電極とが接続され、かつソース及びドレ
インを共有しゲートを独立にして複数個並列接続されて
いること。 (12-2)第４のＭＩＳＦＥＴのゲート電極が第３のＭＩＳ
ＦＥＴのゲート電極に接続され、第４のＭＩＳＦＥＴの
ソースドレイン電極の一方が、第３のＭＩＳＦＥＴのド
レイン電極と接続され、第４のＭＩＳＦＥＴのウェル又
はボディ電極は第４のＭＩＳＦＥＴのゲートと独立に電
位を与えられること。
【００３６】（13）第１導電型の半導体基板上に第１導
電型の第１の領域と第２の導電型の第２の領域が形成さ
れ、第１の領域は半導体基板と第２の領域によって分離
して形成され、第１の領域上に第１導電型の第３の領域
及び第２導電型の第４の領域が形成され、第２の領域上
に第１導電型の第５の領域及び第２導電型の第６の領域
が形成されており、第３、第４、第５、第６の領域がそ
れぞれ素子分離領域により分離されていることを特徴と
する半導体装置。
【００３７】（作用）本発明によれば、前記（１）
（２）の構成を採用することにより、電源電圧を低下さ
せてもゲート遅延時間が増加せず、ゲート電界を一定以
下に保つことができる。よって、高速で、ゲート耐圧や
ゲート絶縁膜を流れる電荷量が一定でも、ゲート絶縁膜
に対する信頼性の高い回路を形成できる。また、電源電
圧を低下させることが可能なため、ドレイン電界による
ホットキャリア発生も抑えることができ、よりトランジ
スタの信頼性を向上できる。さらに、前記（３）〜
（５）の構成を採用することにより、電源電圧が低下し
てもアクティブ・スタンドバイ状態で基板バイアスの変
化量を大きく確保でき、スタンドバイ時の低消費電力化
が可能となる。
【００３８】また、前記（６）の構成を採用することに
より、入力の立ち上がりではしきい値を下げ、立ち下が
りではしきい値を上げることができ、これによって入力
信号の立ち上がり時間又は立ち下がり時間が遅い場合の
ゲート遅延時間を短縮することが可能となる。
【００３９】また、前記（７）（８）の構成を採用する
ことにより、基板バイアスコントロールを実現する際に
問題となるラッチアップを解消することが可能となる。
【００４０】また、前記（９）（10）の構成を採用する
ことにより、ウェル間の容量結合によるオーバーシュー
トやアンダーシュートを抑制することでき、これにより
ラッチアップを解消することが可能となる。
【００４１】また、前記（11）（12）の構成を採用する
ことにより、ゲート遅延時間の増大を抑え、高集積化を
実現することができる。さらに、従来例の基板バイアス
の変化のないトランジスタを縦続接続した構造よりもス
タンドバイ時及びアクティブ時の両方でリーク電流を減
少させ、アクティブ時に電流駆動能力を確保することが
できる。
【００４２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
【００４３】（実施形態１）本発明者らは、しきい値Ｖ
thをアクティブ時とスタンドバイ時に変化させるＭＩＳ
ＦＥＴを用いた論理回路を形成することによって、負荷
容量が一定の条件の下で、ＶDDが低下してもτpdを小さ
くし、かつゲート絶縁膜にかかる最大電界Ｅmax を一定
にする方法を新たに見出した。図３にその回路構成例を
示す。
【００４４】図３（ａ）において、ｎ（チャネル）型Ｍ
ＩＳＦＥＴ４のゲート電極はｐ（チャネル）型ＭＩＳＦ
ＥＴ５のゲート電極と接続され、インバータの入力電極
６（ＩＮ）となっている。さらに、ｎ型ＭＩＳＦＥＴ４
のドレイン電極はｐ型ＭＩＳＦＥＴ５のドレイン電極と
接続されており、インバータの出力（ＯＵＴ）となって
いる。また、ｎ型ＭＩＳＦＥＴ４のソースば電極０Ｖ
（第２の電流供給ノード）に接続され、ｐ型ＭＩＳＦＥ
Ｔ５のソース電極はＶDD（第１の電流供給ノード）に接
続されている。これら構成より、スタティック型のイン
バータを構成している。
【００４５】図３（ａ）の構造に特徴的なことは、ｎ型
ＭＩＳＦＥＴ４の基板電極が可変のバイアス電源Ｇに接
続されていることである。この電源Ｇは、基板バイアス
効果によってトランジスタのしきい値を変化させるのに
用いており、アクティブ時とスタンドバイ時に対応し
て、少なくとも２値の電圧を出力するようになってい
る。ここで、ｎ型ＭＩＳＦＥＴのスタンドバイ時のしき
い値はＶ1 、アクティブ時のしきい値はＶ1 −ΔＶとな
っているとする。
【００４６】次に、本発明の方法を説明する前に、ゲー
ト絶縁膜に加わる最大電界Ｅmax が電源電圧やＭＩＳＦ
ＥＴ構造にどのように依存するかを、図２のｎ型ＭＩＳ
ＦＥＴのゲート−ｐ型ウェル間バンドダイアグラムを例
として説明する。なお、（実施形態１，２）において
は、ウェル電極と便宜的に表記した電極は、ＳＯＩ（si
licon-on-insulator）構造上の部分空乏化トランジスタ
におけるボディ電極や、チャネル下に形成したバックゲ
ート電極、ＳＯＩ絶縁膜の下に形成したバックゲート電
極を代わりに用いても構わない。
【００４７】図２（ａ）は、ゲート絶縁膜１と半導体２
のＭＩＳ界面のバンドダイアグラムである。図２で、Ｅ
c は伝導帯下端を、Ｅv は価電子帯上端を示し、図２中
斜線で示した部分は半導体中の空乏層電荷を、ＱB は該
空乏層電荷をゲート絶縁膜１に垂直な方向で積分した面
密度を示す。ソースから測ったゲート電圧をＶG とし、
トラップによる電荷を少ないとして無視すると、ゲート
絶縁膜に印加される電界Ｅi は次のように表される。
【００４８】 Ｅi ＝（ＶG −Ψs −ＶFB）／ｔi …（１） 式（１）でｔi はゲート絶縁膜１の膜厚、ＶFBはＭＩＳ
キャパシタのフラットバンド電圧、Ψs は半導体２の表
面バンド曲がり量とする。
【００４９】ここで、ＶG ≧Ｖ1 の場合、ミッドギャッ
プから測った半導体２のフェルミレベルをφF として、
表面に反転層が形成されるため、Ψs 〜２φF と固定さ
れ、式（１）は以下のように、 Ｅi ＝（ＶG −２φF −ＶFB）／ｔi …（２） しきい値Ｖ1 に依存しない値となる。
【００５０】一方、ＶG ＜Ｖ1 の場合には、表面が空乏
化し、反転層が形成されていないため、Ψs ＜２φF と
なる。ここで、ＶG を一定とした場合、表面バンド曲が
りΨs はしきい値が上昇するほど小さくなるため、しき
い値上昇に伴いＥi は上昇する。特に、図１のＣＭＯＳ
インバータの場合、ＶG ＝ＶDDとなるから、図２（ｂ）
のようにＶDD＜Ｖ1 の場合Ｅi は上昇し、ＶDD≧Ｖ1 の
場合Ｅi は一定値となる。
【００５１】スタンドバイ時においては、サブスレショ
ルドリーク電流を減らすため、更にウェルとｐｎ接合の
拡散リーク電流を減らすためには、しきい値Ｖ1 を上昇
させるのが望ましく、ゲート絶縁膜電界破壊やリーク電
流の増大や耐圧不良を生じるのを防ぐために、Ｅi の絶
対値を低く抑え、ＶDD≧Ｖ1 とするのが望ましい。図３
の４で示すｎ型ＭＩＳＦＥＴの場合、これら条件を両方
とも満たすには、ＶDD＝Ｖ1 とするのが望ましい。
【００５２】ちなみに、ゲート絶縁膜の信頼性保持に必
要なＶDD≧Ｖ1 という条件は、論理回路でスタンドバイ
時にデータを保持する場合にも望ましい。例えば、図３
（ａ）のインバータの場合、出力が０Ｖとなっている状
態で、アクティブ状態からスタンドバイ状態に変化させ
ることを考える。ここで、スタンドバイ状態において、
ｐ型ＭＩＳＦＥＴ５の負荷ＣL へ流れ込むリーク電流を
Ｉ0 とする。電源電圧ＶDDよりもＶ1 が低い場合には、
ｎ型ＭＩＳＦＥＴ４は導通状態なので電流駆動能力は維
持されるが、電源電圧ＶDDよりもＶ1 が高くなると、ｎ
型ＭＩＳＦＥＴ４は遮断状態、即ちサブスレショルドリ
ーク領域になって、電流駆動能力が激減し、その流れる
電流値の制御は非常に困難になる。このため、ｐ型ＭＩ
ＳＦＥＴ５の負荷ＣL へ流れ込むリーク電流によって出
力電圧が上昇し、次段の論理回路の入力しきい値を越え
てしまうとデータが破壊されやすくなる。
【００５３】ここで、ＶDDは、例えば外部電源電圧の変
動や並列して接続された論理回路の電流消費によって、
例えば５〜１０％程度変動する。またさらに、電池駆動
されるデバイスは、電源電圧の変動幅が１０％以上と大
きいため、Ｅi の絶対値は電源電圧変動に対する余裕を
確保することが望ましい。また、しきい値も、例えば図
２の基板２の不純物の数の統計揺らぎによって、一般的
にＶ1 ＝βＶDDとするように定数β（≦１）を定めるの
が良いことが判る。
【００５４】次に、ＶDDを低下させてもτpdを小さく
し、かつゲート絶縁膜にかかる最大電界Ｅmax を一定に
する条件を示す。
【００５５】まず、Ｖ1 ＝βＶDDとするようにスタンド
バイ時のしきい値を定めた後、アクティブ時で、図３で
ソース・ドレインとウェルとの接合が順バイアス方向に
なるように基板バイアスをスタンドバイ時よりも印加し
た場合を考える。この、アクティブ時とスタンドバイ時
に基板バイアスを変化させる方法自体については、例え
ば特開平６−２１６３４６号公報や特開平６−８９５７
４号公報などで公知であるが、本発明者らは、ＶDDを一
定として基板バイアスを順バイアス方向に印加してもゲ
ート絶縁膜電界が増加しないことを新たに見出した。
【００５６】つまり、基板バイアスを順方向に印加した
場合、反転層が形成されている場合には式（２）よりＥ
i は一定となる。
【００５７】次に、アクティブ時、基板バイアス印加に
より、ｎ型ＭＩＳＦＥＴのしきい値が（Ｖ1 −ΔＶ）と
なるとして、入力６が０ＶからＶDDまで変化する場合、
出力の遅延時間τpdは、次のように表される。
【００５８】 τpd＝γＣL ＶDD／｛ＶDD−（Ｖ1 −ΔＶ）｝e ＝γＣL ＶDD／｛（１−β）ＶDD＋ΔＶ｝e …（３） ここで、γはＶDDや基板バイアス電圧に依存しない定数
で、ｅは１より大きく２以下のパラメータであり、特に
長チャネルトランジスタではｅは２となり、キャリア速
度が速度飽和するに従い１に近づき、一般には１．３〜
１．５の値をとる。ΔＶは、しきい値のスタンドバイ時
とアクティブ時の差に相当し、基板バイアスに依存する
がＶDDには殆ど依存しない。
【００５９】図４にΔＶが０、即ち基板バイアスを変化
させない従来の場合と、ΔＶが有限の正の定数の場合の
τpdのＶDD依存性を示す。従来例では、ＶDDが減少する
とτpdはＶDD (1-e) に依存して増加するのに対し、本発
明者らは、 ＶDD＜ΔＶ／｛（ｅ−１）（１−β）｝ …（４） の範囲で、ΔＶが有限の正の定数の場合には、負荷容量
ＣL が一定の条件でもＶDDが減少するとτpdは減少する
ことを初めて見出した。なお、この式（４）において、
スタンドバイ時のしきい値をＶths 、アクティブ時のし
きい値をＶtha とし、ｅ＝２とすると、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha …（５） となる。
【００６０】上記の発見は、図３（ｂ）で示すｐ型ＭＩ
ＳＦＥＴでも、入力６がＶDDから０Ｖまで変化する場合
の出力の遅延時間τpdを考えれば、全く同様に成り立
つ。図３（ｂ）は図３（ａ）で基板バイアスをアクティ
ブとスタンドバイ状態で変化する端子を、ｎ型ＭＩＳＦ
ＥＴではなくｐ型ＭＩＳＦＥＴに形成した例である。こ
の電源は基板バイアス効果によってトランジスタのしき
い値を変化させるのに用いており、少なくとも２値の電
圧を出力するようになっている。ここで、ｐ型ＭＩＳＦ
ＥＴのスタンドバイ時のしきい値Ｖths はＶ1 、アクテ
ィブ時のしきい値Ｖtha はＶ1 −ΔＶとなっているとす
る。
【００６１】ここで、τpdを減少させるには、ΔＶが電
源電圧に依存せず、一定の値を得られる回路が望まし
い。よって、望ましい基板電圧を変化させる回路構成と
しては、図５（ａ）に示すように、ｎ型ＭＩＳＦＥＴ４
及びｐ型ＭＩＳＦＥＴ５に各々第１，第２の基板バイア
ス電圧発生回路７，８をそれぞれ接続し、基板バイアス
電圧発生回路７，８にはアクティブ／スタンドバイの選
択入力を設けるようにすればよい。また、図５（ｂ）に
示すように、基板バイアス発生回路７のみにアクティブ
／スタンドバイの選択入力を設けてもよい。さらに、図
５（ｃ）に示すように、ｎ型ＭＩＳＦＥＴ４のみに基板
バイアス発生回路７を設け、この基板バイアス発生回路
７にアクティブ／スタンドバイの選択入力を設けてもよ
い。
【００６２】また、上記ではＣＭＯＳインバータについ
ての回路を示したが、式（３）は、いわゆるｎＭＯＳ回
路でも成立する。よって、図６（ａ）のようなデプレッ
ション型のＭＯＳ負荷９を用いたｎＭＯＳインバータで
も良いし、図６（ｂ）のような抵抗負荷１０を用いたイ
ンバータでも良い。また、図５（ａ）〜（ｃ）におい
て、ｎ型ＭＩＳＦＥＴ側の基板バイアスコントロールで
はなく、図３（ｂ）と同様にｐ型ＭＩＳＦＥＴ側の基板
バイアスコントロールを行っても良い。
【００６３】また、τpdを減少させるには、図７に示す
ように、降圧回路１５を設けて論理回路１４に印加する
電圧を下げるようにしても良い。図７（ａ）は降圧回路
及び制御回路の構成を示し、（ｂ）は論理回路部を示し
ている。図７において、１１は基準電圧発生回路を、１
２は電圧出力と基準電圧とを比較する比較器を、１３は
比較出力を増幅するトランジスタを、１８は内部電源電
圧ノードを示す。１１の基準電圧発生回路の出力は１２
の比較器の入力に接続されている。これらは、点線の１
５で示すブロックで降圧回路として機能し、内部電源電
圧ノード１８が論理回路１４に接続されている。図では
比較出力を増幅するトランジスタ１３としてｐ型ＭＩＳ
ＦＥＴを示したが、ｐｎｐバイポーラトランジスタをそ
の代わりに用い、エミッタを外部ＶDD端子へ、ベースを
１２の出力へ、コレクタを内部電源ノード１８に接続し
てもよい。
【００６４】また、図７において、１６はｐ型ＭＩＳＦ
ＥＴ、１７はｎ型ＭＩＳＦＥＴであり、これらはインバ
ータを構成するように外部電源ＶDDと接地端との間に接
続されている。このインバータにはアクティブ／スタン
ドバイ制御信号が入力され、インバータの出力は論理回
路回路１４に基板バイアスを与えるノード１９に接続さ
れる。そして、アクティブ／スタンドバイ制御入力によ
って、ノード１９は外部ＶDDから０Ｖまで変化すること
ができるようになっている。
【００６５】論理回路１４に供給される内部電源電圧は
０Ｖより大きく外部ＶDDよりも小さい電圧を取るので、
このような構成によって、基板バイアス電圧を内部電源
電圧よりも高い電圧から０Ｖまで変化することができ、
電源電圧よりも広い範囲の基板バイアス電圧を印加する
制御回路２０を形成することができる。このようにする
ことにより、しきい値変化量ΔＶを、電源電圧範囲で基
板バイアスを印加した場合より増大することができる。
【００６６】ここで、本発明者らは、図７（ａ）に示す
ような降圧回路を用いた場合に、降圧回路を用いない場
合よりもインバータの負荷容量の充放電電力に対して低
消費電力化が実現できることを見出した。これを図１５
を参照して説明する。
【００６７】図１５（ａ）及び（ｂ）では、ｐ型ＭＩＳ
ＦＥＴ５とｎ型ＭＩＳＦＥＴ４とが接続されてインバー
タが形成されており、その入力は周波数ｆの矩形波発振
器２２に接続されているとする。なお、図１５（ａ）に
おいて発振器２２の電圧は０ＶとＶDLの２値をとり、図
１５（ｂ）においては０ＶとＶDDの２値をとるとする。
また、図１５（ａ）では、ｐＭＯＳＦＥＴの一方は、降
圧回路１５の出力（ＯＵＴ）に接続され、ＶDDよりも低
いＶDLの電位となっているとする。また、降圧回路１５
には電流平滑化するための容量が並列接続され、条件と
して、前記インバータのゲート遅延に比較して十分長い
時定数で降圧回路１５が応答し、ほぼ一定の直流電流Ｉ
が降圧回路１５を通じて供給されているとする。
【００６８】このとき、図１５（ａ）のインバータの負
荷容量ＣL の充放電電流によって消費される電力は、ｆ
ＣL ＶDL 2 となる。また、インバータを通過する電荷は
単位時間当りｆＣL ＶDLとなるから、これが降圧回路を
流れる電流Ｉと等しくなり、降圧回路によって消費され
る電流はｆＣL ＶDL（ＶDD−ＶDL）となる。よって、図
１５（ａ）の回路で負荷容量の充放電電流によって消費
される全電力は、前記２つの成分の和、即ちｆＣL ＶDL
ＶDDとなる。一方、降圧回路を用いない図１５（ｂ）の
回路の場合、回路で負荷容量の充放電電流によって消費
される全電力はｆＣL ＶDD 2 となる。ここで、一般にＶ
DL＜ＶDDだから、降圧回路を用いた方が、負荷容量の充
放電電流によって消費される電力を小さくすることがで
きる。
【００６９】ここで、従来単に外部電源電圧ＶDDを低下
させる場合には、τpdが増大する問題があった。しか
し、本発明の動作条件、即ちＶDL＜ΔＶ／｛（ｅ−１）
（１−β）｝の範囲を満たすようにし、かつ本実施形態
の図１５（ａ）の回路構成を用いれば、外部電源電圧Ｖ
DDを一定にした場合においても、τpdを小さくし、かつ
負荷容量の充放電電流によって消費される全電力を小さ
くすることができる。また、このような構成にすること
によって、配線を流れる電流Ｉも減少するため、配線の
エレクトロンマイグレーションや信頼性の問題も緩和す
ることができる。
【００７０】さらに、図７（ａ）の構成では、基板バイ
アス端子１９の電圧は外部電圧から昇圧の必要なく形成
できる。よって、発振器やチャージポンプを必要とする
昇圧回路を形成するよりも簡単で、低インピーダンスな
電源線を用いることができ、結果として高速低消費電力
で基板電圧を変化できる。
【００７１】論理回路１４の構成としては、例えば、図
５（ａ）（ｂ）（ｃ）のような構造の他に、図７（ｂ）
のようなインバータのｐ型ＭＩＳＦＥＴ５の基板端子を
基板バイアス変化端子１９に接続する構造が挙げられ
る。図７（ａ）及び（ｂ）の構造を組み合わせることに
よって、基板バイアスを、ｐ型ＭＩＳＦＥＴ５のソース
・ドレインと基板とのｐｎ接合が順方向にバイアスされ
る電圧から、逆方向の電圧まで変化させることができ
る。
【００７２】また、基板バイアス制御回路としては、図
８（ａ）及び（ｂ）に示すような基板バイアス制御回路
２０も考えられる。図８（ａ）では、発振周波数、又は
デューティ比の異なる発振器２３と発振器２４をアクテ
ィブ／スタンドバイ制御入力によって切り替え、基板バ
イアス電圧ドライブ用のトランジスタ１６及び１７の入
力に接続することによって、外部ＶDDから０Ｖまでの間
の中間の電圧を基板バイアス電圧として与えることがで
きる。また、これらの基板バイアス電圧出力１９を発振
器のフィードバック入力に用いることによって、安定し
た電圧を供給することができる。
【００７３】また、図８（ｂ）では、前述の発振器２
３，２４のいずれか一方をアクティブ／スタンドバイ制
御入力によって選択的に動作させて、基板バイアス電圧
をアクティブ／スタンドバイに適した出力を切り替え
る。この場合、一方の発振器２３，２４を停止すること
ができるので、より低消費電力をはかることができる。
【００７４】また、図７（ａ）では、ＶDD側に降圧回路
を挿入した例を示したが、これとは逆に図９のように、
接地側に降圧回路を挿入してもよい。このような構成を
とることによって、ｐ型トランジスタよりも電流駆動能
力の高いｎ型トランジスタを降圧回路出力段１３に用い
ることができ、より応答時間が短く素子面積の小さい回
路を実現することができる。また、図９では比較出力を
増幅するトランジスタ１３としてｎ型ＭＩＳＦＥＴを示
したが、ｎｐｎバイポーラトランジスタで代替してエミ
ッタを外部接地端子へ、ベースを１２の出力へ、コレク
タを内部電源ノード１８に接続してもよい。
【００７５】さらに、図９で示すように、例えば基板バ
イアス発生回路ブロック２０のｐ型ＭＩＳＦＥＴ１７の
ＭＩＳＦＥＴ１６と接続されていないソース・ドレイン
端子は、例えば昇圧回路２１の出力と接続してもよい。
ここで、昇圧回路２１はスタンドバイ状態の基板バイア
ス電圧を生成する方が、アクティブ状態の基板バイアス
電圧を生成するよりも電流駆動能力が小さくて済むので
望ましい。
【００７６】これら構成をとることによって、論理回路
１４の電源電圧範囲を越える基板バイアス電圧を印加す
ることができ、より大きなΔＶを確保することができ、
かつ高速でスタンドバイからアクティブ状態に遷移する
ことができる。
【００７７】更に、外部電圧ＶDDが低い場合には、ΔＶ
を大きく確保するために、図１０（ａ）のようにＶDDよ
りも高い電圧ＶB2を昇圧回路２１で発生し、論理回路の
ｎ型ＭＩＳＦＥＴ４のウェル電圧としてアクティブ時に
加えてもよい。図１０（ａ）において、昇圧回路２１は
ＶDDを入力とし昇圧電圧をＶB2を発生させる。また、出
力電圧をＶB1とした他の基板バイアス発生回路７と昇圧
回路２１は切り替えスイッチを介してｎ型ＭＩＳＦＥＴ
４のウェル端子１９に接続されている。また、この切り
替えスイッチは、アクティブとスタンドバイの制御入力
によって、ｎ型ＭＩＳＦＥＴ４のウェル電圧をそれぞ
れ、ＶB2及びＶB1に切り替えるようになっている。
【００７８】電源電圧範囲を越えるスタンドバイ電圧と
アクティブ電圧に切り替える切り替えスイッチについて
は、後に図１４を説明する時に詳細に述べる。
【００７９】図１０から図１３に対応する実施形態の特
長は、昇圧回路の出力と基板端子１９との間ではなく、
電源ＶDDと基板端子１９との間にスイッチング素子が形
成されている点である。このように素子を形成すること
によって、電流供給能力が低く出力インピーダンスの高
い昇圧回路よりも低インピーダンスの電源線ＶDDによっ
てｐ型ウェル４を充電することができ、スタンドバイ状
態からアクティブ状態の切り替えを高速化することがで
きる。また、昇圧回路の電流駆動能力が小さくても済む
ので、キャパシタを利用したチャージポンプ回路による
昇圧法では、より小さな面積のキャパシタで昇圧回路を
形成でき、高集積化及び低消費電力化が図れる。
【００８０】ここで、昇圧回路の出力にＭＩＳＦＥＴを
形成した場合は、ＭＩＳＦＥＴの一方のソース・ドレイ
ン電極電圧がＶB2で、ＭＩＳＦＥＴの他の一方のソース
・ドレイン電圧がＶsub である場合でも遮断状態が確保
できなければならないが、図１０（ａ）の構成では、一
方のソース・ドレイン電極電圧をＶB2からＶDDまで下げ
ることができ、ソース・ドレイン間パンチスルーや基板
バイアス効果によるしきい値の変化量の減少、ゲート絶
縁膜信頼性の向上が期待できる。
【００８１】図１０（ａ）では、ＶDDとｎ型ＭＩＳＦＥ
Ｔ４のウェル端子１９にトランジスタ（スイッチング素
子）５' を形成し、そのゲート電極をアクティブ／スタ
ンドバイ制御入力に対してワンショットパルスを発生す
る回路に接続することによって、スタンドバイ時からア
クティブ時への遷移時間を短くでき、電源電圧の変動に
も遷移時間の増大を抑えることができる。ここで、ワン
ショットパルスの発生は、図１０（ｂ）のタイミングチ
ャートで示すように、スタンドバイ時からアクティブ時
に変化することで生じ、そのパルス継続時間は、ウェル
端子１９の電位がＶB1からＶDDまでの範囲内となるよう
に決める。一般的に消費電力を小さくした昇圧回路の出
力インピーダンスに対し、外部電源ＶDD線のインピーダ
ンスが小さいため、ＶDDの電圧まではより速く充電する
ことができる。
【００８２】ここで、簡単のために論理回路の代表とし
て、図１０（ａ）ではインバータで示したが、勿論ＮＡ
ＮＤやＮＯＲ、パスゲート回路などのロジックでも構わ
ず、ウェルの極性が一致した複数の論理回路で用いるこ
とができる。なお、ワンショットパルスの発生回路につ
いては、例えば特開平８−２０４１４０号公報等で公知
であり、ここではその詳細は省略する。
【００８３】さらに、昇圧回路２１を用いた実施形態の
変形例としては、図１１（ａ）で与えられる回路が考え
られる。図１１（ｂ）にはそのタイミングチャートを示
す。これは、ノード１９のＶsub の電圧によって、パル
ス発生回路の動作を制御している。ここで、ｐ型ＭＩＳ
ＦＥＴのしきい値をＶtbp として前記パルス発生回路の
パルスがＶDDから０Ｖになるのは、スタンドバイ時から
アクティブ時に変化することで生じ、パルスが０Ｖから
ＶDDになるのは、Ｖsub があるしきい値（ＶDD−
Ｖtbp ）以上になった時となる。このような構成とすれ
ば、トランジスタ５がｏｎからｏｆｆとなる基板電圧Ｖ
sub を（ＶDD−Ｖthp ）に保つことができ、Ｖsub は電
源電圧ＶDDが変化しても常にＶthp だけの電圧余裕があ
り、昇圧回路２１から基板端子１９を通じてＶDD電源線
に流れる漏洩電流を防ぐことができ、消費電力を小さく
できる。
【００８４】さらに、図１１（ａ）の回路変形例を図１
２（ａ）に示す。図１２（ａ）はＶDD線にｐ型ＭＩＳＦ
ＥＴ５''のソース・ドレイン電極の一方が接続され、他
のソース・ドレイン電極の一方とゲート電極が接続さ
れ、トランジスタのしきい値Ｖthp を有する整流性ダイ
オードとなっている。図１２（ｂ）にタイミングチャー
トを示す。このダイオード５''とトランジスタスイッチ
５"'が直列接続され、ウェル端子１９に接続されてい
る。このような構成にすることにより、ここで、このト
ランジスタ５''と５''' が両方とも導通状態となるの
は、アクティブの時で、かつ、Ｖsub 端子が（ＶDD−Ｖ
thp ）以下の場合である。よって、この構成でも、図１
１（ａ）で示したのと同様、スタンドバイからアクティ
ブに変化するときに高速に充電することができる。
【００８５】勿論、図１２（ａ）のＭＯＳダイオード
５''を、図１３のようにｐｎ接合ダイオードやショット
キーバリアダイオードとしても良いし、ｐ型ＭＩＳＦＥ
Ｔではなく、ｎ型ＭＩＳＦＥＴで形成したＭＯＳダイオ
ードでもよい。
【００８６】また、図１２（ａ）では、アクティブ／ス
タンドバイ制御入力を、昇圧回路２１及び基板バイアス
回路７に入力している。本発明者らは、この切り替えス
イッチと電源の構成についても新たな構成を考案した。
このアクティブ／スタンドバイ制御入力は、昇圧回路２
１に対しては、アクティブの場合に電流駆動能力を向上
し、スタンドバイ時には電流駆動能力を低下、又は昇圧
を停止するようにし、この出力電圧をＶa1とする。一
方、スタンドバイ基板バイアス回路７に対しては、スタ
ンドバイの場合に電流駆動能力を向上し、アクティブの
時には電流駆動能力を低下、又はバイアス電圧発生を停
止するようにし、この出力電圧をＶa2とする。このよう
に両回路２１及び７の出力電圧を制御することにより、
切り替えスイッチのＶsub とＶa1及びＶa2間にかかる電
圧を、両回路２１及び７が常に動作している場合に比
べ、低下させることができる。
【００８７】例えば、両バイアス回路の電流駆動能力が
変化せず動作する従来例では、アクティブ時には、Ｖ
sub 及びＶa2にＶB2が、Ｖa1にＶB1が印加され、電流切
り替えスイッチはＶa1を遮断しなければならない。よっ
て、ｎ型ＭＩＳＦＥＴのパスゲート回路を用いた図１４
のようなスイッチでは、アクティブ時の前記ｎ型ＭＩＳ
ＦＥＴのゲート電圧をＶGA、トランジスタのしきい値を
Ｖthn として、ＶGA−Ｖthn ＜ＶB1を満たすように設定
する必要がある。ここで、ＶGAとして、基板バイアスを
印加する論理回路と共通として０ＶからＶDDであると考
えると、ＶB1＞−Ｖthn の範囲にＶB1は限定される。こ
のＶB1の限定を外すには、ＶGAに０Ｖ以下を印加する必
要がある。
【００８８】ところが、図１２（ａ）の回路を用い、ア
クティブ時にスタンドバイ基板バイアス回路７のバイア
ス電圧発生を停止した場合には、図１２（ｂ）のよう
に、Ｖa1はＶB1よりも０Ｖに近づく（この電圧をＶB3と
する）ので、電流切り替えスイッチの遮断能力は低くて
もよい。逆に、スタンドバイ時に昇圧回路２１のバイア
ス電圧発生を停止した場合には、図１２（ｂ）のよう
に、Ｖa2はＶB2よりも０Ｖに近づく（この電圧をＶB4と
する）ので、Ｖsub 電圧ＶB1とＶa2との差が小さくな
り、両回路が動作している場合に比べ、電流切り替えス
イッチの遮断能力は低くてもよい。
【００８９】よって、スイッチ用ＭＩＳＦＥＴのゲート
電圧の昇圧又は負電圧を印加をしなくても、例えば図１
４のような単純なスイッチ回路でスイッチングをするこ
とができる。この場合、例えば切り替えスイッチのゲー
トに入力されるアクティブ／スタンドバイ状態制御入力
（負論理）の論理電圧振幅を０ＶとＶDDとし、ｐ型ＭＩ
ＳＦＥＴ５のしきい値Ｖthp をＶB4−ＶDD＜Ｖthp ＜Ｖ
B2を満たすようにし、さらにｎ型ＭＩＳＦＥＴ４のしき
い値Ｖthn を−ＶB3＜Ｖthn ＜ＶDD−ＶB1とするように
設定すれば良い。
【００９０】このように設定することによって、論理回
路のＭＩＳＦＥＴを同じしきい値で切り替え信号入力を
０ＶとＶDDの範囲のトランジスタを、切り替えスイッチ
のトランジスタとして用いることができ、切り替えスイ
ッチ用の昇圧電源や負電圧発生、及び電圧コンバータも
必要なくなる。さらに、スイッチ回路内のＭＩＳＦＥＴ
のゲート電圧の昇圧も必要ないため、ゲート絶縁膜に対
する信頼性も確保できる。
【００９１】図１４ではｎウェルに関して順方向バイア
スを加える切り替えスイッチにｐ型ＭＩＳＦＥＴを用
い、逆方向バイアスを加える切り替えスイッチにｎ型Ｍ
ＩＳＦＥＴを用いたが、相補的に、ｐウェルに関して
は、順方向バイアスを加える切り替えスイッチにｎ型Ｍ
ＩＳＦＥＴを用い、逆方向バイアスを加える切り替えス
イッチにｐ型ＭＩＳＦＥＴを用いればよい。
【００９２】また、典型的な均一濃度のウェルのＭＯＳ
ＦＥＴにおいては、基板濃度をＮAと、半導体の誘電率
をεs 、ソース電極から測ったスタンドバイ時の基板電
圧をＶBSS 、アクティブ時の基板電圧をＶBSa 、電気素
量をｑとして、ΔＶは次のように表わされる。
【００９３】 ΔＶ＝（２εs ｑＮA ）0.5 （ｔi ／εi ）｛（２φF −ＶBSS ）0.5 −（２φF −ＶBSa ）0.5 ）｝ …（６） 例えば１×１０18ｃｍ-3の基板濃度でｔi ＝６ｎｍのシ
リコンＭＯＳＦＥＴでは、ＶBSS ＝−１ＶでＶBSa ＝０
Ｖとすると、ΔＶは０．４３Ｖ程度となる。ここで、β
＝０．８、即ちＶ1 ＝０．８ＶDDを満たすｎ型ＭＯＳＦ
ＥＴを考えると、ｅ≦２の条件から、ＶDD＜ΔＶ／
｛（ｅ−１）（１−β）｝≦２．１５Ｖ以下でＶDD低下
に従いτpdも低下する。さらに、例えばΔＶ＝０．２
［Ｖ］、Ｖ1 ＝０．８ＶDD，ｅ＝２の条件では、ＶDD＝
０．５ＶとＶDD＝０．４Ｖを比較すると、ＶDD＝０．４
Ｖの方がγＣL ＶDD／｛（１−β）ＶDD＋ΔＶ｝e は小
さくなり、ＭＩＳＦＥＴをデプレッション型にしなくて
もエンハンスメント型ＭＩＳＦＥＴでも電源電圧を低下
させると高速化することができる領域が存在する。
【００９４】なお、通常のＭＯＳＦＥＴの基板定数（２
εs ｑＮA ）0.5 （ｔi ／εi ）は、０．１〜１［Ｖ
0.5 ］だから、基板バイアス電圧の変化量が電源電圧Ｖ
DDよりも大きくなり、前記バイアス電圧発生回路は昇圧
回路、又は外部電圧から降圧する図７のような回路が望
ましい。また、一般に、ｅ≦２の条件より、ＶDD＜ΔＶ
／（１−β）の範囲では、本実施形態の条件を満たし、
ＶDD低下に従いτpdも低下する。
【００９５】ここで、シリコンＭＯＳＦＥＴで、基板濃
度を１×１０19ｃｍ-3以下にするのがソース・ドレイン
電極と基板電極間のトンネルリークを防ぐのに望まし
い。この基板濃度条件においても、基板バイアスを０．
６〜−３Ｖの範囲で変化させると、ΔＶとしては、ｔi
＝６ｎｍでは、０Ｖから６Ｖ程度まで変化させることが
でき、本実施形態の条件、つまりＶDD＜ΔＶ／（１−
β）を満たす電源電圧は６Ｖ以下で容易に実現すること
ができる。
【００９６】なお、本実施形態は、速度飽和が起こる短
チャネル領域で、速度飽和が起きない領域よりもより高
いＶDDでτpdが減少する効果が生じる。これは、短チャ
ネル領域でｅが２から１に近づくために、ＶDDの上限の
ΔＶ／｛（ｅ−１）（１−β）｝が上昇するためであ
る。
【００９７】（実施形態２）本実施形態では、入力信号
が傾きを持っているときのＣＭＯＳ論理回路のゲート遅
延時間τpdを減らす回路構成について述べる。τpdを減
らすには、論理回路の電流駆動能力を向上させることの
他に、論理反転しきい値Ｖinv を下げることが必要なこ
とは公知である（ＭＯＳ集積回路の基礎（武石喜幸・原
央監修），p.44）。以下、これについてＣＭＯＳインバ
ータを例にして簡単に説明する。
【００９８】図１６（ａ）は、図１の構造で示されるＣ
ＭＯＳインバータ（図中に挿入図で示す）の入出力特性
を示している。ここで、入力反転電圧Ｖinv の定義とし
て、入力電圧がＶinv の時入力電圧が出力電圧と等しく
なる電圧とする。一般的に、図１のｎ型ＭＩＳＦＥＴ４
ととｐ型ＭＩＳＦＥＴ５の電流駆動能力やしきい値に差
がある場合には、図１６（ａ）に示すようにＶinv は必
ずしもＶDD／２とはならない。
【００９９】図１６（ｂ）は、前記インバータに対する
入力波形及び出力波形を模式的に示す図である。ここ
で、入力波形の傾きをαi 、出力波形の傾きをαo と
し、入出力は０ＶからＶDDまで変化するとする。入力が
Ｖinv 以下だと、ｎ型ＭＩＳＦＥＴの電流駆動能力がｐ
型ＭＩＳＦＥＴの電流駆動能力より低いので、出力はほ
ぼＶDDに固定され、負荷容量の放電は行われない。入力
がＶinv 以上になると急激にｎ型ＭＩＳＦＥＴの電流駆
動能力が増すので、負荷容量の放電が開始される。よっ
て、この時のインバータ遅延τpdを入力波形がＶDD／２
となった時間から、出力波形がＶDD／２となった時間と
すると、τpdは以下の式で表わされる。
【０１００】 τpd＝（２Ｖinv −ＶDD）／２αi ＋ＶDD／２αo …（７） 式（７）より、入力が０ＶからＶDDの方向、即ち立ち上
がりの方向に変化する場合、Ｖinv を０Ｖの近くまで下
げることによって高速化できることが明らかである。ま
た、逆に入力がＶDDから０Ｖの方向、即ち立ち下がりの
方向に変化する場合、Ｖinv をＶDDの近くまで上昇させ
ることによって高速化できる。
【０１０１】以上の特性を実現する実施形態として、図
１７（ａ）の回路が挙げられる。図１７（ａ）におい
て、ｎ型ＭＩＳＦＥＴ４のゲート電極はｐ型ＭＩＳＦＥ
Ｔ５のゲート電極と接続され、インバータの入力電極６
となっている。さらに、ｎ型ＭＩＳＦＥＴ４のソース・
ドレイン電極の一方は、ｐ型ＭＩＳＦＥＴ５のソース・
ドレイン電極の一方と接続されており、インバータの出
力となっている。また、ｎ型ＭＩＳＦＥＴ４のソース・
ドレイン電極のもう一方は０Ｖに接続され、ｐ型ＭＩＳ
ＦＥＴ５のソース・ドレイン電極のもう一方はＶDDに接
続されている。これらの構成より、スタティック型のイ
ンバータを構成している。
【０１０２】図１７（ａ）の構造に特徴的なことは、ｎ
型ＭＩＳＦＥＴ４のウェル電極又はｐ型ＭＩＳＦＥＴ５
のウェル電極が、前記インバータの出力と抵抗素子１０
を介して接続され、出力電圧を基板バイアス電圧にフィ
ードバックしていることである。また、この抵抗素子１
０の抵抗Ｒと、抵抗素子１０が接続された各ウェルの全
容量Ｃw の積ＲＣw は、急峻な０ＶからＶDDまでのステ
ップ入力を与えた場合のインバータ遅延時間に比較し長
くなるようになっており、かつ入力が定常な状態では、
前記ウェル電極又はボディ電極の電圧はインバータの出
力電圧に等しくなっている。
【０１０３】また、本実施形態で説明する図１７（ａ）
（ｂ）、図１９（ａ）、図２０（ａ）（ｂ）の例では、
ソース・ドレイン接合と基板との接合を順方向にバイア
スするようになるため、順方向バイアスによるリーク電
流を減らすためには、Ｓｉを半導体として用いた場合に
は、電源電圧ＶDDを０．６Ｖ以下で用いるのが望まし
い。さらに、現在の高速スイッチング回路でゲート遅延
τpdが典型的に１０〜１００ｐｓ程度であることや、次
段のウェル容量Ｃw がＭＩＳＦＥＴのチャネル幅１μｍ
当たり１〜１００ｆＦであることを考えると、抵抗素子
１０の大きさとして、ＭＩＳＦＥＴのチャネル幅１μｍ
当たり１００Ω以上が望ましい。
【０１０４】次に、本回路の動作を説明する。図１８
は、図１７（ａ）に対応するインバータ入力電圧Ｖin、
ｎ型ＭＩＳＦＥＴ４のウェル電圧Ｖsub 、インバータ出
力電圧Ｖout の時間変化の関係を示した図である。ま
ず、入力が０Ｖの時、出力はＶDDになっているので、ウ
ェル電圧の初期値も定常状態としてＶDDになっている。
次に、入力が傾きαi で０ＶからＶDDまで上昇すると、
ｎ型ＭＩＳＦＥＴ４のゲート容量をＣg 、ｎ型ＭＩＳＦ
ＥＴ４のｐ型ウェルに関する全容量をＣtot として、ｎ
型ＭＩＳＦＥＴ４のしきい値電圧Ｖthにゲート電圧が達
するまで、容量結合により、Ｃg / Ｃtot αi の傾きで
ウェル電圧も上昇する。この結果、ｎ型ＭＩＳＦＥＴ４
のｐ型ウェルがより正にバイアスされることになり、基
板バイアス効果によってしきい値が低下し、基板バイア
スをＶDDに固定した場合よりも電流駆動能力が増す。
【０１０５】一方、ｐ型ＭＩＳＦＥＴ５は、ゲート電圧
の上昇分だけ電流駆動能力が減少する。これらにより、
インバータ反転電圧Ｖinv が０Ｖに近づき、負荷容量に
蓄えられた電荷を放電する遅延時間が、基板バイアスを
ＶDDに固定した場合に比較して短くなる。さらに、イン
バータ入力ＶinがＶinv より大きくなると、抵抗１０を
通じて前記ウェルに蓄えられた電荷がＲＣw の時定数で
出力端子へ放電されるので最終的にはＶsub はＶout と
同じ電位である０Ｖとなる。Ｖsub ＝０Ｖの場合、Ｖ
sub ＝ＶDDの場合よりも反転電圧Ｖinv は上昇するの
で、今度は入力がＶDDから０Ｖに変化する場合のスイッ
チング速度は向上する。
【０１０６】なお、図１７（ａ）の変形例としては、抵
抗素子１０をｎ型ＭＩＳＦＥＴ４とｐ型ＭＩＳＦＥＴ５
で共通化して、両ウェルを短絡する図１７（ｂ）の回路
が挙げられる。この回路では、抵抗素子１０の数を減ら
すことができ、インバータ面積を縮小することができ
る。図１７（ｂ）の回路構成では、入力が傾きαi で０
ＶからＶDDまで上昇する場合、スイッチング初期におい
ては、ｐ型ＭＩＳＦＥＴ５のチャネル反転層が既に形成
されているため、ｎ型ＭＩＳＦＥＴ４の基板バイアス電
圧はＶDDに固定され、容量結合によるｎ型ＭＩＳＦＥＴ
４のしきい値低下の効果はない。しかし、反転電圧Ｖ
inv は、Ｖsub の定常状態の変化に従って、入力電圧が
０Ｖの時低く、ＶDDの場合に高く変化し、高速スイッチ
ング動作できる特徴は保持される。
【０１０７】なお、従来より、インバータを形成するＭ
ＩＳＦＥＴのウェル電極にインバータの入力を接続する
例は公知である（特開平６−０８５２６２号公報）。本
実施形態では、インバータの入力をウェル電極に接続す
る公知例に比較して、入力はウェル電極とは接続されて
いないため、ウェルとドレイン間の帰還容量、即ちミラ
ー容量成分の増大がない。このため、より高速にスイッ
チング動作を行うことができる。
【０１０８】また、本実施形態の変形例としては、図１
９（ａ）で示す例が挙げられる。図１９（ａ）では、ｐ
型ＭＩＳＦＥＴ５のウェル電極を抵抗１０を介してイン
バータの出力と接続され、ｎ型ＭＩＳＦＥＴ４のウェル
電極は他の基板バイアス回路７と接続されている。この
ように片方のウェルのみを論理出力端子に接続したもの
でもよい。勿論、ｎ型ＭＩＳＦＥＴ４のウェル電極を抵
抗１０を介してインバータの出力と接続し、ｐ型ＭＩＳ
ＦＥＴ５は他の基板バイアス回路７と接続している構成
や、第１のバイアス回路７を電源線、つまり０ＶやＶDD
の電源で代用した構成でもよい。
【０１０９】図１９（ｂ）は、さらに、インバータの出
力を抵抗１０' ，１０''による分割によって電圧を降圧
し、抵抗１０を介してｎ型ＭＩＳＦＥＴ４のウェル電極
に接続した例である。このようにすることにより、抵抗
分割によってｐ型ＭＩＳＦＥＴ５のウェルに印加される
電圧をＶDDよりも低下させることができ、ＶDDを、ｐ型
ＭＩＳＦＥＴ５のソース・ドレイン接合とウェル電極の
ｐｎ接合の順方向電圧よりも上昇させることができる。
【０１１０】また、抵抗の代わりに、図１９（ｃ）のよ
うに第３，第４のＭＩＳＦＥＴ２６，２８を用いること
もできる。この場合、ｎ型ＭＩＳＦＥＴ４のウェル電極
は、第３のＭＩＳＦＥＴ２６のソース・ドレイン電極の
一方と接続され、ＭＩＳＦＥＴ２６のソース・ドレイン
電極の他の一方は、インバータの出力と接続されてい
る。また、ＭＩＳＦＥＴ２６のしきい値をＶthとして、
ＭＩＳＦＥＴ２６のゲート端子２７には前記しきい値よ
りも高い電圧Ｖ1 が印加されている。ここで、ＭＩＳＦ
ＥＴ２６のドレイン−ソース間抵抗Ｒと、ＭＩＳＦＥＴ
２６が接続されたウェルの全容量Ｃw の積ＲＣw は、急
峻な０ＶからＶDDまでのステップ入力を与えた場合の４
及び５で形成されたインバータのゲート遅延時間に比較
し長くなるようになっている。
【０１１１】同様に第４のＭＩＳＦＥＴ２８のソース・
ドレイン電極の一方とｐ型ＭＩＳＦＥＴ５のウェル電極
が接続され、ＭＩＳＦＥＴ２８のソース・ドレイン電極
の他の一方はインバータの出力と接続されている。ま
た、ＭＩＳＦＥＴ２８のゲート端子２９にはＭＩＳＦＥ
Ｔ２８のしきい値よりも低い電圧が印加されている。
【０１１２】ここで、ＭＩＳＦＥＴ２６は、出力電圧Ｖ
out が（Ｖ1 −Ｖth）よりも低い時に導通し、高いとき
に遮断されるので、Ｖsub は電源電圧ＶDDに関わらず
（Ｖ1−Ｖth）に上限が固定される。よって、電源電圧
ＶDDが変動しても一定の基板バイアス電圧を得ることが
できる。図１９（ｃ）のｐ型ＭＩＳＦＥＴ５、及び電圧
リミッタｐ型ＭＩＳＦＥＴ２８についても同様に動作す
ることは明らかであろう。
【０１１３】さらに、本実施形態の応用として、インバ
ータのみならずＮＡＮＤゲート及びＮＯＲゲートなどの
多入力論理ゲート構造でも用いることができる。例え
ば、図２０（ａ）に２入力ＮＡＮＤゲートを、図２０
（ｂ）に２入力ＮＯＲゲートを示す。動作は図１９
（ａ）と同様なので省略するが、図２０（ａ）では抵抗
１０をそれぞれのウェルに形成した場合、図２０（ｂ）
は同種のウェルで抵抗１０を共通化した場合を示してい
る。
【０１１４】また、本実施形態では、例えば図１７
（ａ）の回路構成を実現するには、図２１に示す素子構
造が挙げられる。図２１では、例えばＳｉからなる半導
体基板上に形成されたｐ型ウェル３１及びｎ型ウェル３
２の上部に、例えばシリコン酸化膜又は窒化膜からなる
ゲート絶縁膜４０を介して、例えばＢ又はＰ不純物を添
加したポリシリコンからなるゲート電極４１が形成され
ている。
【０１１５】ゲート電極の両側には、例えばＡｓ又はＢ
をイオン注入して形成した前記ウェルと逆の導電性を有
するソース・ドレイン層３３，３６が形成されており、
ソース・ドレイン層３３，３６の上部には、例えばＣｏ
ＳｉやＴｉＳｉからなるシリサイド層３７が形成されて
いる。さらに、ｎ型ＭＩＳＦＥＴのソース・ドレイン層
の一方の３３は、例えばＷ，Ｔｉ，ＴｉＮ，Ａｌを含む
金属で形成された配線３９を介してｐ型ＭＩＳＦＥＴの
ソース・ドレイン層の一方の３６に接続されている。ｐ
型ウェル３１とｎ型ウェル３２との間には、例えばシリ
サイド酸化膜からなる素子分離絶縁体層３８が形成され
ている。
【０１１６】本実施形態で特徴的なことは、前記配線層
の接続されたソース・ドレイン電極３３又は３６の空乏
層が及ぶ範囲内に、ウェルと同じ導電性を有する、例え
ばＡｓ又はＢを添加した高濃度不純物添加層３４又は３
５のいずれかが形成されており、ソース・ドレイン電極
と高濃度不純物添加層との間にトンネル電流が流れるこ
と、及び配線３９は高濃度不純物添加層３４，３５に対
して直接接続されておらず、シリサイド層３７は前記高
濃度不純物添加層３４とソース・ドレイン層３３を接続
していない点、及びシリサイド層３７は前記高濃度不純
物添加層３５とソース・ドレイン層３６を接続していな
い点にある。
【０１１７】このような構造にすることによって、前記
高濃度不純物添加層３５とソース・ドレイン層３６との
間の抵抗は、シリサイド３７によって決定される抵抗よ
りも高く、３５と３６との間のｐｎ接合のトンネルリー
クで決まる抵抗を得ることができる。
【０１１８】次に、図２２（ａ）（ｂ）（ｃ）を用い
て、この実施形態の半導体構造の製造工程を説明する。
【０１１９】まず、例えばボロン濃度１０15ｃｍ-3のｐ
型層を形成した半導体を準備する。次いで、ｐ型ウェル
領域３１にボロンを１０12〜１０15ｃｍ-2程度イオン注
入、ｎ型ウェル領域３２にリンを１０12〜１０15ｃｍ-2
程度イオン注入してウェル拡散し、ウェル領域の濃度を
最適化する。イオン注入のエネルギーは、例えば１００
ｅＶから１０００ｅＶとの間とする。これらウェル領域
の濃度は１０15ｃｍ-3〜１０19ｃｍ-3とすればよい。次
いで、半導体層の表面を酸化し、例えば０．０１〜０．
０５μｍの厚さのＳｉ酸化膜を作成する。さらに、トレ
ンチのマスク材となるシリコン窒化膜又はシリコン膜を
例えば０．０３〜０．５μｍ堆積する。
【０１２０】次いで、例えばトレンチ分離からなる素子
分離３８を形成する。トレンチ分離の深さは例えば０．
１〜２μｍの間とし、素子分離のトレンチを形成後、例
えばシリコン酸化膜からなる絶縁膜を０．１〜４μｍ堆
積する。この後、領域３８の高さに比べ±０．３μｍの
高さの範囲に入るようにエッチバック又はポリッシング
によって素子分離トレンチ以外を取り除く。次いで、ト
レンチのマスク材を、例えば反応性エッチングによって
取り除く。次いで、ｐ型ウェル領域３１にボロンやイン
ジウムをイオン注入、ｎ型ウェル領域３２にリンや砒
素，アンチモンをイオン注入してウェル拡散し、チャネ
ル領域及びウェル領域の濃度を最適化してもよい。
【０１２１】次いで、半導体層の表面を、例えば１〜２
０ｎｍ酸化又は窒化してゲート絶縁膜４０を形成する。
ゲート絶縁膜としては、堆積法によって形成してもよ
い。次いで、ゲート電極４１となる多結晶シリコン膜を
全面に堆積し、リン又はボロンをイオン注入してこれを
低抵抗化する。さらに、リソグラフィーと反応性イオン
エッチングにより加工して、ゲート電極を形成し、これ
により図２２（ａ）の形状を得る。
【０１２２】次いで、図２２（ｂ）に示すように、レジ
スト４２を全面に塗布後、リソグラフィを行い、例えば
ｎ型不純物である砒素，アンチモン，又はリンを、例え
ば加速電圧１〜１００ｅＶで１０13〜１０16ｃｍ-2イオ
ン注入してｎ型ソース・ドレイン層３３及びｎ型領域３
５を作成する。このように３３と３５を同時形成するこ
とによって、３３及び３５を独立に作成した場合よりも
工程数を減らすことができる。さらに、レジスト４２を
全面に塗布後、リソグラフィを行い、例えばｐ型不純物
であるボロン又はＢＦ2 、インジウムを加速電圧１〜１
００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ型ソ
ース・ドレイン層３６及びｐ型領域３４を作成する。こ
こで、３５と３６の距離及び３３と３４との距離はトン
ネルリーク電流が流れる程度、０ｎｍ〜０．３μｍ程度
とする。
【０１２３】さらに、シリサイドを３３及び３６上のソ
ース・ドレイン上に選択的に形成するために、例えば全
面にシリコン酸化膜からなる絶縁膜４３を０．０１〜１
μｍの厚さで堆積後、リソグラフィとエッチングによっ
て、層３４及び層３５上に膜４３が残るようパターニン
グする。その後、例えばＣｏかＴｉを０．０１〜０．３
μｍ全面堆積し、４００度以上の熱工程を経ることによ
って選択的にソース・ドレイン上にＣｏＳｉ又はＴｉＳ
ｉを形成し、残った金属をエッチングによって取り除き
図２２（ｃ）の形状を得る。
【０１２４】この後は図示しないが、層間絶縁膜を堆積
した後、リソグラフィーと反応性イオンエッチングによ
り配線コンタクト４４を形成、さらに例えばＡｌやＷか
らなる金属を堆積し、上部の配線層を形成して完成す
る。
【０１２５】図２１の構成の変形例としては、例えばシ
リサイド層３７を設けない図２３（ａ）の構成が挙げら
れる。この構成では、コンタクト４４を基板と異なる導
電タイプのソース・ドレイン層３３又は３６に接続し、
基板と同じ導電タイプのソース・ドレイン層３４又は３
５には接続しないことが必要である。図２３（ａ）の変
形例では、従来のＣＭＯＳプロセスから工程増加なしに
構造を作成でき、シリサイド金属原子混入による応力の
増大や、欠陥形成又は接合リークの悪化もない。
【０１２６】さらに、他の変形例としては、絶縁体層４
２上に形成した半導体薄膜をトランジスタ活性領域とし
た図２３（ｂ）で示す変形例がある。この変形例で、半
導体薄膜の厚さは、例えば、０．０５μｍから１μｍ程
度の厚さで、ソース・ドレイン層３３，３６の拡散容量
低減のために、ソース・ドレイン層が形成する空乏層が
達する程度の深さであることが望ましい。この構成で
は、個々のトランジスタ領域は素子分離領域３８で完全
に分離されるため、個々のトランジスタのボディ電位を
制御しやすい構造と言える。
【０１２７】（実施形態３）表面チャネルｎ型トランジ
スタのしきい値Ｖthは、εi をゲート絶縁膜の誘電率と
して、Ｖth＝２φF ＋ＶFB−ＱB ｔi ／εi で与えられ
る。ここで、しきい値を低下させて、アクティブ時の電
流駆動能力を向上するには、ｐ型ウェルの空乏層中のア
クセプタ面密度（−ＱB ）を減少させればよい。この方
法としては、例えばｎ型ソース・ドレイン電極とｐ型ウ
ェル間で順バイアスになる方向に基板バイアス電圧を印
加すればよい。ところが、アクティブ時に異なる導電型
の接触した複数ウェルが形成された構造で順バイアス印
加を行うと、ラッチアップやウェル電圧が不安定になる
問題が生じ、特に順バイアス印加時に問題となる。これ
を以下に説明する。
【０１２８】図２４（ａ）は接触したウェルに形成され
た相補型ＭＩＳ回路の素子構造断面を示している。前述
した実施形態と同一部分には同一の符号を付して、その
詳しい説明は省略する。図２４（ａ）において、電極４
５はｐウェル３１に形成されたｎ型ＭＩＳＦＥＴのソー
ス・ドレイン電極の一方であり、０Ｖに接続されてい
る。電極４６' はｎウェル３２に形成されたｐ型ＭＩＳ
ＦＥＴのソース・ドレイン電極の一方であり、ｐ型半導
体からなり、ＶDDに接続されている。また、ｐ型ウェル
３１とｎ型ウェル３２は、ｐ層４７を介してｐｎ接合が
形成されている。ここで、ｐ型ウェル３１とｎ型ウェル
３２は直接接触していてもよいし、接触していなくても
よい。また、ｎ型ウェル３２はｎ型ウェル電極３５を介
してＶss発生回路８に、ｐウェル３１はｐ型ウェル電極
３４を介してＶBB発生回路７に接続されている。
【０１２９】ここで、ｐ型電極４６' ，ｎ型ウェル３
２，及びｐ層４７はｐｎｐ縦型トランジスタＱ１を形成
している。また、ｎ型ウェル３２，ｐ層４７，及びｎ型
電極４５はｎｐｎ横型トランジスタＱ２を形成してい
る。これらは互いにベース及びコレクタが接続され寄生
サイリスタ構造を形成し、図２４（ｂ）のような等価回
路を描くことができる。ここでαFP，αPNをそれぞれ、
Ｑ１，Ｑ２の順方向ベース接地直流電流増幅率、Ｉcoを
両トランジスタの逆方向飽和電流の和、Ｉw1をｎ型ウェ
ル３２からＶss発生回路８に流れる電流、Ｉs1をＶBB発
生回路７からｐ型ウェル３１へ流れる電流、さらに電源
ＶDDから流れ込む電流、即ちラッチアップを維持するた
めに必要な電流、いわゆる保持電流をＩH とすると、次
の式が成り立つ。
【０１３０】 ＩH ＝（Ｉco−αFP・Ｉw1−αFN・Ｉs1）／（αFP＋αFN−１） …（８） ここまでは公知であり、例えば文献（小柳光正著「サブ
ミクロンデバイスＩ」（丸善、１９８７年）p.182-183
）にも述べられている。また、一般にウェル深さより
も素子分離間隔が広い構成では、縦型トランジスタＱ１
の方がベース領域が横方向に形成されたＱ２よりもベー
ス幅が短いため、電流増幅率がより大きくなり、αFP＞
αFN＞０が成立する。
【０１３１】式（８）において、保持電流ＩH は大きい
方がラッチアップが起こりにくくなる。本発明者らは、
縦型トランジスタのベースとなる層３２を順方向にバイ
アスすると、横方向バイポーラトランジスタのベース、
つまりｐ層４７に同じ電流量を注入した場合よりもラッ
チアップが生じやすいことを見出した。これは、式
（８）及びαFP＞αFNの関係から、Ｉs1＝０かつＩw1＝
Ｉ0 （＞０）の条件の方が、Ｉw1＝０かつＩs1＝Ｉ
0 （＞０）の条件よりもＩH は小さくなることによる。
よって、ラッチアップを防止するには、縦型トランジス
タのベースとなる層を順バイアス条件にしないことが重
要となる。
【０１３２】そこで、基板を順方向にバイアスする場合
に、ラッチアップ耐性を持たせる１つの実施形態を図２
５に示す。図２５（ｂ）で示すように、縦方向に寄生ｐ
ｎｐトランジスタＱ１のベース端子とショットキーバリ
アダイオード４９のカソード端子が接続され、ショット
キーバリアダイオード４９のアノード端子が電源ＶDD端
子と接続されており、このダイオード４９は縦方向に寄
生トランジスタが形成されるウェルに選択的に形成され
ている。
【０１３３】例えば、ｎ型半導体に対するＳｉのショッ
トキーバリアダイオードの順方向電圧ＶSFは０．３〜
０．４Ｖと、Ｓｉのｐｎ接合の順方向電圧（〜０．６
Ｖ）よりも低い。そこで、ｎ型ウェル３２はＶDDに比べ
（ＶDD−ＶSF）以下にはならないため、ｐ型ＭＩＳＦＥ
Ｔのソース・ドレイン層４６，４６' からの注入される
電流を抑えることができ、ラッチアップが起こりにくく
なる。また、ショットキーバリアダイオードは多数キャ
リアデバイスでｐｎ接合ダイオードのように空間電荷層
の電荷蓄積を伴わないので、電源電圧の変動にも高速に
追従し動作する。さらに、ショットキー接合では、ｎ型
ウェルに対する多数キャリアである電子が電流に寄与す
るので、ｐｎ接合で注入される正孔よりもラッチアップ
が起こりにくい。
【０１３４】図２５（ａ）に図２５（ｂ）で示した回路
の素子構造断面の例を示す。この図は、基本的には図２
４（ａ）と同じであるが、ｎ型ウェル３２に形成された
ｐ型ＭＩＳＦＥＴのＶDDに接続されるｐ型半導体からな
るソース・ドレイン電極の一方４６' の上に金属又は導
電性金属−半導体化合物膜４８がオーミック接触となる
ように形成されている。さらに、金属又は導電性金属−
半導体化合物膜４８はｎ型ウェル３２上にも形成され、
ｎ型ウェル３２とショットキー接合を形成している。導
電性膜４８のｎ型ウェル上の部分は、ソース・ドレイン
電極の一方４６' に接して形成されてもよいし、分離し
た領域として、ソース・ドレイン電極と同じ導電性を持
つ電極を新たに形成し、該電極とｎ型ウェル間とでショ
ットキーバリア接合を形成してもよい。
【０１３５】導電性膜４８の材料としては、例えばＷ，
ＴｉＳｉ，ＴｉＮ，Ｔｉ，ＷＳｉ，ＣｏＳｉ，Ａｌを用
い、ｎ型ウェル３２の基板表面濃度を１０18ｃｍ-3以下
にすれば形成することができる。例えば、ＴｉＳｉやＣ
ｏＳｉでソース・ドレイン電極の上にシリサイド形成す
る場合には、そのシリサイドプロセスでショットキーバ
リアダイオード４９を形成することができ、シリサイド
プロセスを用いた論理回路形成工程に対して製造工程の
増加なく本実施形態を実現できる。
【０１３６】この実施形態の変形例としては、図２６
（ｂ）のように、ショットキーバリアダイオードを、例
えばｐｎ接合のビルトインポテンシャル（built-in pot
ential）が前記ウェルとソース・ドレイン接合よりも小
さいｐｎ接合ダイオードで置き換えてもよい。この例と
しては、例えばＧｅを注入したシリコン上に形成したｐ
ｎ接合ダイオードや、ドーパント不純物添加量を、例え
ば１０18ｃｍ-3より多くし、バンドギャップナローイン
グを生じさせたｐｎ接合ダイオードが挙げられる。
【０１３７】図２６（ａ）に図２６（ｂ）で示した回路
の素子構造断面の例を示す。この図は、基本的には図２
４（ａ）と同じであるが、ｎウェル３２に形成されたｐ
型ＭＩＳＦＥＴのＶDDに接続されるｐ型半導体からなる
電極４６' とｎウェル３２の両方の領域に渡って、例え
ばＧｅが１０18〜１０22ｃｍ-3程度添加されＳｉＧｅ層
５１が形成されている（図中の破線部分）。なお、電極
４６' は、ソース・ドレイン層と共用してもよいし、分
離して形成されてもよい。ここで、ｐ型電極４６，４
６' に対するｎウェル３２のビルトインポテンシャル
は、層５１が形成されていない場合よりも、層５１が形
成されている場合に低くなるようにする。
【０１３８】このような条件において、例えばｎ型半導
体に対する５１層を介した順方向電圧ＶSFは、ＳｉＧｅ
のバンドギャップがＳｉより狭いため、Ｓｉのｐｎ接合
の順方向電圧（〜０．６Ｖ）よりも低くなる。そこで、
Ｎウェル３２はＶDDに比べ（ＶDD−ＶSF）以下にはなら
ないため、ｐ型ＭＩＳＦＥＴのソース・ドレイン層４６
からの注入される電流を抑えることができ、ラッチアッ
プが起こりにくくなる。
【０１３９】基板を順方向にバイアスする場合に、ラッ
チアップ耐性を持たせる他の実施形態を図２７に示す。
図２７（ｂ）で示すように、縦方向に寄生ｐｎｐトラン
ジスタＱ１のベース端子にｐ型ＭＩＳＦＥＴ５０のソー
ス・ドレイン端子の一方とゲート電極が接続され、ＭＩ
ＳＦＥＴ５０の他のソース・ドレイン端子の一方が電源
ＶDD端子と接続されている。このＭＩＳＦＥＴ５０のし
きい値をＶthp とし、｜Ｖthp ｜はｐｎ接合の順方向電
圧よりも低くしておく。すると、ＶDD−Ｖthp以下でト
ランジスタ５０が導通状態になり、ｎ型ウェル３２はＶ
DDに比べ（ＶDD−Ｖthp ）以下にはならないため、ｐ型
ＭＩＳＦＥＴのソース・ドレイン層４６，４６' からの
注入される電流を抑えることができ、ラッチアップが起
こりにくくなる。
【０１４０】図２７（ａ）に図２７（ｂ）で示した回路
の素子構造断面の例を示す。この図では、ｎウェル３２
に形成されたｐ型ＭＩＳＦＥＴのＶSS発生回路に、ＭＩ
ＳＦＥＴ５０のゲート電極４１とソース・ドレイン電極
４６が接続され、ＭＩＳＦＥＴ５０のソース・ドレイン
電極の他の一方である４６' にＶDDが形成されている。
この構造では、他のｐ型ＭＩＳＦＥＴ５と同じプロセス
で電圧クランプトランジスタ５０を形成でき、製造工程
を増加させずに回路を形成できる。
【０１４１】（実施形態４）異なる導電型の接触した複
数ウェルが形成された構造で、アクティブ状態とスタン
ドバイ状態との遷移で、実施形態３の問題以外にも、独
立した基板バイアス回路を複数ウェルに接続した場合、
ラッチアップやウェル電圧が不安定になる問題が生じる
ことを本発明者らは見出した。このことを以下に説明す
る。
【０１４２】図２８（ａ）は異なる２つのウェルが接し
たＭＩＳＦＥＴの素子構造断面で、図２４（ａ）と同一
の構造なので、詳細は省略する。この構造において、ｐ
型層４７とｎ型ウェル３２とが大きな拡散容量Ｃ1 を有
している。ここで、ｎ型ウェル３２はｎ型ウェル電極３
５を介してＶss発生回路８に、ｐウェル３１はｐ型ウェ
ル電極３４を介してＶBB発生回路７に接続されている。
【０１４３】ここで、図２８（ｂ）で示すように、ＶBB
発生回路の電圧はアクティブ状態からスタンドバイ状態
に変化するにつれ、Ｖactive1 からＶstandby1に下降す
るとし、Ｖss発生回路の電圧はＶactive2 からＶ
standby2に上昇するとする。図２８（ｂ）では、これら
は両ウェルに容量性結合がないものとしての出力を示し
ている。ここで、ＶBB発生回路の電圧の単位時間当たり
の減少量をΔＶ／Δｔとし、ｎ型ウェル３２の全容量を
Ｃtot とすると、Ｖss発生回路８の電流供給能力がＶBB
発生回路７の電流供給能力よりも非常に小さい場合、ｎ
型ウェル３２はｐ型層４７とｎ型ウェル３２の容量結合
によって、（ΔＶ／Δｔ）・（Ｃ1 ／Ｃtot ）だけ電位
減少する。このため、ｎ型ウェル３２の電位がＶ
active2 よりも下がるため、よりｎ型ウェル３２が順方
向にバイアスされラッチアップが生じる。
【０１４４】逆に、スタンドバイ状態からアクティブ状
態に変化する場合には、ＶBB発生回路７の電流供給能力
よりも非常に小さい場合、ｎ型ウェル３２の電位がＶ
standb y2よりも逆方向にバイアスされ、ゲートに印加さ
れる電界が増大し、ゲート絶縁膜の耐圧劣化や、スイッ
チング時間の増大、ｎ型ＭＩＳＦＥＴのソース・ドレイ
ン電流４６，４６’とｎ型ウェル３２とのブレークダウ
ン現象を引き起こす。
【０１４５】以上の問題点、特にラッチアップの問題点
を解決する実施形態の回路を図２９に示す。図２９
（ａ）で示すように、ｎ型ウェル３２とショットキーバ
リアダイオード４９のカソード端子が接続され、このシ
ョットキーバリアダイオード４９のアノード端子がｐ型
ウェル３１又はｐ型層４７に接続されている。このダイ
オード４９は縦方向に寄生トランジスタが形成されるウ
ェルに選択的に形成されている。例えば、ｎ型半導体に
対するＳｉのショットキーバリアダイオードの順方向電
圧ＶSFは０．３〜０．４Ｖと、Ｓｉのｐｎ接合の順方向
電圧（〜０．６Ｖ）よりも低い。
【０１４６】そこで、ｐ型ウェル３１のｎ型ウェル３２
に対する順方向電圧はＶSF以上にはならないため、図２
９（ｂ）のタイミングチャートで示すように、アクティ
ブ状態からスタンドバイ状態に変化する場合にラッチア
ップが起こりにくくなる。また、ショットキーバリアダ
イオードは多数キャリアデバイスでｐｎ接合ダイオード
のように空間電荷層の電荷蓄積を伴わないので、電源電
圧の変動にも高速に追従し動作する。さらに、ショット
キー接合では、ｎ型ウェルに対する多数キャリアである
電子が電流に寄与するので、ｐｎ接合で注入される正孔
よりもラッチアップが起こりにくい。
【０１４７】図３０に図２９（ａ）で示した回路の素子
構造断面の例を示す。この図は、基本的には図２４
（ａ）と同じであるが、ｎ型ウェル３２の上に金属又は
導電性金属−半導体化合物膜４８がオーミック接触とな
るように形成され、ｎ型ウェル３２とショットキーバリ
ア接合を形成している。導電性膜４８はさらに、ＶBB発
生回路７と接続されている。導電性膜４８の材料として
は、例えばＷ，ＴｉＳｉ，ＴｉＮ，Ｔｉ，ＷＳｉ，Ｃｏ
Ｓｉ，Ａｌを用い、ｎ型ウェル３２の基板表面濃度を１
０18ｃｍ-3以下にすれば形成することができる。例え
ば、ＴｉＳｉやＣｏＳｉでソース・ドレイン電極の上に
シリサイド形成する場合には、そのシリサイドプロセス
でショットキーバリアダイオード４９を形成することが
でき、シリサイドプロセスを用いた論理回路形成工程に
対して製造工程の増加なく本実施形態を実現できる。
【０１４８】この実施形態の変形例としては、ショット
キーバリアダイオードを、例えば前記図２６（ｂ）で説
明したのと同様に、ｐｎ接合のビルトインポテンシャル
が前記ウェルとソース・ドレイン接合よりも小さいｐｎ
接合ダイオードで置き換えてもよい。
【０１４９】基板を順方向にバイアスする場合に、ラッ
チアップ耐性を持たせる他の実施形態を図３１に示す。
図３１（ｂ）で示すように、ｎ型ウェル３２にｐ型ＭＩ
ＳＦＥＴ５”のソース・ドレイン端子の一方とゲート電
極が接続され、ＭＩＳＦＥＴ５”の他のソース・ドレイ
ン端子の一方がｐ型ウェル３１と接続されている。この
ＭＩＳＦＥＴ５”のしきい値をＶthp とし、｜Ｖthp ｜
はｐｎ接合の順方向電圧よりも低くしておく。すると、
ＶDD−Ｖthp 以下でトランジスタ５”が導通状態にな
り、ｎ型ウェル３２とｐ型ウェル３１との間の順方向電
圧はＶthp 以上にはならないため、図２９の実施形態と
同様にラッチアップを抑えることができる。
【０１５０】図３１（ａ）では、ｐ型ウェル３１にｎ型
ＭＩＳＦＥＴ４”のソース・ドレイン端子の一方とゲー
ト電極が接続され、ＭＩＳＦＥＴ４”の他のソース・ド
レイン端子の一方がｎ型ウェル３２と接続されている。
このＭＩＳＦＥＴ４”のしきい値をＶthn とし、Ｖthn
はｐｎ接合の順方向電圧よりも低くしておく。すると、
Ｖthn 以上でトランジスタ４”が導通状態になり、ｎ型
ウェル３２とｐ型ウェル３１との間の順方向電圧はＶ
thn 以上にはならないため、図２９の実施形態と同様に
ラッチアップを抑えることができる。
【０１５１】これら図３１（ａ）（ｂ）の構造では、他
のＭＯＳＦＥＴ４５と同じプロセスで電圧クランプトラ
ンジスタ４”，５”を形成でき、製造工程を増加させず
に回路を形成できる。
【０１５２】さらに、図３２に、両ウェルの電位差を固
定するために、前記２つのウェルを短絡するスイッチ回
路５２を設けた例を示す。図３２では、アクティブ／ス
タンドバイ制御入力からアクティブからスタンドバイ、
又はスタンドバイからアクティブへ変化するエッジを検
出回路５４が接続され、さらにその出力からパルス発生
回路５３が接続され、さらに、その出力がスイッチ回路
５２の入力に接続されている。
【０１５３】このスイッチ回路５２は図３３のタイミン
グチャートように、アクティブからスタンドバイ、又は
スタンドバイからアクティブへ変化する時に、前記２つ
のウェルの電位を短絡するよう動作し、ｎ型ウェル３２
とｐ型ウェル３１との電位を等しくする方向に働く。例
えばｎ型ウェル３２については、スタンドバイ時にｐ型
ウェル３１の方がより負にバイアスされているので、結
果として、活性状態に変化した場合、両ウェルを接続し
ない場合に比べてｎ型ウェル３２の電位は低下し、ウェ
ル間容量結合によるオーバーシュート及びアンダーシュ
ートを抑えることができる。
【０１５４】勿論、パルス発生回路については、一定パ
ルス幅を発生するワンショットパルス発生回路の他に、
出力電圧を制御入力としてパルス幅を変調する回路を使
ってもよい。
【０１５５】上記までの実施形態４では、両ウェル間に
形成されたコンデンサを短絡しているので、電源線に放
出する電荷量がバイアス回路を単独に形成した場合より
も少なく、より電源線を微細化・エレクトロマイグレー
ションに対する高信頼性化を保つことができる。
【０１５６】また、外部電源供給する電荷量を減らすこ
とができるので、より低消費電力化が可能になる。さら
に、電源ノイズを小さくできるので、より低ノイズの回
路を実現できる。
【０１５７】また、別の変形例としては、図３４のよう
に、例えば第２のバイアス発生回路８の出力のウェル電
圧を制御入力として、もう一方のバイアス発生回路７の
出力を制御に用い、第１のバイアス発生回路７の駆動力
を制御してもよい。第２のバイアス回路８の回路構成に
ついては、例えばバイアス回路をチャージポンプ回路で
構成し、その発振器の周波数やデューティ比を電圧制御
入力として制御すればよい。
【０１５８】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、主にｐ型層４７に
形成されたｐ型ウェル３１及びｎ型ウェル３２について
示したが、ｎ型層４７形成されたｐ型ウェル３１及びｎ
型ウェル３２についてもＣＭＯＳ回路については、全く
相補的に同様に成立する。
【０１５９】実施形態では、絶縁膜３８，４０，４３の
形成法としては、熱酸化による酸化膜形成法、３０ｋｅ
Ｖ程度の低加速エネルギーで酸素を注入した酸化膜を形
成してもよいし、絶縁膜を堆積する方法で形成してもよ
いし、シリコン窒化膜を堆積する方法、これらを組み合
わせてもよい。また、素子分離膜や絶縁膜形成法自身
は、シリコンをシリコン酸化膜やシリコン窒化膜に変換
するこれら以外の方法、例えば酸素イオンを堆積したシ
リコンに注入する方法や、堆積したシリコンを酸化する
方法を用いてもかまわない。また、勿論、この絶縁膜に
シリコン窒化膜その他タンタル酸化膜、チタン酸化膜、
チタン酸ストロンチウムやチタン酸バリウム、チタン酸
ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜
またはそれらの複合膜を用いることもできる。
【０１６０】実施形態としては、素子分離絶縁膜３８と
してトレンチ分離の素子分離を用いた例を示したが、Ｌ
ＯＣＯＳ素子分離膜や、リセスド（Recessed）ＬＯＣＯ
Ｓや改良ＬＯＣＯＳ法、トレンチ分離の素子分離やフィ
ールドシールド分離を用いてもよいし、これらを組み合
わせてもよい。
【０１６１】実施形態では、ｐ型Ｓｉ基板上に半導体構
造を形成したが、代わりにｎ型Ｓｉ基板やＧａＡｓ基
板、ＩｎＰ基板を用いてもよい。
【０１６２】さらに、配線３９及びゲート電極４１は、
多結晶シリコン以外の単結晶シリコン、ポーラスシリコ
ン、アモルファスシリコン、ＳｉＧｅ混晶、ＧａＡｓ，
Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄの金属あるい
はシリサイドを用いることもできる。また、これらの積
層構造にしてもよい。
【０１６３】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
【０１６４】（実施形態５）図３７は、本発明の第５の
実施形態に係わるインバータの回路構成例を示す図であ
る。図３７において、ｎ型ＭＩＳＦＥＴ（Ｑ２）は、ゲ
ート電極と基板電極が接続され、ＧＳＴトランジスタと
なっている。なお、以下の実施形態においては、基板電
極と便宜的に表記した電極は、ＳＯＩ（silicon-On-Ins
ulator）構造上の部分空乏化トランジスタにおけるボデ
ィ電極や、チャネル下に形成したバックゲート電極を代
わりに用いても構わない。
【０１６５】ここで図３７において、Ｑ２のソース電極
は、リーク電流を低減させるｎ型ＭＩＳＦＥＴトランジ
スタ（Ｑ３）のドレイン電極と接続されている。Ｑ３の
ソース電極は、電流供給ノード１０６と接続されてい
る。さらに、Ｑ３の基板電極は、基板電圧供給ノード１
０７と接続されている。このノード１０７の電圧は、ア
クティブとスタンドバイ時に２つの電圧の定常値を持
ち、例えば電圧源１０４と接続されている。また、この
電圧源１０４はアクティブとスタンドバイ時を制御する
ための制御入力ノード１０５と接続されている。
【０１６６】制御入力ノード１０５は遅延回路１１３を
介してノード１０３と接続され、ノード１０３はＱ３の
ゲート電極と接続されている。このノード１０３は、基
板電圧がアクティブ時の電圧範囲に入る場合にＶactive
となっており、基板電圧がより負になり、前記範囲から
外れしきい値上昇のため高速動作ができない場合にはＶ
standby となるように形成されている。そこで、このノ
ード１０３を、例えば高速動作が必要な回路のアクティ
ブ動作を保証するアクティブ／スタンドバイ制御信号と
して用いることができる。
【０１６７】トランジスタＱ３は、トランジスタＱ２の
ソース電圧の切り替え回路となっており、Ｑ３のスタン
バイ時のしきい値電圧をＱ２のしきい値電圧よりも高く
することによって、スタンバイ時のリーク電流を小さく
することができる。また、電流駆動能力を向上させるた
めには、アクティブ時のＱ３のしきい値電圧をＱ２のし
きい値電圧よりも低くすることが望ましい。
【０１６８】なお、Ｑ２のドレイン電極は、Ｑ１のソー
ス又はドレイン電極と接続されている。また、Ｑ１のゲ
ート電極とＱ２のゲート電極が接続され、Ｑ１はＱ２と
異なる伝導性のキャリアを用いたＭＩＳＦＥＴ、即ちｐ
型ＭＩＳＦＥＴとなっており、Ｑ１とＱ２でＣＭＯＳイ
ンバータを構成している。
【０１６９】次に、図３９を用いて本回路の動作を説明
する。まず、制御ノード１０５がスタンバイ状態の電圧
からアクティブ時の電圧に変化するとする。制御ノード
１０５のスタンバイ時の電圧及びアクティブ時の電圧
は、０ＶからＶDDの間にあることが、他の論理回路との
電圧の整合性から電圧レベルの変換が不要で望ましく、
例えばスタンバイ時の電圧Ｖstandby としては０Ｖと
し、アクティブ時の電圧ＶactiveとしてはＶDDとする。
このため、電圧源１０４の出力電圧、即ちノード１０７
の電圧は、アクティブのＶactive2 からスタンバイの値
Ｖstandby2へ基板電極とソース電極がより逆方向にバイ
アスされる方向に変化する。
【０１７０】ここで、ノード１０７のＶactive2 とＶ
standby2との電圧差は、ＶDDよりも大きくなることが高
い駆動力を維持し、リーク電流を小さくするのに望まし
く、基板バイアスをスタンドバイ時に例えば−３ＶDDか
ら０Ｖ、アクティブ時に０Ｖから０．２５Ｖ程度の正の
電圧を印加することが望ましい。
【０１７１】図４０にＱ２とＱ３の基板バイアスを固定
した従来例を示す。ここで、Ｑ２，Ｑ３のしきい値をＶ
th1 ，Ｖth2 とし、チャネル幅Ｗ1 ，Ｗ2 とする。従来
例では、サブスレッショルドリーク電流を減少させ、Ｗ
2 を小さく保ちチップ面積を小さくするのは困難である
ことをまず説明する。図４０では、ｎ型ＭＩＳＦＥＴ
（Ｑ２）のソース電極は、スタンバイリーク電流を低減
させるｎ型ＭＩＳＦＥＴ（Ｑ３）のドレイン電極とつな
がっている。また、Ｑ３のソース電極は電流供給ノード
１０６と接続されている。さらに、Ｑ３の基板電極は基
板電圧供給ノード１０７と接続されている。このノード
１０７の電圧は、アクティブとスタンドバイ時に変化し
ない電源、例えば電圧源１０４と接続されている。ま
た、ノード１０３は、アクティブ／スタンドバイ制御入
力と接続されており、アクティブ時にはＶDDとなり、ス
タンドバイ時には０Ｖとなるとする。
【０１７２】この従来の構造は、例えば文献（S.Mutoh
te al."1-V Power Supply High-Speed Digital Circuit
Technology with Multi-Threshold Voltage CMOS",IEE
E J.Solid-State Circuits,vol.30,no.8,pp.847-854,Au
g.1995）で公知である。この従来構造では、Ｑ３の基板
電圧ノード１０７の電圧が電圧源１０４に接続され固定
されており、Ｑ３のしきい値Ｖth2 が固定されているこ
と、及びＱ２の基板電圧も固定され、しきい値Ｖth1 も
固定されていることが本発明と異なる。
【０１７３】図４１に、Ｖth1 ＝０．２ＶDDとし、Ｑ
２，Ｑ３のサブスレッショルドスイング係数を共に１０
０ｍＶ／decadeとし、Ｑ２のソース電圧上昇による基板
バイアス効果を無視した必要なチャネル幅比Ｗ2 ／Ｗ1
のシミュレーション結果を示す。ここで、アクティブ時
のサブスレッショルドリーク電流による消費電力を、Ｑ
１，Ｑ２によるＣＭＯＳインバータの負荷容量のスイッ
チング電流による消費電力より十分小さく、例えば１０
％程度に抑制する条件から、かつインバータの遅延時間
を短くする条件から、Ｖth1 は従来典型的には０．１〜
０．３ＶDDと選ばれる。そこでここでは、０．２ＶDDと
した。
【０１７４】図４１の横軸は、電源電圧ＶDDで正規化し
たＱ３のしきい値Ｖth2 を、縦軸はＱ２に比較したＱ３
のチャネル相対幅を示す。Ｑ３を挿入すると、Ｑ２のソ
ース側の直列抵抗が増大し、Ｑ２の飽和電流が減少しゲ
ート遅延時間が増大する。このゲート遅延時間増大をＱ
３挿入がない場合の９５％に保つための条件を、図４１
の実線で示す。また、図４１の点線は、スタンバイ時の
リーク電流を、Ｑ３を挿入しない場合に比較して１／１
０００に減少させるのに必要な条件である。
【０１７５】これらの両条件を満たすには、チャネル幅
の比Ｗ2 ／Ｗ1 が４５以上が必要とされる。よって、Ｑ
２に比較しＱ３が大面積を有することとなり、高集積化
は困難となる。さらに、図４１の破線は、スタンバイ時
のリーク電流を、Ｑ３を挿入しない場合に比較して１／
１００００に減少させるのに必要な条件である。これら
の両条件を満たすには、チャネル幅の比Ｗ2 ／Ｗ1 が７
０以上が必要とされ、従来例では、サブスレッショルド
リーク電流を小さく保ち、高集積化を行うのは困難とな
る。
【０１７６】一方、図３７に示す本実施形態では、Ｑ２
としてＧＳＴトランジスタを用いている。このためこの
構造では、ゲートに正電圧ＶDDが印加された場合には、
基板にも正電圧が印加される。よって、基板バイアス効
果によって、この時基板電圧を０Ｖと保った場合よりも
しきい値が低下し、アクティブ時の電流駆動能力がより
上昇する。また、ゲート電圧が０Ｖの場合には、基板電
圧も０Ｖとなるため、基板バイアス電圧を０Ｖと保った
場合のリーク電流となる。よって、Ｑ２の基板バイアス
電圧を一定値に固定した従来例よりもＯＮ／ＯＦＦ比が
向上し、アクティブ時のサブスレッショルドリーク電流
を小さく、かつアクティブ時の電流駆動能力を大きくす
るようにしきい値を設定することができる。
【０１７７】また、図４０の従来例のＱ３の基板バイア
スを変化させない場合と比較すると、本実施形態ではア
クティブ時にＱ３の基板バイアスを制御し、スタンバイ
時よりも基板バイアス電圧を、基板とソース電極との間
の電圧方向がより順方向となるように印加している。よ
って、基板バイアス効果によって、アクティブ時にはＱ
３のしきい値を低く、スタンバイ時にはＱ３のしきい値
を高くすることができる。よって、アクティブ時にはＱ
３のしきい値を低くし、チャネル幅の比Ｗ2 ／Ｗ1 が小
さくても、Ｑ２のソース側の直列抵抗が増大を防ぎ、ゲ
ート遅延時間の増大を抑え、かつＱ３の面積を抑えて高
集積化を実現することができる。
【０１７８】さらに、スタンバイ時にはＱ３のしきい値
を高くし、サブスレッショルドリーク電流を小さく保つ
ことができる。例えば、Ｗ2 ／Ｗ1 ＝２０とし、スタン
バイ時のＱ３のしきい値を０．８ＶDDとし、アクティブ
時のＱ３のしきい値を０．１ＶDDとすれば、スタンバイ
時のリーク電流をＱ３を挿入しない場合に比較して１／
１００００以下にし、かつアクティブ時の駆動電流をＱ
３を挿入しない場合の９５％以上に保つことができるこ
とが、図４１から読み取れる。このスタンドバイ時の低
リーク電流とアクティブ時の高駆動電流の特性は、基板
バイアス電圧を固定し、リーク電流遮断トランジスタＱ
３のゲート電圧入力が０ＶからＶDDの間で変化するトラ
ンジスタでは得ることが非常に困難である。
【０１７９】以上から、本実施形態の構造を用いること
により、リーク電流による消費電力が小さくかつ高速に
動作する回路を実現できる。よって、本発明のＧＳＴト
ランジスタと基板バイアス変化トランジスタを縦続接続
した構造では、従来例の基板バイアスの変化のないトラ
ンジスタを縦続接続した構造よりもスタンドバイ時及び
アクティブ時の両方で貫通電流を減少させ、アクティブ
時に電流駆動能力を確保できる。さらに、後述する実施
形態６と比較して、Ｑ３のゲート電極に接続されたノー
ド１０３の電圧が０ＶからＶDDであり、論理回路に用い
られる電圧範囲に限られているため、ゲート電極に電圧
を印加するためのバイアス発生回路が必要なく、容易に
かつ素子数を少なく回路を構成することができる。
【０１８０】さらに、後述する実施形態６と比較して、
ゲート電圧範囲が０ＶからＶDDに限られ、ドレイン電圧
範囲が０ＶからＶDDに限られるので、Ｑ３のゲート絶縁
膜に印加される電圧が、ドレイン端において絶対値がＶ
DD以下に限られるため、ゲート絶縁膜のトンネルリーク
電流増大や耐圧破壊などの問題を起こすことも少ない。
【０１８１】なお、本実施形態において、通常、基板電
極ノード１０７はゲート電極ノード１０３に比較して大
きな容量を持ち、電圧源１０４の電流供給能力は、０Ｖ
やＶDD電源の供給ノード１０６，１０６’に比較して小
さいので、アクティブ状態の定常状態となるまで容量充
電のための時間遅れｔ２を生ずる。図３７の遅延回路１
１３は、基板電極ノード１０７が十分アクティブ電圧の
定常状態になってからゲート電極をアクティブ状態の電
圧にすることによって、アクティブ電圧で動作する回路
の基板バイアスが十分印加されていないことによる遅延
時間の増大を防ぐための回路である。この回路の遅延時
間ｔ１はｔ２よりも大きいことが動作安定のため望まし
く、遅延回路１１３を挿入することが望ましい。
【０１８２】さらに、負の電圧Ｖstandby2を発生させる
場合、Ｖactive2 を発生させる場合よりも電圧源１０４
の電流供給能力は一般的に小さいため、アクティブ状態
からスタンドバイ状態となるまでの時間ｔ３はスタンド
バイからアクティブ状態になるまでの時間ｔ２にくらべ
十分長くなる。例えば、文献（日経エレクトロニクス１
９９７年７月２８日号、１２５ページ）に、基板バイア
スを変化させる回路の遅延時間が実測されており、例え
ばｔ２は１μＳ以下、ｔ３は１００μＳ以上と報告され
ている。そこで、図３７の遅延回路１１３のアクティブ
からスタンドバイへの遷移時間ｔ４をｔ３よりも短くす
ることによって、アクティブ状態からスタンドバイ状態
への遷移時間内でＱ３を流れる貫通電流を減少させるこ
とができる。
【０１８３】ここで、遅延回路１１３の実現方法の例を
図３８（ａ）（ｂ）（ｃ）に示す。例えば、図３８
（ａ）に示すように、インバータを２個若しくは偶数個
直列にしてゲート遅延によって時間遅れｔ１を生成して
もよいし、図３８（ｂ）に示すように、図３８（ａ）の
インバータの間に、例えばＲＣ（抵抗１０８，キャパシ
タ１０９）からなる遅延回路を挿入してもよい。また、
図３８（ｃ）に示すように、入力ノード１０５との積を
とることによって、ノード１０３がＶactiveからＶ
standby になる時間ｔ４をＶstandby からＶactiveにな
る時間ｔ１よりも短縮してもよい。
【０１８４】次に、図４２に本施形態の変形例１を示
す。この変形例１は、Ｑ１の回路構成が本実施形態とは
異なっており、Ｑ１のゲート電極と基板電極１０２が接
続されＧＳＴトランジスタとなっており、入力はプリチ
ャージ反転入力と接続されている。ここで、Ｑ１とＱ２
の点線で囲まれた部分はダイナミックインバータを構成
しており、ダイナミックインバータについては、例えば
文献（S.Thompson et al.,1997 Symposium on VLSI Tec
hnology Digest of Technical Papers,p.69 ）で公知で
ある。
【０１８５】この回路では、まずプリチャージ反転入力
の電圧を低下させ、Ｑ１のトランジスタを導通状態にし
た後に、プリチャージ反転入力の電圧を上昇させ、Ｑ１
のトランジスタを遮断状態にし、Ｑ１とＱ２との接続ノ
ードに電荷を蓄積する。その後に、Ｑ２の入力に論理信
号を与えることにより、前記接続ノードの電荷を論理信
号に応じてＱ２でディスチャージすることによって、入
力の反転信号となる出力信号を得る。変形例１でも、本
実施形態のスタティックインバータと同様に、スタンド
バイ時及びアクティブ時の両方で貫通電流を減少させ、
アクティブ時に電流駆動能力を確保できる。また、ダイ
ナミックインバータの特徴、即ち入力がＱ２のゲートの
容量を駆動するだけでよく、Ｑ１のゲート容量を駆動す
る必要がなく高速動作可能な特徴がある。
【０１８６】次に、図４３に本実施形態の変形例２を示
す。この変形例２は変形例１と同様のダイナミック回路
である。ここで、Ｑ２のソース電極とＱ２’，Ｑ２”の
ソース電極とが接続されるよう、またＱ２のドレイン電
極がＱ２’，Ｑ２”とのドレイン電極が接続されるよう
にＧＳＴトランジスタを並列に接続することによって、
ＩＮ１，ＩＮ２，ＩＮ３を入力とした３入力ＮＯＲを実
現している。さらに、本変形例では変形例１と異なり、
Ｑ１としてＧＳＴトランジスタではなく基板バイアス変
化トランジスタを用いている。このようにすることによ
って、Ｑ１が導通状態になった場合に、Ｑ１とＱ２の接
続ノードからＱ１のドレイン電極から基板電極を通じて
流れるｐｎ接合順方向リーク電流を低減することができ
る。
【０１８７】さらに、図４４に変形例２と特性比較する
従来例のスタティック３入力ＮＯＲ回路を示す。従来例
の多入力（ここではｎ入力とする）ＮＯＲ回路では、１
入力のインバータと比較して、立ち上がり及び立ち下が
りの遅延時間を等しく、Ｑ２のチャネル幅をインバータ
と同じと設計すると、ｐ型ＭＩＳＦＥＴ（Ｑ１）のゲー
ト幅を約ｎ倍に大きく確保する必要がある。
【０１８８】これは、例えば図４４では、Ｑ１，Ｑ
１’，Ｑ１”が直列に接続されているので、単位チャネ
ル幅当たりのチャネル抵抗がＱ１単独の場合の約３倍と
なるためである。さらに、ｐ型ＭＩＳＦＥＴの単位チャ
ネル幅当たりの電流駆動能力はｎ型ＭＩＳＦＥＴのもの
に比較して小さいので、例えば１．３倍から２倍の幅の
ｐ型ＭＩＳＦＥＴを用意する必要がある。そこで、図４
４の多入力スタティックＮＯＲ回路の入力容量は、ｐ型
ＭＩＳＦＥＴのゲート容量の増加のため図４３の変形例
２よりも大きくなる。
【０１８９】図４５に、図４３と図４４との回路をファ
ンアウト１のインバータで駆動し、電源電圧ＶDDを変化
させて入力に対するゲート遅延時間を比較した結果を示
す。図４５において、実線が図４３のダイナミック回路
の遅延時間であり、破線が図４４のスタティック回路の
遅延時間であり、ダイナミック回路Ｑ２のしきい値を
０．３Ｖ、スタティック回路Ｑ２のしきい値は０．２Ｖ
DD以下を仮定しており、ダイナミック回路の方がしきい
値が高くＱ２を通じて流れるアクティブ時のサブスレッ
ショルド電流も小さい。この条件でも図４５に示すよう
に、図４３のダイナミック回路の方が０．５Ｖから０．
７Ｖの範囲で遅延時間が小さくなり、低消費電力かつ高
速動作が可能となるのが分る。
【０１９０】次に、図４６に本実施形態の変形例３を示
す。この例では、実施形態に加え、ｐ型ＭＩＳＦＥＴ
（Ｑ１）のソース電極にｐ型ＭＩＳＦＥＴ（Ｑ４）のド
レイン電極を接続し、Ｑ４のソース電極を電流供給ノー
ド１０６’に接続している。さらに、Ｑ４の基板電極は
基板電圧供給ノード１０７’と接続されている。このノ
ード１０７’の電圧は、アクティブとスタンドバイ時に
２つの電圧の定常値を持ち、例えば電圧源１０４’と接
続されている。また、この電圧源１０４’はアクティブ
とスタンドバイ時を制御するための制御入力ノード１０
５と接続されている。また、Ｑ３のゲート電極はインバ
ータ１１４を介してノード１０３と接続されている。
【０１９１】ノード１０３は、基板電圧がアクティブ時
の電圧範囲に入る場合にＶactiveとなっており、基板電
圧がより負になり、前記範囲から外れしきい値上昇のた
め高速動作ができない場合にはＶstandby となるように
形成されている。そこで、このノード１０３を、例えば
高速動作が必要な回路のアクティブ動作を保証するアク
ティブ／スタンドバイ制御信号として用いることができ
る。
【０１９２】トランジスタＱ４は、トランジスタＱ１の
ソース電圧の切り替え回路となっており、Ｑ４のスタン
バイ時のしきい値電圧をＱ１のしきい値電圧よりも高く
することによって、スタンバイ時のリーク電流を小さく
することができる。
【０１９３】この変形例３では、Ｑ１とＱ２の両方のソ
ース端子にリーク電流カット用トランジスタＱ３及びＱ
４を挿入しているので、入力がスタンバイ時に確定しな
いランダムな論理回路に適用できる。もちろん、ｐ型Ｍ
ＩＳＦＥＴＱ１のみリーク電流遮断トランジスタＱ４を
挿入しても、Ｑ１に対するリーク電流の低減効果は得ら
れる。
【０１９４】図４７は、本実施形態の構造を、１枚の半
導体ｐ型基板１３３上に実現した断面例である。図４７
において、１３０はｎ型ＭＩＳＦＥＴで形成された基板
バイアス変化トランジスタを示し、１３１はｎ型ＭＩＳ
ＦＥＴで形成されたＧＳＴトランジスタを、１３２はｐ
型ＭＩＳＦＥＴで形成されたＧＳＴトランジスタを示
し、これらは１枚の半導体ｐ型基板１３３上に形成され
ている。
【０１９５】ここで、図４７において、１２０は例えば
ＳｉＯ2 やＳｉＮで形成された素子分離領域を示し、こ
の素子分離領域１２０は、１２１で示すｐ型ウェル領域
及び１２２で示すｎ型ウェル領域を分離する程度深く形
成されており、その深さは、例えば０．０１〜２μｍ程
度とする。また、領域１２１及び領域１２２のウェハ内
部には、さらに深いｐ型ウェル領域１２３と深いｎ型ウ
ェル領域１２４が形成されている。これらの領域１２３
及び１２４は、ＧＳＴトランジスタ１３１間、１３２
間、及び１３１と１３２との間のウェル間分離を実現す
るためのものである。
【０１９６】ＧＳＴトランジスタの領域では、ｐ型ウェ
ル領域１２１の下部にはｎ型ウェル領域１２４が接する
ように形成されており、ｎ型ウェル領域１２２の下部に
はｐ型ウェル領域１２３が接するように形成されてい
る。また、ＧＳＴトランジスタの領域では、ｐ型ウェル
領域１２１とｐ型ウェル領域１２３とが分離して形成さ
れ、ｎ型ウェル領域１２２とｎ型ウェル領域１２４とが
分離して形成されている。これら構造によってＧＳＴト
ランジスタの領域では、それぞれのｐ型ウェル領域１２
１及びｎ型ウェル領域１２２に独立に基板バイアスが与
えられるようになっている。
【０１９７】また、ｎ型ＭＩＳＦＥＴ１３０の領域で
は、ｐ型ウェル領域１２１の下部にはｐ型ウェル領域１
２３が接するように形成されおり、隣接するＭＩＳＦＥ
Ｔ１３０でｐ型ウェル領域が連続して形成され、２つの
ＭＩＳＦＥＴ共通に基板バイアスを与えることが可能に
なっている。また、図示はしないが、ｎ型ウェル領域１
２２の下部にはｐ型ウェル領域１２４が接するように形
成されており、隣接するｐ型ＭＩＳＦＥＴ基板バイアス
変化トランジスタでｎ型ウェル領域が連続して形成さ
れ、複数のＭＩＳＦＥＴ共通に基板バイアスを与えるこ
とが可能になっている。
【０１９８】また、基板表面上には、ＭＩＳＦＥＴを構
成するために、ゲート絶縁膜１２８及びゲート電極１２
７、さらにゲート電極とソース・ドレイン電極を電気的
に絶縁を保ち寄生容量を小さくするための絶縁体領域１
２９がそれぞれ形成されている。さらに、ｎ型ＭＩＳＦ
ＥＴ１３０，１３１を構成する部分には、ソース・ドレ
イン電極となるｎ型層１２５がゲート電極１２７の両側
に形成され、ｐ型ＭＩＳＦＥＴ１３２を形成する部分に
は、ソース・ドレイン電極となるｐ型層１２６がゲート
電極１２７の両側に形成されている。また、深いｐ型ウ
ェル領域１２３への電気的バイアスを加えるために、浅
いｐ型ウェル領域１２１とｐ型層１２６’が形成されて
おり、これらは図の右端に示されている。また、深いｎ
型ウェル領域１２４への電気的バイアスを加えるため
に、浅いｎ型ウェル領域１２２とｎ型層１２５’が形成
されており、これらは図の左端に示されている。
【０１９９】本実施形態では、ＧＳＴトランジスタの深
いｎ型ウェル領域１２４が、基板バイアス変化トランジ
スタの深いｎ型ウェル領域１２４と接続して描かれてい
るが、勿論これらは互いに分離していてもよく、分離し
た場合には深いｎ型ウェル領域１２４のそれぞれに独立
に電位を加えることができる。
【０２００】また、本実施形態構造の従来にない特徴と
して、ｐ型ウェル領域１２３とｐ型基板１３３との間に
はｎ型ウェル領域１２４が形成されており、領域１２３
がｐ型基板１３３に対して独立に電圧印加ができるよう
になっている。ここで、上記構造では、ＧＳＴトランジ
スタ１３１が形成されているｐ型ウェル領域１２１より
もｎ型ウェル領域１２４の電圧を例えば０．１〜１Ｖ高
くし、それらに逆バイアスを加え、領域１２１と領域１
２４とのｐｎ接合容量を小さく保ち、寄生容量を小さく
保つことで高速化できる。
【０２０１】さらに、ＧＳＴトランジスタ１３２が形成
されているｎ型ウェル領域１２２よりもｐ型ウェル領域
１２３の電圧を例えば０．１〜１Ｖ低くし、逆バイアス
を加え、領域１２２と領域１２３とのｐｎ接合容量を小
さく保ち、寄生容量を小さく保つことでトランジスタ動
作を高速化できる。
【０２０２】これらは、基板１３３と独立に電圧を設定
することができ、各ｐ型ウェル領域１２３と各ｎ型ウェ
ル領域１２４を電気的に分離することができる。このた
め、同一チップ上に形成された他のｐ型ウェル領域１２
３やｎ型ウェル領域１２４から発生する少数キャリアが
分離された他のウェルに及ぶことなくラッチアップやソ
フトエラーの誤動作を防ぐことができる。また基板と、
回路や配線の容量的結合によって、電源投入時に基板電
圧が電源電圧方向に変動し、各ウェルがラッチアップす
る問題を防ぐことができる。
【０２０３】勿論、本構造では、ｐ型ウェル領域とｎ型
ウェル領域、及びｐ型基板の極性を全て逆にした構造で
もよい。
【０２０４】次に、図４８〜図５１を用いて、この半導
体構造の製造工程を説明する。まず、例えばボロン濃度
１０15ｃｍ-3のｐ型層１３３を形成した半導体を準備す
る。次いで、半導体領域の表面を酸化し、例えば０．０
１〜０．０５μｍの厚さのＳｉ酸化膜を作成する。さら
に、トレンチのマスク材となるシリコン窒化膜又はシリ
コン膜を、例えば０．０３〜０．５μｍ堆積する。
【０２０５】次いで、例えばトレンチ分離からなる素子
分離１２０を形成する。トレンチ分離の深さは、例えば
０．１〜２μｍの間とし、素子分離のトレンチを形成
後、例えばシリコン酸化膜又はシリコン窒化膜からなる
絶縁膜を０．１〜４μｍ堆積する。この後、半導体基板
１３３とシリコン酸化膜界面に比べ±０．３μｍの高さ
の範囲に入るようにエッチバック又はポリッシングによ
って素子分離トレンチ以外の部分を取り除く。次いで、
トレンチのマスク材を、例えば反応性エッチングによっ
て取り除く。
【０２０６】次いで、半導体領域の表面を酸化し、例え
ば０．０１〜０．０５μｍの厚さのＳｉ酸化膜又は窒化
膜１３４を作成する。次いで、レジスト１３５を全面に
塗布後にリソグラフィを行い、続いてボロンやインジウ
ムを、例えば加速電圧３０〜２０００ｅＶ、１０13〜１
０16ｃｍ-2イオン注入してｐ型ウェル領域１２３を形成
する。打ち込み深さは、少なくとも素子分離１２０の底
面より下にｐ型層が達する深さにし、複数の素子分離１
２０の下にｐ型ウェル領域が連続して形成されるように
する。
【０２０７】さらに、例えばリン又は砒素を、例えば加
速電圧５０〜２０００ｅＶ、１０13〜１０16ｃｍ-2イオ
ン注入してｐ型層より基板内部にあるｎ型ウェル領域１
２４を形成する。打ち込み深さは、ｐ型ウェル領域１２
３よりも基板内に形成されるようにする。リン又は砒素
は一価の正イオンではなく、二価の正イオンとして注入
し、加速電圧を下げてもよい。このようにして、図４８
に示す断面構造が形成される。
【０２０８】次いで、図４９に示すように、再びレジス
ト１３５を全面に塗布後にリソグラフィを行い、続いて
リン，砒素又はアンチモンを、例えば加速電圧３０〜２
０００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｎ型
ウェル領域１２４’を形成する。打ち込み深さは、少な
くとも素子分離１２０の底面より下にｎ型層が達する深
さにする。また、ｐ型ウェル領域１２３がｎ型ウェル領
域１２４及び１２４’に囲まれてｐ型基板１３３と電気
的に分離されるようにする。この後に、イオン注入欠陥
回復のための７００〜１１００℃、１０秒〜６０分程度
の熱工程を加えてもよい。
【０２０９】次いで、レジスト１３５を灰化して取り除
いた後、図５０に示すように、再びレジスト１３５を全
面に塗布後にリソグラフィを行い、続いてボロンやイン
ジウムを、例えば加速電圧３０〜５００ｅＶ、１０13〜
１０16ｃｍ-2イオン注入してｐ型ウェル領域１２１を形
成する。ここで、ｐ型ウェル領域１２１とｎ型ウェル領
域１２４との境界は、素子分離１２０の底面より表面に
近く形成されるようにする。このようにすることによっ
て、ＧＳＴトランジスタの個々のウェル分離が実現でき
る。ｐ型ウェル領域１２１とｐ型ウェル領域１２３と
は、間にｎ型層が挿入されることなく接触するよう形成
されるようにする。
【０２１０】このように形成することで、ｎ型ＭＩＳＦ
ＥＴのＧＳＴトランジスタ１３１の個々のウェルとウェ
ル分離、ｎ型ＭＩＳＦＥＴ基板バイアス変化トランジス
タ１３０のウェル、及び図の右端に示されているｐ型ウ
ェル領域１２３に対して電気的バイアスを加えるための
浅いｐ型ウェル領域１２１が同時に形成できる。
【０２１１】次いで、レジスト１３５を灰化して取り除
いた後、図５１に示すように、再びレジスト１３５を全
面に塗布後にリソグラフィを行い、続いてリン，砒素又
はアンチモンを、例えば加速電圧３０〜５００ｅＶ、１
０13〜１０16ｃｍ-2イオン注入してｎ型ウェル領域１２
２を形成する。ここで、ｎ型ウェル領域１２２とｐ型ウ
ェル領域１２３との境界は、素子分離１２０の底面より
表面に近く形成されるようにする。このようにすること
によって、ＧＳＴトランジスタの個々のウェル分離が実
現できる。ｎ型ウェル領域１２２とｎ型ウェル領域１２
４とは、間にｐ型層１２３が挿入されることなく接触す
るよう形成されるようにする。
【０２１２】このように形成することで、ｐ型ＭＩＳＦ
ＥＴのＧＳＴトランジスタ１３２の個々のウェルとウェ
ル分離、ｐ型ＭＩＳＦＥＴのウェル、及び図の左端に示
されているｎ型ウェル領域１２４に対して電気的バイア
スを加えるための浅いｎ型ウェル領域１２２が同時に形
成できる。ここで、図４７の左端の浅いｎ型ウェル領域
１２２では、勿論、ｐ型ＭＩＳＦＥＴで形成された基板
バイアス変化トランジスタを作ることが可能であり、こ
のｎ型ウェル領域１２２は基板１３３の電位とは独立に
電圧印加できることは明らかである。
【０２１３】本実施形態における製造工程上の新たな点
は、以上述べたように、僅か４つのリソグラフィマスク
を用いることで、ｐ型及びｎ型両方のＧＳＴトランジス
タのウェルを形成するのと同時に、ｐ型及びｎ型両方の
基板バイアス変化トランジスタのウェルを形成でき、さ
らにこれらがｐ型基板１３３と独立にバイアス電圧を印
加でき、さらにその電圧印加を行う端子を表面から取り
出せることにある。また、マスク数が少ないため、従来
に比較して工程短縮が可能になり、さらにＧＳＴトラン
ジスタと基板バイアス変化トランジスタの間の合わせず
れ精度を、本実施形態よりも多くのリソグラフィステッ
プを用いた場合よりも向上させることができ、よりチッ
プ面積を縮小することができる。
【０２１４】このため、本実施形態で説明した、基板バ
イアス変化トランジスタとＧＳＴトランジスタのＣＭＯ
Ｓ回路を単一チップ上に集積可能となり、よりチップ面
積を小さくし高速化することができる。
【０２１５】次いで、上記したウェル形成後に、イオン
注入欠陥回復のための７００〜１１００℃、１０秒〜６
０分程度の熱工程を加えてもよい。さらに、レジスト１
３５を灰化して取り除き、例えば弗化アンモニウム溶液
で絶縁膜１３４を剥離した後、半導体層の表面を、例え
ば３〜１００ｎｍ酸化又は窒化してゲート絶縁膜１２８
を形成し、ゲート電極１２７となる多結晶シリコン膜を
全面に堆積し、リン又はボロンをイオン注入してこれを
低抵抗化する。この上に、例えばシリコン酸化膜やシリ
コン窒化膜からなる絶縁膜１２９を１０〜３００ｎｍ全
面堆積してもよい。
【０２１６】さらに、リソグラフィーと反応性イオンエ
ッチングにより加工して、ゲート電極を形成する。例え
ば、シリコン酸化膜やシリコン窒化膜からなる絶縁膜１
２９を、例えば１〜３００ｎｍ全面堆積し、異方性イオ
ンエッチングによってゲート電極の側壁に選択的に残す
ようにする。この絶縁膜１２９は、ゲート上面と側面を
囲む形となり、ゲートとソース・ドレイン電極との短絡
を防ぎ容量性結合を弱くする働きがあり、より信頼性が
高く高速な論理回路が実現できる。
【０２１７】次いで、レジストを全面に塗布後にリソグ
ラフィを行い、例えばｎ型不純物である砒素，リン，又
はアンチモンを、例えば加速電圧１〜３０ｅＶ、１０13
〜１０16ｃｍ-2イオン注入してｎ型ソース・ドレイン層
１２５及びｎ型ウェルコンタクト層１２５’を作成す
る。さらに、レジストを全面に塗布後、リソグラフィを
行い、例えばｐ型不純物であるボロン又はＢＦ2 、イン
ジウムを加速電圧１〜３０ｅＶ、１０13〜１０16ｃｍ-2
イオン注入してｐ形ソース・ドレイン層１２６及びｐ型
ウェルコンタクト層１２６’を作成することにより、前
記図４７の形状を得る。
【０２１８】この後は図示しないが、例えばＣｏかＴｉ
を０．０１〜０．３μｍ全面堆積し、６００℃以上の熱
工程を経ることによってソース・ドレイン上に選択的に
ＣｏＳｉ又はＴｉＳｉを形成し、残った金属をエッチン
グによって取り除き、ソース・ドレインにシリサイドを
形成して低抵抗化してもよい。そして、層間絶縁膜を堆
積した後、リソグラフィーと反応性イオンエッチングに
より配線コンタクトを形成、さらに例えばＡｌやＷから
なる金属を堆積し、上部の配線層を形成して完成する。
【０２１９】本断面構造例として、例えば素子分離幅を
０．１μｍ、素子分離深さを０．２μｍとし、基板１３
３のボロン濃度を１×１０15ｃｍ-3とし、ｐ型領域より
基板側に形成されたｎ型ウェル領域１２４として、ピー
ク深さ０．５μｍ、ピーク濃度が２×１０17ｃｍ-3、ピ
ーク濃度の半分となる半値幅を０．１μｍとなるよう
に、例えばリンをイオン注入して形成する。さらに、ｐ
型ウェル領域１２３として、ピーク深さ０．２５μｍ、
ピーク濃度が５×１０17ｃｍ-3、ピーク濃度の半分とな
る半値幅を０．０７μｍとなるように例えばボロンをイ
オン注入して形成する。加えて、ｎ型ウェル領域１２
４’として、ピーク深さ０．２５μｍ、ピーク濃度が５
×１０17ｃｍ-3、ピーク濃度の半分となる半値幅を０．
０９μｍとなるように、例えばリンをイオン注入して形
成する。
【０２２０】また、浅いｐ型ウェル領域１２１として、
ピーク深さ０．１３μｍ、ピーク濃度が１×１０18ｃｍ
-3、ピーク濃度の半分となる半値幅を０．０５μｍとな
るように例えばボロンをイオン注入して形成する。さら
に、浅いｎ型ウェル領域１２２として、ピーク深さ０．
１３μｍ、ピーク濃度が１×１０18ｃｍ-3、ピーク濃度
の半分となる半値幅を０．０５μｍとなるように例えば
リンをイオン注入して形成する。
【０２２１】また、ｎ型ソース・ドレイン層１２５、及
びｎ型ウェル領域１２２に対するｎ型コンタクト層１２
５’として、例えば砒素又はリンをピーク深さ０．０１
μｍ、ピーク濃度が２×１０20ｃｍ-3、濃度が１×１０
18ｃｍ-3となるまでのピーク深さから測った幅が０．０
５μｍとなるようにイオン注入する。さらに、ｐ型ソー
ス・ドレイン層１２６、及びｎ型ウェル領域１２１に対
するｐ型コンタクト層１２６’として、例えばボロン又
はＢＦ2 をピーク深さ０．０１μｍ、ピーク濃度が２×
１０20ｃｍ-3、濃度が１×１０18ｃｍ-3となるまでのピ
ーク深さから測った幅が０．０５μｍとなるようにイオ
ン注入する。
【０２２２】このような構造で、ｎ型ソース・ドレイン
層１２５に０Ｖ、ｐ型ウェル領域１２１に０．６Ｖ、ｎ
型ウェル領域１２４に０．６Ｖ、ｐ型ウェル領域１２３
に０Ｖ、ｎ型ウェル領域１２２に０Ｖ、ｐ型ソース・ド
レイン層１２６に０．６Ｖ加えても、ｎ型ソース・ドレ
イン層１２５からのリーク電流を１０-7Ａ／μｍ2 以
下、ｐ型ソース・ドレイン層１２６からのリーク電流を
１０-7Ａ／μｍ2 以下に抑えることができ、電源電圧Ｖ
DDが０．６Ｖではラッチアップが生じない。
【０２２３】また、このリーク電流はｎｐｎ及びｐｎｐ
バイポーラトランジスタ動作による電流であるため、ｎ
型ソース・ドレイン層１２５に０Ｖより高く０．６Ｖよ
りも低い電圧を加え、ｐ型ソース・ドレイン層０Ｖより
高く０．６Ｖよりも低い電圧を加えると、ｎ型ソース・
ドレイン層１２５に０Ｖ、ｐ型ソース・ドレイン層１２
６に０．６Ｖ加えた場合に比較してリーク電流を大きく
低減できる。よって、例えば前記図４６のＱ３，Ｑ４で
示したリークカットトランジスタを挿入することによっ
て、ＧＳＴトランジスタのソース・ドレイン電圧を０Ｖ
より高く０．６Ｖよりも低い電圧にすることができ、Ｇ
ＳＴトランジスタのソース・ドレイン電極からウェルへ
流れるリーク電流をＧＳＴトランジスタ単独よりも大き
く低減できる。
【０２２４】（実施形態６）図５２は、本発明の第６の
実施形態に係わる論理回路の構成を示す図である。本実
施形態は実施形態５の図４６と、リーク電流遮断トラン
ジスタＱ３，Ｑ４のゲート電圧の印加方法が異なってい
る。なお、実施形態５と同一部分には、同一符号をつけ
て詳しい説明は省略する。
【０２２５】図５２において、Ｑ３のゲート電極１４３
は、スイッチ回路を介して、負バイアス電源１４０、及
びそれよりも正の電圧を与えるノード１４２と二者択一
で接続される。ここで、ノード１４２としては、図５２
では、例えば電源ＶDDの電圧を与えるノードとしてい
る。ここで、前記スイッチ回路は、遅延回路１０３の出
力１４１を制御入力としており、アクティブ時には、ノ
ード１４２と１４３が接続されるよう、スタンバイ時に
はノード１４０と１４３が接続されるよう制御してい
る。
【０２２６】さらに、図５２において、Ｑ４のゲート電
極１４３’は、スイッチ回路を介して電源電圧ＶDDより
も正のバイアス電源１４０’、及びそれよりも負の電圧
を与えるノード１４２’と二者択一で接続される。ここ
で、ノード１４２’として図５２では、例えば０Ｖの電
圧を与えるノードとしている。前記スイッチ回路は、遅
延回路１０３の出力１４１をインバータ１１４で反転し
た出力１４１’を制御入力としており、アクティブ時に
はノード１４２’と１４３’が接続されるように、スタ
ンバイ時にはノード１４０’と１４３’が接続されるよ
うに制御している。
【０２２７】Ｑ３，Ｑ４のゲート電圧印加回路は、独立
に形成してもよく、Ｑ３又はＱ４の片側のみ本実施形態
の構造をとり、もう一方を前記図４６の構造のＱ３又は
Ｑ４のようにしてもよい。
【０２２８】本実施形態のアクティブ時の動作は、実施
形態５と同じであるので省略する。スタンバイ時には、
Ｑ３のゲート電圧が実施形態５の０Ｖよりも負バイアス
となるため、よりＱ３のサブスレッショルドリーク電流
を減らすことができる。さらに、スタンバイ時には、Ｑ
４のゲート電圧が実施形態５のＶDDよりも正バイアスと
なるため、よりＱ４のサブスレッショルドリーク電流を
減らすことができる。また、ゲート容量が基板の容量よ
りも小さい場合には、ゲート電圧を負にする方がリーク
電流を減少させるための充放電電荷量を減らすことがで
き、スタンドバイ／アクティブ動作切替え時の消費電力
を小さく高速動作させることができる。また、基板バイ
アス発生回路１０４，１０４’の電流供給能力が小さく
ても十分カットオフでき、その面積を小さくできる。
【０２２９】本実施形態においても、Ｑ３，Ｑ４には基
板バイアスを変化するトランジスタを用い、ドレインリ
ーク電流を削減している。これは、微細ＭＩＳＦＥＴで
は、基板バイアスを変化させる方法が、ゲート電圧を負
に印加する方法よりも信頼性を損なわずそれらのトラン
ジスタのドレインリークを減少させるのに有効な手段だ
からである。これを、図５３を用いて説明する。
【０２３０】図５３（ａ）は、基板バイアスによってリ
ーク電流を低減する実施形態５及び実施形態６のＱ３の
回路を模式的に示す。ここで、Ｑ３のドレイン電極は正
の電圧、例えば０．１〜５ＶのＶDDに接続されていると
し、トランジスタのしきい値を正とし、ゲート電圧を０
Ｖとして、トランジスタを遮断状態にしているとする。
そして、基板バイアスＶsub を負に印加することによっ
て、ドレインリーク電流を減少させる。これに対し、図
５３（ｂ）では、基板バイアスは固定、例えば０Ｖと
し、ゲート電圧ＶG を負に印加し、ドレイン電流を減少
させている。この両者での、ドレイン電流ＩD とゲート
電圧ＶG の関係を図５３（ｃ）に示す。
【０２３１】ｎ型ＭＩＳＦＥＴにおいては、ゲート電圧
を負に印加することによって、サブスレッショルドリー
ク電流はより低減できる。このサブスレッショルドリー
ク電流は、図５３（ｃ）において、ゲート電圧に対し正
の傾きで示されている。しかし、微細トランジスタにお
いては、ドレイン電圧を印加した状態でゲート電圧を負
に印加すると、ドレイン電極の表面がゲート電圧で強く
反転した層を通じてドレイン電極と基板電極との間にト
ンネルリーク電流、いわゆるＧＩＤＬ（Gate-Induced D
rain Leakage current）が流れる。このＧＩＤＬは、ゲ
ート電圧がより負になると、より大きくなり、図５３
（ｃ）において、ゲート電圧に対し負の傾きで示されて
いる。ＧＩＤＬについては、例えば文献（J.Chen,T.Y.C
han,I.C.Chen,P.K.Ko and C.Hu,"Subbreakdown Drain L
eakeage Current in MOSFET",IEEEElectron Device Let
ters,vol.EDL-8.No.11,November,pp.515-517,1987）で
公知である。
【０２３２】ＧＩＤＬは、ゲート電圧がより負に印加さ
れ、ゲート電圧とドレイン電圧との差が大きくなると大
きくなるため、図５３（ｃ）の実線で示すように、図５
３（ｂ）の基板電圧を０Ｖに固定のトランジスタでは、
ドレインリーク電流は、ドレイン電圧とゲート電圧で決
まる極小値ＩD2までしか減少できない。これに対し、基
板電圧を負に印加しドレインリーク電流を削減する回路
では、ゲート電圧とドレイン電圧との差は変化しないた
め、基板バイアス印加によるＧＩＤＬの増大は殆ど生じ
ない。よって、図５３（ｃ）の点線で示すように、しき
い値が正にシフトする基板バイアス効果によって、ゲー
ト電圧が０Ｖでもサブスレッショルドリーク電流を低減
できる。よって、ゲート電圧を負に印加する場合より
も、ゲート電圧を０Ｖ印加した場合にはＧＩＤＬを減少
させることができ、全体として、ドレインのリーク電流
をＩD2よりも減少したＩD1まで小さくすることができ
る。
【０２３３】（実施形態７）図５４に本発明の第７の実
施形態を示す。本実施形態は、実施形態５の図４３の回
路をドミノ回路に適用した例である。なお、実施形態５
及び実施形態６と同一部分には同一符号を付して、その
詳しい説明は省略する。
【０２３４】図５４において、Ｑ２とＱ１の接続ノード
１４７は、ｐ型ＭＩＳＦＥＴ（Ｑ５）のゲート電極及び
ｎ型ＭＩＳＦＥＴ（Ｑ６）のゲート電極と接続されてい
る。ここで、Ｑ５のドレイン電極はＱ６のドレイン電極
と接続され、これらはスタティックインバータとなって
いる。さらに、Ｑ５の基板電極は基板電極供給ノード１
４６と接続されている。このノード１４６の電圧は、ア
クティブとスタンドバイ時に２つの電圧の定常値を持
ち、例えば電圧源１０４''と接続されている。また、こ
の電圧源１０４''はアクティブとスタンドバイ時を制御
するための制御入力ノード１０５と接続されている。
【０２３５】また、Ｑ６の基板電極は、基板電圧供給ノ
ード１４５と接続されている。このノード１４５の電圧
は、アクティブとスタンドバイ時に２つの電圧の定常値
を持ち、例えば電圧源１０４''' と接続されている。ま
た、この電圧源１０４''' はアクティブとスタンドバイ
時を制御するための制御入力ノード１０５と接続されて
いる。即ち、Ｑ５とＱ６は基板バイアス変化トランジス
タとなっている。
【０２３６】このスタティックインバータは、次段の論
理回路の駆動能力増大及び論理振幅増大、又は前段ダイ
ナミックＮＯＲ回路の遅い立ち上がり波形を整形し速い
立ち下がり波形を得るためのものである。図の１４７ノ
ードより左側は、図４３と同じであり、ダイナミック回
路の動作は実施形態５で説明したものと同じなので省略
する。よって、図の１４７ノードより左側は、実施形態
５及び実施形態６で説明した他の構成を用いてもよい。
【０２３７】本実施形態で特徴となる点は、Ｑ２はＧＳ
Ｔトランジスタで形成され、Ｑ５，Ｑ６はゲート電極と
基板電極が電気的に接続されていないトランジスタで形
成されている点である。このようにすることにより、Ｇ
ＳＴトランジスタのみでインバータを構成した場合の貫
通電流経路を経つことができる。これを図５４を用いて
説明する。
【０２３８】まず、図５４において、ＩＮ１からＩＮ３
のいずれかが“Ｈ”レベル、例えばＶDDとなっていると
する。この時、Ｑ２，Ｑ２’又はＱ２”のいずれかは導
通状態となっており、ノード１４７の電位はＶDDより減
少し、Ｑ２のドレインとＱ１のドレインとが接続されて
いるノード１４７からＱ３を通じてグランドレベルに電
流が流れる。ここで本実施形態では、Ｑ５のトランジス
タがＧＳＴトランジスタではなく、基板バイアス可変ト
ランジスタで形成されているので、前記図３６で示した
ような、Ｑ５を通じたＶDDとゲート電極間に流れる貫通
電流は生じない。よって、貫通電流によってノード１４
７の電位が上昇し、論理的に誤動作をするのを防ぐこと
ができ、かつ貫通電流によるリークを防止できる。
【０２３９】また次に、ＩＮ１からＩＮ３の全てが
“Ｌ”レベル、例えば０Ｖとなっているとする。この
時、Ｑ２，Ｑ２’又はＱ２”の全てが遮断状態となって
おり、ノード１４７の電位はほぼＶDDとなっている。こ
こで本実施形態では、Ｑ６のトランジスタがＧＳＴトラ
ンジスタではなく、基板バイアス可変トランジスタで形
成されているので、Ｑ６のゲート電極から基板電極を通
じてソース電極へ流れる貫通電流は生じない。よって、
貫通電流によってノード１４７の電位が下降し論理的に
誤動作をするのを防ぐことができ、かつ貫通電流による
リークを防止できる。
【０２４０】図５５に、本実施形態の変形例を示す。こ
の変形例では、図５４に示した３入力ＯＲを一般化した
ものである。図５５において、１４８はＧＳＴトランジ
スタで形成された直列又は並列接続回路を示している。
これらは、図中ＩＮｘ（ｘ＝１，２…ｎ）で示されたゲ
ート及び基板電極が接続された入力を持つｎ型ＭＩＳＦ
ＥＴトランジスタのソース・ドレイン電極を縦続接続又
は並列接続して論理回路を形成する。この１４８の回路
ブロックの例としては、例えば図５６で示す回路が挙げ
られる。
【０２４１】この回路は、ｎ型ＭＩＳＦＥＴトランジス
タＱ２のドレイン電極とｎ型ＭＩＳＦＥＴトランジスタ
Ｑ２”のソース電極とが直列接続されており、さらにそ
れらにｎ型ＭＩＳＦＥＴトランジスタＱ２’のソース・
ドレイン電極が並列接続されている。この回路では、Ｉ
Ｎ１とＩＮ３との両方がＶDD、又はＩＮ２がＶDDの時に
１４７ノードと１０６ノードが導通する。よって、この
ような回路でＡＮＤ，ＯＲ回路が実現でき、任意の非反
転論理回路を合成することができる。
【０２４２】図５５において、回路ブロック１４８の出
力ノード１４７は、例えばＣＭＯＳインバータからなる
回路ブロック１４９の入力に接続されている。ここで、
重要なことは、１４９の回路ブロックはＧＳＴトランジ
スタではなく、ゲートと基板端子とに別の電圧を印加で
きるトランジスタによってゲート入力が形成されている
ことである。このようにすることにより、本実施形態で
説明したように、回路ブロック１４９の電源ノードから
ノード１４７への貫通電流によってノード１４７の電位
が変化し論理的に誤動作をするのを防ぐことができ、か
つ貫通電流によるリークを防止できる。
【０２４３】もちろん、回路ブロック１４９としては、
インバータではなく他の論理回路、例えばＮＯＲやＮＡ
ＮＤなどで形成しても、回路ブロック１４９のノード１
４７に対する入力が、ゲート電極と基板端子と別の電圧
を印加できるトランジスタによって形成されていればよ
い。
【０２４４】図５７は、本実施形態の別の変形例であ
り、Ｑ３と回路ブロック１４８との間に、ＧＳＴトラン
ジスタ（Ｑ５）が挿入されている点が先の変形例と異な
っている。すなわち、Ｑ５のソース電極はＱ３のドレイ
ン電極と接続され、Ｑ５のドレイン電極は回路ブロック
１４８と接続されている。また、Ｑ５のゲートと基板電
極は互いに接続され、Ｑ１のゲートと基板電極と接続さ
れプリチャージ反転入力となっている。
【０２４５】この回路は、いわゆるドミノ論理回路とな
っており、回路ブロック１４８に直列接続されたＱ５が
Ｑ１と同期して駆動されているため、プリチャージ反転
入力が０Ｖ又はＶDDの定常状態で、電源ＶDDから０Ｖへ
貫通する電流が流れず、より低消費電力を図ることがで
きる。また、Ｑ１として、ＧＳＴトランジスタを用いる
ことにより、アクティブ時に、基板バイアス変化トラン
ジスタよりも、より高いＯＮ／ＯＦＦ比が実現できる。
【０２４６】以上説明したようにまた、本発明の実施形
態５及び実施形態６の構造を用いれば、サブスレッショ
ルドリークを減少させるために縦続接続するリーク減少
トランジスタＱ３のチャネル幅が小さくても、ゲート遅
延時間の増大を抑え、かつＱ３の面積を抑えて高集積化
を実現することができる。さらに、スタンバイ時にはＱ
３のしきい値を高くし、サブスレッショルドリーク電流
を小さく保つことができる。また、ＧＳＴトランジスタ
と基板バイアス変化トランジスタを縦続接続した構造で
は、従来例の基板バイアスの変化のないトランジスタを
縦続接続した構造よりもスタンドバイ時およびアクティ
ブ時の両方でリーク電流を減少させ、アクティブ時に電
流駆動能力を確保できる。
【０２４７】さらに、実施形態５の変形例２の構造を用
いれば、従来のスタティックＮＯＲ回路よりも高速かつ
低消費電力なダイナミックＮＯＲ回路が実現できる。
【０２４８】加えて、実施形態５を実現するウェル構造
を用いれば、半導体基板上に、ＧＳＴトランジスタと基
板バイアス変化トランジスタをＣＭＯＳで４つのリソグ
ラフィマスクでウェル領域を形成でき、別々に形成した
場合よりも工程数を削減でき、工程数を短縮できる。さ
らに、ＧＳＴトランジスタと基板バイアス変化トランジ
スタの間のウェルの合わせ精度を、実施形態よりも多く
のリソグラフィステップを用いた場合よりも向上させる
ことができ、よりチップ面積を縮小することができる。
このため、基板バイアス変化トランジスタとＧＳＴトラ
ンジスタのＣＭＯＳ回路を単一チップ上に集積可能とな
り、よりチップ面積を小さくしソース・ドレイン部の拡
散容量による遅延、配線遅延を小さくし、高速化するこ
とができる。
【０２４９】また、これらウェルは半導体基板と独立に
電圧を設定することでき、各ｐ型領域と各ｎ型領域を電
気的に分離することができる。このため、同一チップ上
に形成された他のｐ型領域やｎ型領域から発生する少数
キャリアの電気的に分離したウェルへの注入を防ぐこと
ができ、ラッチアップやソフトエラーの誤動作を防ぐこ
とができる。また基板と、回路や配線の容量的結合によ
って、電源投入時に基板電圧が電源電圧方向に変動し、
ラッチアップする問題を防ぐことができる。
【０２５０】また、実施形態７の構造を用いれば、ＧＳ
Ｔトランジスタを縦続接続した場合に問題となる貫通電
流の問題がなくより、低消費電力化を図ることができ
る。
【０２５１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態５〜７では、絶縁膜１２
９，１２０，１２８，１３４の形成法としては、熱酸化
による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギ
ーで酸素を注入した酸化膜を形成してもよいし、絶縁膜
を堆積する方法で形成してもよいし、シリコン窒化膜を
堆積する方法、これらを組み合わせてもよい。さらに、
素子分離膜や絶縁膜形成法自身は、シリコンをシリコン
酸化膜やシリコン窒化膜に変換するこれら以外の方法、
例えば酸素イオンを堆積したシリコンに注入する方法
や、堆積したシリコンを酸化する方法を用いてもかまわ
ない。また、勿論この絶縁膜にシリコン窒化膜その他、
タンタル酸化膜，チタン酸化膜，チタン酸化膜，チタン
酸ストロンチウムやチタン酸バリウム，チタン酸ジルコ
ニウム鉛などの強誘電体膜、常誘電体膜の単層膜又はそ
れらの複合膜を用いることもできる。
【０２５２】実施形態としては、素子分離としてトレン
チ分離の素子分離を用いた例を示したが、ＬＯＣＯＳ分
離法やリセスドＬＯＣＯＳや改良ＬＯＣＯＳ法、メサ分
離、トレンチ分離の素子分離やフィールドシールド分離
を用いてもよいし、これらを組み合わせてもよい。
【０２５３】実施形態では、半導体層１３３としてｐ型
Ｓｉ基板を用いたが、代わりにｎ型Ｓｉ基板やＳＯＩ基
板，ＧａＡｓ基板，ＩｎＰ基板，ＳｉＧｅ混晶基板，Ｓ
ｉＧｅＣ混晶基板を用いてもよい。また、ｎ型ＭＩＳＦ
ＥＴの代わりにｐ型ＭＩＳＦＥＴに適用してもよく、そ
の場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読
み替え、さらに、ドーピング不純物種のＡｓ，Ｐ，Ｓｂ
をＩｎ，Ｂのいずれかと読み替え、イオン注入の場合に
はＡｓ，Ｐ，ＳｂをＩｎ，Ｂ，ＢＦ2 のいずれかと読み
替えればよい。
【０２５４】また、各層１２５，１２６，１２５’，１
２６’，及びゲート電極１２７は、単結晶シリコン，多
結晶シリコン，ポーラスシリコン，アモルファスシリコ
ン，ＳｉＧｅ混晶，ＳｉＧｅＣ混晶，ＧａＡｓ，Ｗ，Ｔ
ａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄの金属或いはそのシ
リサイドを用いることもできる。また、これらの積層構
造にしてもよい。
【０２５５】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
【０２５６】
【発明の効果】以上詳述したように本発明によれば、電
源電圧を低下させてもゲート遅延時間τpdが増加せず、
ゲート電界を一定以下に保つことができる。よって、高
速でゲート耐圧やゲートを流れる電流量に関する信頼性
の高い回路を形成できる。また、電源電圧を低下させる
ことが可能なため、ドレイン電界によるホットキャリア
発生も抑えることができ、よりトランジスタの信頼性を
向上できる。さらに本発明によれば、基板バイアスコン
トロールを実現する際に問題となるラッチアップの問題
を解消することができる。
【０２５７】また本発明によれば、ゲート遅延時間の増
大を抑え、高集積化を実現することができ、さらに従来
例の基板バイアスの変化のないトランジスタを縦続接続
した構造よりもスタンドバイ時及びアクティブ時の両方
でリーク電流を減少させ、アクティブ時に電流駆動能力
を確保することができる。従って、スタンドバイ時の貫
通電流を小さくし、かつアクティブ時の電流駆動能力を
確保し、かつアクティブ時のリーク電流も小さく保つ回
路構成を実現することができる。
【図面の簡単な説明】
【図１】従来のＭＩＳＦＥＴインバータの回路構成を示
す図。
【図２】ｎ型ＭＩＳ構造におけるバンドダイアグラムと
絶縁膜電界のしきい値依存性を示す図。
【図３】第１の実施形態に係わるインバータの回路構成
例を示す図。
【図４】第１の実施形態において、インバータ遅延の基
板バイアスを変化させる効果を説明するための図。
【図５】第１の実施形態に係わるインバータの回路構成
例を示す図。
【図６】第１の実施形態に係わるインバータの回路構成
例を示す図。
【図７】第１の実施形態における基板バイアスを制御す
る回路ブロックと論理回路の構成例を示す図。
【図８】第１の実施形態における基板バイアスを制御す
る回路ブロックの構成例を示す図。
【図９】第１の実施形態における基板バイアスを制御す
る回路ブロックの構成例を示す図。
【図１０】第１の実施形態における基板バイアスを変化
させる回路構成例とタイミングチャートを示す図。
【図１１】第１の実施形態における基板バイアスを変化
させる回路構成例とタイミングチャートを示す図。
【図１２】第１の実施形態における基板バイアスを変化
させる回路構成例とタイミングチャートを示す図。
【図１３】第１の実施形態における基板バイアスを変化
させる回路構成例を示す図。
【図１４】第１の実施形態における切り替えスイッチの
回路構成例を示す図。
【図１５】第１の実施形態において、降圧回路を用いる
ことによる低消費電力化を説明するための図。
【図１６】インバータの入出力特性と入力が一定の傾き
を有する場合の回路遅延を説明するための図。
【図１７】第２の実施形態における高速スイッチング回
路の構成例を示す図。
【図１８】図１７のインバータの入力が一定の傾きを有
する場合の基板バイアスと回路遅延を示す図。
【図１９】第２の実施形態における高速スイッチング回
路の構成例を示す図。
【図２０】第２の実施形態における高速スイッチング回
路の構成例を示す図。
【図２１】第２の実施形態における素子構造断面を示す
図。
【図２２】図２１の素子の製造工程を示す図。
【図２３】第２の実施形態における高速スイッチング回
路の構成例を示す図。
【図２４】ウェルが接する構造でラッチアップが生じる
ことを説明するための図。
【図２５】第３の実施形態における素子構造断面と寄生
サイリスタ構造の等価回路を示す図。
【図２６】第３の実施形態における素子構造断面と寄生
サイリスタ構造の等価回路を示す図。
【図２７】第３の実施形態における半導体装置の素子構
造断面と寄生サイリスタ構造の等価回路を示す図。
【図２８】従来の問題を説明するための素子構造断面と
タイミングチャートを示す図。
【図２９】第４の実施形態における半導体装置の回路構
成とタイミングチャートを示す図。
【図３０】第４の実施形態における半導体装置の素子構
造断面を示す図。
【図３１】第４の実施形態における半導体装置の回路構
成を示す図。
【図３２】第４の実施形態における半導体装置の回路構
成を示す図。
【図３３】第４の実施形態における半導体装置のタイミ
ングチャートを示す図。
【図３４】第４の実施形態における半導体装置の回路構
成を示す図。
【図３５】ＧＳＴトランジスタで構成されたスタティッ
クインバータの従来例を示す図。
【図３６】ＧＳＴトランジスタで構成されたスタティッ
クインバータの問題点を説明するための図。
【図３７】第５の実施形態に係わるインバータの回路構
成例を示す図。
【図３８】第５の実施形態における遅延回路の例を示す
図。
【図３９】第５の実施形態における動作タイミングを示
す図。
【図４０】従来の多しきい値ＣＭＯＳ回路を示す図。
【図４１】リークカットオフトランジスタ沿う乳児のし
きい値に対するチャネル相対相対依存性を示す図。
【図４２】第５の実施形態の変形例１を示す図。
【図４３】第５の実施形態の変形例２を示す図。
【図４４】図４３の変形例２と比較したスタティック３
入力ＮＯＲ回路を示す図。
【図４５】図４２及び図４３のＮＯＲ回路の遅延時間の
電源電圧依存性を示す図。
【図４６】第５の実施形態の変形例３を示す図。
【図４７】第５の実施形態を実現するウェル構造の断面
図。
【図４８】第５の実施形態を実現するウェル構造の製造
工程を示す断面図。
【図４９】第５の実施形態を実現するウェル構造の製造
工程を示す断面図。
【図５０】第５の実施形態を実現するウェル構造の製造
工程を示す断面図。
【図５１】第５の実施形態を実現するウェル構造の製造
工程を示す断面図。
【図５２】第６の実施形態に係わる論理回路の構成を示
す図。
【図５３】第６の実施形態の動作を説明するための図。
【図５４】第７の実施形態に係わる論理回路の構成を示
す図。
【図５５】第７の実施形態の変形例を示す図。
【図５６】図５５の機能ブロックの例を示す図。
【図５７】第７の実施形態の別の変形例を示す図。
【符号の説明】
１…ゲート絶縁膜 ２…半導体 ３…ゲート電極 ４…ｎ型ＭＩＳＦＥＴ ５…ｐ型ＭＩＳＦＥＴ ６…インバータ入力端 ７…第１の基板バイアス発生回路 ８…第２の基板バイアス発生回路 ９…ＭＯＳ負荷 １０…抵抗 １１…基準電圧発生回路 １２…比較器 １３…増幅トランジスタ １４…論理回路 １５…降圧回路 １６…ｐ型ＭＩＳＦＥＴ（バイアス電圧ドライブ用） １７…ｎ型ＭＩＳＦＥＴ（バイアス電圧ドライブ用） １８…内部電源電圧ノード １９…ノード ２０…基板バイアス制御回路 ２１…昇圧回路 ２２，２３，２４…矩形波発振器 １０１…制御入力ノード １０２…基板電極 １０３…ゲート電極ノード １０４…電圧源 １０５…制御入力ノード １０６…電流供給ノード １０７…基板電圧供給ノード １１３…遅延回路 １１４…インバータ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】同一チップ上に、ｎ型ＭＩＳＦＥＴ，イン
    ピーダンス素子及びスイッチ素子を形成した半導体装置
    であって、 前記ｎ型ＭＩＳＦＥＴのソース・ドレインの一方は前記
    インピーダンス素子を介してＶDDの電圧を有する第１の
    電流供給ノードに接続され、他方は０Ｖの第２の電流供
    給ノードに接続され、 前記ｎ型ＭＩＳＦＥＴのウェル又はボディ電極は、アク
    ティブ時とスタンドバイ時の少なくとも２つの状態をと
    り、それぞれ異なる電圧を発生させるバイアス電圧発生
    回路と前記スイッチ素子を介して接続され、 前記ｎ型ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖ
    ths はアクティブ状態のしきい値Ｖtha よりも高く、 前記ｎ型ＭＩＳＦＥＴのゲートに印加される電圧は２つ
    の定常状態をとり、その高い方の電圧をＶDDとし、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha なる関係が満たされることを特徴とする半導体装置。
  2. 【請求項２】同一チップ上に、ｐ型ＭＩＳＦＥＴ，イン
    ピーダンス素子及びスイッチ素子を形成した半導体装置
    であって、 前記ｐ型ＭＩＳＦＥＴのソース・ドレインの一方は前記
    インピーダンス素子を介して０Ｖを有する第２の電流供
    給ノードに接続され、他方はＶDDの電圧を有する第１の
    電流供給ノードに接続され、 前記ｐ型ＭＩＳＦＥＴのウェル又はボディ電極は、アク
    ティブ時とスタンドバイ時の少なくとも２つの状態をと
    り、それぞれ異なる電圧を発生させるバイアス電圧発生
    回路と前記スイッチ素子を介して接続され、 前記ｐ型ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖ
    ths はアクティブ状態のしきい値Ｖtha よりも高く、 前記ｐ型ＭＩＳＦＥＴのゲートに印加される電圧は２つ
    の定常状態をとり、その低い方の電圧を０Ｖ，高い方の
    電圧をＶDDとし、 ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha なる関係が満たされたことを特徴とする半導体装置。
  3. 【請求項３】同一チップ上にＭＩＳＦＥＴを含む論理回
    路，降圧回路，ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴ
    からなる基板バイアス制御回路を形成した半導体装置で
    あって、 前記基板バイアス制御回路のｐ型ＭＩＳＦＥＴのソース
    ・ドレインの一方は第１の電流供給ノードに接続され、
    ｎ型ＭＩＳＦＥＴのソース・ドレインの一方は第２の電
    流供給ノードに接続され、かつこれらのＭＩＳＦＥＴの
    ゲートはアクティブ／スタンドバイ制御入力端に共通接
    続され、ソース・ドレインの他方は共通接続されて前記
    論理回路のＭＩＳＦＥＴの基板又はボディ電極に接続さ
    れ、 前記論理回路の電源端子の一方は前記降圧回路の電流電
    圧出力部に接続され、他方は第１又は第２の電流供給ノ
    ードのいずれかに接続されていることを特徴とする半導
    体装置。
  4. 【請求項４】ＭＩＳＦＥＴを含む論理回路と、この論理
    回路に供給される電源電圧ＶDDより高い電圧を与える第
    １の電圧供給ノードと、ＶDDより低い電圧を与える第２
    の電圧供給ノードと、アクティブ／スタンドバイの２つ
    の状態入力に対応して、第１の電圧供給ノードと第２の
    電圧供給ノードの出力のいずれか一方を選択し、前記論
    理回路のＭＩＳＦＥＴの基板又はボディ電極に与える選
    択回路と、前記論理回路のＭＩＳＦＥＴの基板又はボデ
    ィ電極にソース・ドレインの一方が接続された充電用Ｍ
    ＩＳＦＥＴとを、同一チップ上に形成してなる半導体装
    置であって、 前記充電用ＭＩＳＦＥＴは、スタンドバイ状態からアク
    ティブ状態への遷移する時に遮断状態から導通状態とな
    り、該ＭＩＳＦＥＴのソース・ドレインの他方は０Ｖ以
    上ＶDD以下に保たれていることを特徴とする半導体装
    置。
  5. 【請求項５】アクティブ状態とスタンドバイ状態とで選
    択的に動作するＭＩＳＦＥＴを含む論理回路と、スタン
    ドバイ状態に対応する電圧を与える第１の電圧供給ノー
    ドと、アクティブ状態に対応する電圧を与える第２の電
    圧供給ノードと、第１及び第２の電圧供給ノードのいず
    れか一方を選択し、前記論理回路のＭＩＳＦＥＴの基板
    又はボディ電極に与える切り替えスイッチ回路とを、同
    一チップ上に形成してなる半導体装置であって、 前記切り替えスイッチ回路は、ｐ型ＭＩＳＦＥＴ及びｎ
    型ＭＩＳＦＥＴからなり、第１の電圧供給ノードは該ｎ
    型ＭＩＳＦＥＴのソース・ドレインの一方と接続され、
    第２の電圧供給ノードは該ｐ型ＭＩＳＦＥＴのソース・
    ドレインの一方と接続され、 前記ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのソース・
    ドレインの他方は共通接続されて前記論理回路のＭＩＳ
    ＦＥＴの基板又はボディ電極に接続され、前記ｐ型ＭＩ
    ＳＦＥＴ及びｎ型ＭＩＳＦＥＴのゲートは共通接続さ
    れ、アクティブ／スタンドバイの２つの状態の制御入力
    端に接続され、該制御入力端の電圧は前記論理回路の接
    地電位から電源電位の範囲にあることを特徴とする半導
    体装置。
  6. 【請求項６】ｐ型ＭＩＳＦＥＴ，ｎ型ＭＩＳＦＥＴ，及
    び抵抗素子を同一チップ上に形成してなる半導体装置で
    あって、 前記ｐ型ＭＩＳＦＥＴのソース・ドレインの一方は第１
    の電流供給ノードに接続され、前記ｎ型ＭＩＳＦＥＴの
    ソース・ドレインの一方は第２の電流供給ノードに接続
    され、前記各ＭＩＳＦＥＴのソース・ドレインの他方は
    共通接続され、前記ｐ型ＭＩＳＦＥＴのウェル又はボデ
    ィ電極及び前記ｎ型ＭＩＳＦＥＴのウェル又はボディ電
    極の少なくとも一方は、前記抵抗素子を介して各ＭＩＳ
    ＦＥＴのソース・ドレインの共通接続部に接続され、前
    記各ＭＩＳＦＥＴのゲートは共通接続されてインバータ
    の入力を形成し、 前記ウェル又はボディ電極の全静電容量と前記抵抗素子
    の抵抗の積は、前記インバータのゲート遅延時間よりも
    長く、入力信号が定常状態では前記ウェル又はボディ電
    極の電圧は前記共通接続されたソース・ドレインの電圧
    と一致することを特徴とする半導体装置。
  7. 【請求項７】第１導電型半導体層上に第１導電型と第２
    導電型の各ウェルを隣接して設け、第１導電型ウェルに
    第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに
    第１導電チャネル型ＭＩＳＦＥＴと共にダイオードを形
    成し電流供給ノードを有する半導体装置であって、 前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態
    とスタンドバイ状態とで選択的に動作し、 第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインは
    前記電流供給ノードに接続され、前記ダイオード素子の
    一方は前記電流供給ノードに接続され、第２導電型ウェ
    ルとダイオード素子の他方が接続され、 ダイオード素子の順方向は、第１導電チャネル型ＭＩＳ
    ＦＥＴのソース・ドレインと第２導電型ウェルのｐｎ接
    合の順方向と一致するよう形成され、 ダイオード素子の順方向電圧は、第１導電チャネル型Ｍ
    ＩＳＦＥＴのソース・ドレインと第２導電型ウェルで形
    成されたｐｎ接合の順方向電圧よりも低くなるように
    し、 第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインと
    第２導電型ウェル電極には、アクティブ状態には順バイ
    アスが選択的に印加されることを特徴とする半導体装
    置。
  8. 【請求項８】第１導電型半導体層上に第１導電型と第２
    導電型の各ウェルを隣接して設け、第１導電型ウェルに
    第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに
    第１導電チャネル型ＭＩＳＦＥＴと共にダイオードを形
    成した半導体装置であって、 前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態
    とスタンドバイ状態とで選択的に動作し、 第１導電型ウェルと前記ダイオード素子の一方が接続さ
    れ、第２導電型ウェルと前記ダイオード素子の他の一方
    が接続され、前記各ＭＩＳＦＥＴのソース・ドレインの
    一方は共通接続され、 前記ダイオード素子の順方向は、第１導電型ウェルと第
    ２導電型ウェルのｐｎ接合の順方向と一致するよう形成
    され、前記ダイオード素子の順方向電圧は、第１導電型
    ウェルと第２導電型ウェルで形成されたｐｎ接合の順方
    向電圧よりも低くなるようにし、 第１導電型ウェル電極と第２導電型ウェル電極に、アク
    ティブ時には順バイアス、スタンドバイ時には逆バイア
    スが印加されることを特徴とする半導体装置。
  9. 【請求項９】第１導電型半導体層上に第１導電型と第２
    導電型の各ウェルを隣接して配置し、第１導電型ウェル
    に第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェル
    に第１導電チャネル型ＭＩＳＦＥＴを形成し、さらにス
    イッチ回路を形成した半導体装置であって、 前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態
    とスタンドバイ状態とで選択的に動作し、第２導電型ウ
    ェルと前記スイッチ回路の一方が接続され、第１導電型
    ウェルと前記スイッチ回路の他方が接続され、前記各Ｍ
    ＩＳＦＥＴのソース・ドレイン一方は共通接続され、 前記スイッチ回路はアクティブ状態からスタンドバイ状
    態に遷移する時に遮断状態から導通状態となり、第２導
    電型ウェルと第１導電型ウェルに、アクティブ時には順
    バイアス、スタンドバイ時には逆バイアスが印加される
    ことを特徴とする半導体装置。
  10. 【請求項１０】第１導電型半導体層上に第１導電型と第
    ２導電型の各ウェルを隣接して配置し、第１導電型ウェ
    ルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェ
    ルに第１導電チャネル型ＭＩＳＦＥＴを形成し、さらに
    第１の電圧供給ノード及び第２の電圧供給ノードを形成
    した半導体装置であって、 第１導電チャネル型及び第２導電チャネル型のＭＩＳＦ
    ＥＴの少なくとも一方は、アクティブ状態とスタンドバ
    イ状態とで選択的に動作し、第２導電型ウェルと第１の
    バイアス電圧発生回路の出力が第１の電圧供給ノードを
    介して接続され、第１導電型ウェルと第２の電圧発生回
    路の出力が第２の電圧供給ノードを介して接続され、 第１のバイアス電圧発生回路の電流駆動能力は、第２の
    バイアス電圧発生回路の出力電圧の値により変化し、第
    ２導電型ウェルと第１導電型ウェルに、アクティブ時に
    は順バイアス、スタンドバイ時には逆バイアスが印加さ
    れることを特徴とする半導体装置。
  11. 【請求項１１】同一チップ上に、第１及び第２のＭＩＳ
    ＦＥＴと電圧供給ノードを形成した半導体装置であっ
    て、 第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートと
    ボディ電極が接続され、第１のＭＩＳＦＥＴのソースと
    第２のＭＩＳＦＥＴのドレインが接続され、第２のＭＩ
    ＳＦＥＴのソースは電流供給ノードに接続され、 第２のＭＩＳＦＥＴのウェル又はボディ電極は、前記電
    圧供給ノードに接続され、スタンドバイ時とアクティブ
    時で少なくとも２つの定常状態をとり、第２ＭＩＳＦＥ
    Ｔのスタンドバイ時のしきい値をＶths とし、第１のＭ
    ＩＳＦＥＴのしきい値をＶthとするときＶth＜Ｖths と
    なるように設定され、 第２のＭＩＳＦＥＴのゲートの電圧は、スタンドバイ時
    とアクティブ時で少なくとも２つの定常状態をとり、第
    ２のＭＩＳＦＥＴがスタンドバイ時に遮断状態となり、
    アクティブ時に導通状態となるように設定されているこ
    とを特徴とする半導体装置。
  12. 【請求項１２】同一チップ上に形成された第１〜第３の
    ＭＩＳＦＥＴと電圧供給ノードを形成した半導体装置で
    あって、 第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートと
    ボディ電極が接続され、第１のＭＩＳＦＥＴのドレイン
    と第２のＭＩＳＦＥＴのソース電極及び第３のＭＩＳＦ
    ＥＴのゲートが接続され、第２のＭＩＳＦＥＴのドレイ
    ンは電流供給ノードに接続され、 第１のＭＩＳＦＥＴと第３のＭＩＳＦＥＴの多数キャリ
    アの導電型が同一であり、第３のＭＩＳＦＥＴのウェル
    又はボディ電極は、前記電圧供給ノードに接続され、そ
    のゲートとは独立に電位を与えられ、スタンドバイ時と
    アクティブ時で少なくとも２つの定常状態を取ることを
    特徴とする半導体装置。
  13. 【請求項１３】第１のＭＩＳＦＥＴは、ゲートとウェル
    電極又はゲートとボディ電極が接続され、かつソース及
    びドレインを共有しゲートを独立にして複数個並列接続
    されていることを特徴とする請求項１１又は１２記載の
    半導体装置。
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