JPH0441505B2 - - Google Patents
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- JPH0441505B2 JPH0441505B2 JP59015801A JP1580184A JPH0441505B2 JP H0441505 B2 JPH0441505 B2 JP H0441505B2 JP 59015801 A JP59015801 A JP 59015801A JP 1580184 A JP1580184 A JP 1580184A JP H0441505 B2 JPH0441505 B2 JP H0441505B2
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- Japan
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- mos transistor
- conductivity type
- semiconductor
- drain
- source
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に集積化された
半導体装置の高速化と高集積化が可能な構造に関
する。
半導体装置の高速化と高集積化が可能な構造に関
する。
CMOS（Complementary Metal Oxide Se−
miconductorは消費電力、雑音余裕度の点で優れ
た特性を備えており、LSI（Large Scale
Integration）の分野において重要な位置を占め
ている。しかしCMOS LSIは単チヤネル
nMOSLSIに比較して、ｎチヤネルMOSとｐチヤ
ネルMOSとを分離する必要から、集積度を上げ
ることが困難である。また、pMOSの低いチヤネ
ル移動度により、スイツチング速度も制限されて
いる。
miconductorは消費電力、雑音余裕度の点で優れ
た特性を備えており、LSI（Large Scale
Integration）の分野において重要な位置を占め
ている。しかしCMOS LSIは単チヤネル
nMOSLSIに比較して、ｎチヤネルMOSとｐチヤ
ネルMOSとを分離する必要から、集積度を上げ
ることが困難である。また、pMOSの低いチヤネ
ル移動度により、スイツチング速度も制限されて
いる。
第１図にCMOSで構成したインバータの断面
模式図Ａと等価回路Ｂを示す。ここで１は半導体
基板、２はｎウエル、３はｐウエル、４はpMOS
のソース、ドレインとなるｐ型不純物層、５は
nMOSのソース、ドレインとなるｎ型不純物層、
６はMOSのゲートとなる導電帯層、７はゲート
酸化膜である。nMOSとpMOSは８で示した厚い
酸化膜により互いに分離されている。ｐウエル３
は接地電位にあり、ｎウエル２には電源９の電圧
が印加されている。第１図Ｂの１１はインバータ
の性能を検討するための負荷容量である。
模式図Ａと等価回路Ｂを示す。ここで１は半導体
基板、２はｎウエル、３はｐウエル、４はpMOS
のソース、ドレインとなるｐ型不純物層、５は
nMOSのソース、ドレインとなるｎ型不純物層、
６はMOSのゲートとなる導電帯層、７はゲート
酸化膜である。nMOSとpMOSは８で示した厚い
酸化膜により互いに分離されている。ｐウエル３
は接地電位にあり、ｎウエル２には電源９の電圧
が印加されている。第１図Ｂの１１はインバータ
の性能を検討するための負荷容量である。
このインバータのスイツチング特性を考察して
みる。インバータ出力の立上がり特性はpMOS１
２が負荷容量CLを充電する速度によつて決まり、
出力の立上がり時定数τpは次のように表わせる。
みる。インバータ出力の立上がり特性はpMOS１
２が負荷容量CLを充電する速度によつて決まり、
出力の立上がり時定数τpは次のように表わせる。
τp＝CL／β0pＷ／Ｌ（VDD＋VTp）……(1)
β0p＝μpC0x
ただし、μp：チヤネル中の正孔移動度、Ｗ：
MOSのゲート幅、Ｌ：MOSのゲート長、VDD：
電源９の電圧、VTp：pMOSのしきい電圧、C0x：
ゲート酸化膜厚である。
MOSのゲート幅、Ｌ：MOSのゲート長、VDD：
電源９の電圧、VTp：pMOSのしきい電圧、C0x：
ゲート酸化膜厚である。
ここで、CL＝1pF，β0p＝20μS／Ｖ，Ｗ／Ｌ＝
20／３，VDD＝5V，VTp＝−0.5Vとすると、τp＝
1.67nsとなる。
20／３，VDD＝5V，VTp＝−0.5Vとすると、τp＝
1.67nsとなる。
一方、出力の立上がり特性はnMOS１３が負荷
容量CLを放電する速度によつて決まり、出力の
立下がりの時定数τoは次のようになる。
容量CLを放電する速度によつて決まり、出力の
立下がりの時定数τoは次のようになる。
τo＝CL／β0oＷ／Ｌ（VDD＋VTo）……(2)
β0o＝μoC0x
ここで、μo：チヤネル中の電子移動度、VTo
nMOSのしきい電圧である。β0o＝40μS／Ｖ，
VTo＝0.5Vとし、他の定数は立上がりの場合と同
様とすると、τo＝0.83nsとなる。
nMOSのしきい電圧である。β0o＝40μS／Ｖ，
VTo＝0.5Vとし、他の定数は立上がりの場合と同
様とすると、τo＝0.83nsとなる。
このように、CMOSで構成されるインバータ
のpMOSとnMOSのＷ／Ｌを等しくした場合、正
孔と電子の移動度の差により、立上がり時定数は
立下がり時定数よりも大きくなる。立上がり特性
を向上させるにはpMOSのＷ／Ｌを大きくしてτp
を小さくすることが考えられる。しかし、Ｌは加
工精度の制限から一定の寸法以下にはできないの
で、Ｗを大きくする必要があり、素子の寸法が増
加し、チツプ面積が広がつてしまう。高速化のた
めに素子寸法を増やすことは素子の高集積化の妨
げになる。
のpMOSとnMOSのＷ／Ｌを等しくした場合、正
孔と電子の移動度の差により、立上がり時定数は
立下がり時定数よりも大きくなる。立上がり特性
を向上させるにはpMOSのＷ／Ｌを大きくしてτp
を小さくすることが考えられる。しかし、Ｌは加
工精度の制限から一定の寸法以下にはできないの
で、Ｗを大きくする必要があり、素子の寸法が増
加し、チツプ面積が広がつてしまう。高速化のた
めに素子寸法を増やすことは素子の高集積化の妨
げになる。
そこで、素子の高集積化と高速化を同時に達成
できる素子構造が望まれていた。
できる素子構造が望まれていた。
本発明の目的は、高速でしかも高集積化が可能
な素子構造を有する半導体装置を提供することで
ある。
な素子構造を有する半導体装置を提供することで
ある。
第２図Ａに本発明による素子構造の断面図を示
す。本発明は、従来例のpMOSとnMOSを分離し
ている領域に配置された厚い酸化膜８をゲート酸
化膜７と同じまたは同程度の厚さにして、この領
域に導電膜１０を形成し、第２図Ｂに示す素子を
構成したことを特徴とする。すなわち、１０をゲ
ートとして、ｎウエル２をドレイン、ｐウエル３
中のｎ型不純物層５をソースとするnMOS１４
と、同じく１０をゲートとして、ｐウエル３をド
レイン、ｎウエル２中のｐ型不純物層４をソース
とするpMOS１５を同様に形成する。本構造の特
徴は、従来素子分離に使つていた領域を新たな素
子に利用するから、素子形成に伴う面積の増加は
わずかですむこと、CMOS構造においては通常
ｐウエル３は最低電位にｎウエル２は最高電位に
接続されているため、それぞれのMOSドレイン
は各電位に固定されており、配線の必要がないこ
とである。
す。本発明は、従来例のpMOSとnMOSを分離し
ている領域に配置された厚い酸化膜８をゲート酸
化膜７と同じまたは同程度の厚さにして、この領
域に導電膜１０を形成し、第２図Ｂに示す素子を
構成したことを特徴とする。すなわち、１０をゲ
ートとして、ｎウエル２をドレイン、ｐウエル３
中のｎ型不純物層５をソースとするnMOS１４
と、同じく１０をゲートとして、ｐウエル３をド
レイン、ｎウエル２中のｐ型不純物層４をソース
とするpMOS１５を同様に形成する。本構造の特
徴は、従来素子分離に使つていた領域を新たな素
子に利用するから、素子形成に伴う面積の増加は
わずかですむこと、CMOS構造においては通常
ｐウエル３は最低電位にｎウエル２は最高電位に
接続されているため、それぞれのMOSドレイン
は各電位に固定されており、配線の必要がないこ
とである。
第３図Ａは本発明を適用したインバータの断面
模式図である。本構造は第１図に示した従来方式
インバータのpMOS１２とnMOS１３との分離領
域に第２図に示す本発明の素子を形成したもので
ある。インバータの負荷pMOS１２のソースに
nMOS１４のドレインを、pMOS１２のドレイン
にnMOS１４のソースを接続し、駆動nMOS１３
のドレインにpMOS１５のソースを、nMOS１３
のソースにpMOS１５のドレインを接続してあ
る。そしてnMOS１４とpMOS１５の共通なゲー
トに端子Ｃを設け、端子Ａの入力信号と逆位相の
信号を端子Ｃに印加すれば、第３図に示す回路は
高速インバータとして働く。
模式図である。本構造は第１図に示した従来方式
インバータのpMOS１２とnMOS１３との分離領
域に第２図に示す本発明の素子を形成したもので
ある。インバータの負荷pMOS１２のソースに
nMOS１４のドレインを、pMOS１２のドレイン
にnMOS１４のソースを接続し、駆動nMOS１３
のドレインにpMOS１５のソースを、nMOS１３
のソースにpMOS１５のドレインを接続してあ
る。そしてnMOS１４とpMOS１５の共通なゲー
トに端子Ｃを設け、端子Ａの入力信号と逆位相の
信号を端子Ｃに印加すれば、第３図に示す回路は
高速インバータとして働く。
端子Ａの入力がlowで端子Ｃの入力がhighにな
ると、nMOS１３とpMOS１５はオフ、pMOS１
２とnMOS１４はオンとなり、負荷容量CLが充電
される。端子Ａの入力がhighで、端子Ｂがlowに
なると、nMOS１３とpMOS１５はオン、pMOS
１２とnMOS１４はオフとなり、負荷容量CLが放
電される。このようにnMOS１４とpMOS１５は
それぞれインバータの負荷pMOS１２と駆動
nMOS１３に同期してオン、オフするため、負荷
容量CLの充放電はより速やかに行われる。特に
充電時には、β0の大きなnMOS１４がオンとなる
ので、pMOS１２単独で充電する場合に比べて出
力の立上がり時定数の著しい改善が期待できる。
ると、nMOS１３とpMOS１５はオフ、pMOS１
２とnMOS１４はオンとなり、負荷容量CLが充電
される。端子Ａの入力がhighで、端子Ｂがlowに
なると、nMOS１３とpMOS１５はオン、pMOS
１２とnMOS１４はオフとなり、負荷容量CLが放
電される。このようにnMOS１４とpMOS１５は
それぞれインバータの負荷pMOS１２と駆動
nMOS１３に同期してオン、オフするため、負荷
容量CLの充放電はより速やかに行われる。特に
充電時には、β0の大きなnMOS１４がオンとなる
ので、pMOS１２単独で充電する場合に比べて出
力の立上がり時定数の著しい改善が期待できる。
また、nMOS１４，pMOS１５は従来能動素子
を形成できなかつた素子分離領域に形成されてい
る上に、nMOS１４のドレインとなるｎウエルは
最高電位に固定され、pMOS１５のドレインとな
るｐウエルは最低電位に固定されているため、こ
の配線は不要であり、配線の領域やコンタクトの
領域をとる必要はない。したがつて面積の大きな
増加なしに高速のインバータを構成することが可
能になる。
を形成できなかつた素子分離領域に形成されてい
る上に、nMOS１４のドレインとなるｎウエルは
最高電位に固定され、pMOS１５のドレインとな
るｐウエルは最低電位に固定されているため、こ
の配線は不要であり、配線の領域やコンタクトの
領域をとる必要はない。したがつて面積の大きな
増加なしに高速のインバータを構成することが可
能になる。
第３図の回路を実際のICに組み込むためにパ
ターン化したのが第４図である。１６の内側がｐ
ウエルで外側がｎウエル、１７の内側が素子を形
成できる領域で外側は厚い酸化膜で覆われてい
る。１８はMOSのゲートとなる導電帯層、１９
は配線２０と領域１７または配線２０と導電帯層
１８を接続するコンタクト穴である。ｎウエル領
域内にはｐ型不純物を導入してpMOSを形成し、
ｐウエル領域内にはｎ型不純物を導入してnMOS
を形成している。端子Ｃがとり出されている部分
が本発明MOSのゲートとなる導電帯層１８であ
る。
ターン化したのが第４図である。１６の内側がｐ
ウエルで外側がｎウエル、１７の内側が素子を形
成できる領域で外側は厚い酸化膜で覆われてい
る。１８はMOSのゲートとなる導電帯層、１９
は配線２０と領域１７または配線２０と導電帯層
１８を接続するコンタクト穴である。ｎウエル領
域内にはｐ型不純物を導入してpMOSを形成し、
ｐウエル領域内にはｎ型不純物を導入してnMOS
を形成している。端子Ｃがとり出されている部分
が本発明MOSのゲートとなる導電帯層１８であ
る。
nMOS１４とpMOS１５を付加したことによる
インバータ特性の改善の程度を見積つてみる。
nMOS１４とpMOS１５のＷ／Ｌをいずれも10/5
とする。nMOS１４単独でCLを充電する時定数
τoaは、β0o＝40μS／Ｖ，VTo＝0.5Vとして(2)式を
用いて求めると、 τoa＝2.78ns となる。また、pMOS１５単独でCLを放電する時
定数τpaは、β0p＝20μS／Ｖ，VTp＝0.5Vとして(1)
式を用いて求めると、 τpa＝5.56ns となる。
インバータ特性の改善の程度を見積つてみる。
nMOS１４とpMOS１５のＷ／Ｌをいずれも10/5
とする。nMOS１４単独でCLを充電する時定数
τoaは、β0o＝40μS／Ｖ，VTo＝0.5Vとして(2)式を
用いて求めると、 τoa＝2.78ns となる。また、pMOS１５単独でCLを放電する時
定数τpaは、β0p＝20μS／Ｖ，VTp＝0.5Vとして(1)
式を用いて求めると、 τpa＝5.56ns となる。
このτoaと前に求めたpMOS１２による出力立
上がり時定数τpから第３図に示す新構造のインバ
ータによる立上がり時定数τpoaを求めると、 １／τpoa＝１／τp＋１／τoa であるから、 τpoa＝1.04ns 同様にして、新構造のインバータによる立下が
りの時定数τopaを求めると、 τopa＝0.72ns となる。
上がり時定数τpから第３図に示す新構造のインバ
ータによる立上がり時定数τpoaを求めると、 １／τpoa＝１／τp＋１／τoa であるから、 τpoa＝1.04ns 同様にして、新構造のインバータによる立下が
りの時定数τopaを求めると、 τopa＝0.72ns となる。
従来構造のインバータに比べると立上がり特性
において約38％、立下がり特性において約13％改
善されたことがわかる。
において約38％、立下がり特性において約13％改
善されたことがわかる。
第５図は新構造のインバータを実際の回路に応
用した例を示す。これは出力部にトーテムポール
に接続したバイポーラNPNトランジスタ２６と
２７を使用する高速バツフア回路であり、破線２
８で囲んだ部分が本発明のインバータである。
用した例を示す。これは出力部にトーテムポール
に接続したバイポーラNPNトランジスタ２６と
２７を使用する高速バツフア回路であり、破線２
８で囲んだ部分が本発明のインバータである。
入力端子Ｆがlowからhighになると、ノードＡ
はlow、ノードＢはhighとなり、MOS１２，１
４を介してトランジスタ２６のベースには電流が
供給され、トランジスタ２６の電流増幅率で決ま
るコレクタ電流Icが流れる。このときMOS２３
もオンとなつているため、負荷容量CLはMOS２
３とトランジスタ２６を介して充電される。ま
た、MOS２５もオンとなつているから、トラン
ジスタ２７のベース電流は流れず、ベース・エミ
ツタ間の蓄積電荷も放電されるので、トランジス
タ２７は高速にカツトオフされる。
はlow、ノードＢはhighとなり、MOS１２，１
４を介してトランジスタ２６のベースには電流が
供給され、トランジスタ２６の電流増幅率で決ま
るコレクタ電流Icが流れる。このときMOS２３
もオンとなつているため、負荷容量CLはMOS２
３とトランジスタ２６を介して充電される。ま
た、MOS２５もオンとなつているから、トラン
ジスタ２７のベース電流は流れず、ベース・エミ
ツタ間の蓄積電荷も放電されるので、トランジス
タ２７は高速にカツトオフされる。
次に端子Ｆがhighからlowになると、ノードＡ
はhighになるが、MOS１３，１５がオンとなる
ことからノードＢはlowとなつてしまう。そこ
で、MOS２３，２５とトランジスタ２６がオフ
となると同時に、トランジスタ２６のベース・エ
ミツタ間の蓄積電荷もMOS１３，１５を介して
放電される。一方、MOS２４がオンとなり、容
量CLからトランジスタ２７のベースに電流が流
れ、トランジスタ２７の電流増幅率で決まるコレ
クタ電流を流すことができ、容量CLに充電され
ている電荷が高速に放電させる。
はhighになるが、MOS１３，１５がオンとなる
ことからノードＢはlowとなつてしまう。そこ
で、MOS２３，２５とトランジスタ２６がオフ
となると同時に、トランジスタ２６のベース・エ
ミツタ間の蓄積電荷もMOS１３，１５を介して
放電される。一方、MOS２４がオンとなり、容
量CLからトランジスタ２７のベースに電流が流
れ、トランジスタ２７の電流増幅率で決まるコレ
クタ電流を流すことができ、容量CLに充電され
ている電荷が高速に放電させる。
このような高速バツフア回路の出力立上がり、
立下がり特性の改善は、トランジスタ２６，２７
のベースへの電流供給能力を向上することが要点
である。本発明によるインバータを用いること
で、従来に比較してバツフア回路の立上がり、立
下がり特性を良くすることができた。
立下がり特性の改善は、トランジスタ２６，２７
のベースへの電流供給能力を向上することが要点
である。本発明によるインバータを用いること
で、従来に比較してバツフア回路の立上がり、立
下がり特性を良くすることができた。
さて、第３図に示したインバータの構成におい
て、出力の立下がり特性は、MOS１３，１５の
コンダクタンスによつてきまるが、通常の
CMOSインバータではMOS１３のβ0は比較的大
きいnMOSである。そのため、第１図に示す従来
のインバータ構成において、出力の立下がり時定
数は立上がり時定数に比較して既に小さい。ま
た、第３図の回路において、MOS１５はβ0の比
較的小さいpMOSであるため、MOS１５を付加
したことによる立下がり特性の改善の度合いは立
上がり特性の場合より小さくなる。先に示した数
値計算による見積りでもnMOS１４の付加により
立上がり特性が38％改善されるのに対して、
pMOS１５の付加による立下がり特性の改善は13
％にとどまつている。
て、出力の立下がり特性は、MOS１３，１５の
コンダクタンスによつてきまるが、通常の
CMOSインバータではMOS１３のβ0は比較的大
きいnMOSである。そのため、第１図に示す従来
のインバータ構成において、出力の立下がり時定
数は立上がり時定数に比較して既に小さい。ま
た、第３図の回路において、MOS１５はβ0の比
較的小さいpMOSであるため、MOS１５を付加
したことによる立下がり特性の改善の度合いは立
上がり特性の場合より小さくなる。先に示した数
値計算による見積りでもnMOS１４の付加により
立上がり特性が38％改善されるのに対して、
pMOS１５の付加による立下がり特性の改善は13
％にとどまつている。
そこで、pMOS１５を省いて第６図に示した構
造にしても第３図に示した構造に比べて特性の大
きな悪化はなく、少なくとも従来構造よりは優れ
た立上がり特性をもつインバータを得ることがで
きる。なお、２９はｎ型不純物層である。
造にしても第３図に示した構造に比べて特性の大
きな悪化はなく、少なくとも従来構造よりは優れ
た立上がり特性をもつインバータを得ることがで
きる。なお、２９はｎ型不純物層である。
ここまでは、ｎウエルとｐウエルの両方を形成
するCMOS構造のICあるいはこの構造を一部に
持つICについて説明してきたが、本発明による
素子は、ｎ型基板を用いてｐウエルを形成する
CMOS構造あるいはｐ型基板を用いてｎウエル
を形成するCMOS構造を少なくとも一部に有す
るICに対しても容易に応用することができる。
するCMOS構造のICあるいはこの構造を一部に
持つICについて説明してきたが、本発明による
素子は、ｎ型基板を用いてｐウエルを形成する
CMOS構造あるいはｐ型基板を用いてｎウエル
を形成するCMOS構造を少なくとも一部に有す
るICに対しても容易に応用することができる。
本発明によれば、従来のIC製造プロセスを全
く変更することなく、高速でしかも高集積化が可
能な素子構造を有する半導体装置、より具体的に
はCMOSインバータが得られる。
く変更することなく、高速でしかも高集積化が可
能な素子構造を有する半導体装置、より具体的に
はCMOSインバータが得られる。
第１図は従来のCMOSインバータを示す図、
第２図は本発明による素子構造を示す図、第３図
は本発明による素子をCMOSインバータに適用
した構造を示す図、第４図は第３図のインバータ
回路をIC化したときのパターン図、第５図は本
発明によるインバータを組み込んだバツフア回路
の一例を示す図、第６図は第３図に示した本発明
実施例の変形例を示す図である。 １……半導体基板、２……ｎウエル、３……ｐ
ウエル、４……ｐ型不純物層、５……ｎ型不純物
層、６……ゲート導電帯層、７……ゲート酸化
膜、８……厚い酸化膜、９……電源、１０……導
電膜、１１……負荷容量、１２……負荷pMOS、
１３……駆動nMOS、１４……nMOS、１５……
pMOS、１６……ｎウエルとｐウエルの境界、１
７……素子形成領域とフイールド領域の境界、１
８……導電帯層、１９……コンタクト穴、２０…
…配線層、２１……pMOS、２２，２３，２４，
２５……nMOS、２６，２７……バイポーラ
NPNトランジスタ、２８……本発明によるイン
バータ部分、２９……ｎ型不純物層、Ａ〜Ｇ……
回路中のノード。
第２図は本発明による素子構造を示す図、第３図
は本発明による素子をCMOSインバータに適用
した構造を示す図、第４図は第３図のインバータ
回路をIC化したときのパターン図、第５図は本
発明によるインバータを組み込んだバツフア回路
の一例を示す図、第６図は第３図に示した本発明
実施例の変形例を示す図である。 １……半導体基板、２……ｎウエル、３……ｐ
ウエル、４……ｐ型不純物層、５……ｎ型不純物
層、６……ゲート導電帯層、７……ゲート酸化
膜、８……厚い酸化膜、９……電源、１０……導
電膜、１１……負荷容量、１２……負荷pMOS、
１３……駆動nMOS、１４……nMOS、１５……
pMOS、１６……ｎウエルとｐウエルの境界、１
７……素子形成領域とフイールド領域の境界、１
８……導電帯層、１９……コンタクト穴、２０…
…配線層、２１……pMOS、２２，２３，２４，
２５……nMOS、２６，２７……バイポーラ
NPNトランジスタ、２８……本発明によるイン
バータ部分、２９……ｎ型不純物層、Ａ〜Ｇ……
回路中のノード。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板中に第２導電型の半
導体領域と第１導電型の半導体領域とを形成し、
第２導電型の半導体領域内に設けた第１導電型の
半導体層をソースおよびドレインとし前記両半導
体領域上に配置した絶縁膜を介して設けた第導電
膜をゲートとする第1MOSトランジスタと、第１
導電型の半導体領域内に設けた第２導電型の半導
体層をソースおよびドレインとし前記絶縁膜を介
して設けた導電膜をゲートとする第2MOSトラン
ジスタとからなる部分を少なくとも一部に含み集
積化された半導体装置において、上記両半導体領
域の境界上に前記絶縁膜を介して導電膜を設けて
これをゲートとし前記第１導電型の半導体領域と
前記第１導電型の半導体層とをドレインおよびソ
ースとする第3MOSトランジスタと、第3MOSト
ランジスタとゲートを共有し前記第２導電型の半
導体領域と前記第２導電型の半導体層とをドレイ
ンおよびソースとする第4MOSトランジスタとを
形成したことを特徴とする半導体装置。 ２ 特許請求の範囲第１項において、半導体装置
が第1MOSトランジスタを駆動MOSトランジス
タとし、第2MOSトランジスタを負荷MOSトラ
ンジスタとするインバータ回路であり、第1MOS
トランジスタのソースに第4MOSトランジスタの
ドレインを接続し、第2MOSトランジスタのソー
スに第3MOSトランジスタのドレインを接続する
とともに、第１および第2MOSトランジスタのド
レイン並びに第３および第4MOSトランジスタの
ソースをお互に接続しインバータ回路の出力端子
とする一方、第３および第4MOSトランジスタの
前記共通ゲートには前記駆動および負荷MOSト
ランジスタのゲートに入力する信号と逆位相の信
号を入力することを特徴とする半導体装置。 ３ 第１導電型の半導体基板中に第２導電型の半
導体領域と第１導電型の半導体領域とを形成し、
第２導電型の半導体領域内に設けた第１導電型の
半導体層をソースおよびドレインとし前記両半導
体領域上に配置した絶縁膜を介して設けた導電膜
をゲートとする第1MOSトランジスタと、第１導
電型の半導体領域内に設けた第２導電型の半導体
層をソースおよびドレインとし前記絶縁膜を介し
て設けた導電膜をゲートとする第2MOSトランジ
スタとからなる部分を少なくとも一部に含み集積
化された半導体装置において、上記両半導体領域
の境界上に前記絶縁膜を介して導電膜を設けてこ
れをゲートとし前記第１導電型の半導体領域と前
記第１導電型の半導体層とをドレインおよびソー
スとする第3MOSトランジスタを形成したことを
特徴とする半導体装置。 ４ 特許請求の範囲第３項において、第3MOSト
ランジスタのドレインとなる第１導電型の半導体
領域の前記境界に近い表面部分が第１導電型の不
純物層を含むことを特徴とする半導体装置。 ５ 特許請求の範囲第３項または第４項におい
て、半導体装置が第1MOSトランジスタを駆動
MOSトランジスタとし、第2MOSトランジスタ
を負荷MOSトランジスタとするインバータ回路
であり、第2MOSトランジスタのソースに第
3MOSトランジスタのドレインを接続するととも
に、第１および第2MOSトランジスタのドレイン
と第3MOSトランジスタのソースをお互いに接続
してインバータ回路の出力端子とする一方、第
3MOSトランジスタの前記ゲートには前記駆動お
よび負荷MOSトランジスタのゲートに入力する
信号と逆位相の信号を入力することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015801A JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015801A JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160651A JPS60160651A (ja) | 1985-08-22 |
| JPH0441505B2 true JPH0441505B2 (ja) | 1992-07-08 |
Family
ID=11898938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015801A Granted JPS60160651A (ja) | 1984-01-31 | 1984-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160651A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5181094A (en) * | 1988-09-29 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| JPH0492913U (ja) * | 1990-12-27 | 1992-08-12 | ||
| JP3808116B2 (ja) * | 1995-04-12 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 高耐圧ｉｃ |
| EP2325889B1 (en) | 1995-04-12 | 2015-06-10 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
-
1984
- 1984-01-31 JP JP59015801A patent/JPS60160651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160651A (ja) | 1985-08-22 |
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